JP2679471B2 - クロック切替回路 - Google Patents
クロック切替回路Info
- Publication number
- JP2679471B2 JP2679471B2 JP3246373A JP24637391A JP2679471B2 JP 2679471 B2 JP2679471 B2 JP 2679471B2 JP 3246373 A JP3246373 A JP 3246373A JP 24637391 A JP24637391 A JP 24637391A JP 2679471 B2 JP2679471 B2 JP 2679471B2
- Authority
- JP
- Japan
- Prior art keywords
- clock
- switching
- selector
- output
- monostable multivibrator
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Description
【０００１】
【産業上の利用分野】本発明は、複数のクロックのうち
１つを、外部から与えられた切替信号にしたがって選択
して出力するクロック切替回路に関する。
１つを、外部から与えられた切替信号にしたがって選択
して出力するクロック切替回路に関する。
【０００２】
【従来の技術】従来のクロック切替回路は、図３（Ａ）
に示すように、選択すべきクロック「０」及びクロック
「１」をセレクタ１に入力し、そのセレクタ１に外部か
らの切替信号を直接入力し、切替制御していた。
に示すように、選択すべきクロック「０」及びクロック
「１」をセレクタ１に入力し、そのセレクタ１に外部か
らの切替信号を直接入力し、切替制御していた。
【０００３】
【発明が解決しようとする課題】この従来のクロック切
替回路では、切替を行うクロック「０」及びクロック
「１」の間に図３（Ｂ）のタイムチャートに示すような
位相差があった場合、切替信号が入力されるタイミング
によっては、図３（Ｂ）のタイムチャートに示すような
出力クロックが出力されてしまう。そのため、この出力
クロックの立上りにおいて、エラスティックメモリの読
出アドレスを決定する、読出カウンタのカウントアップ
を行っている場合は、切替前後の位相において、立上り
部分が短周期で発生するため、読出カウンタだけカウン
トアップしてしまい、読出データにデータの欠落が生じ
てエラーが発生するという問題点があった。
替回路では、切替を行うクロック「０」及びクロック
「１」の間に図３（Ｂ）のタイムチャートに示すような
位相差があった場合、切替信号が入力されるタイミング
によっては、図３（Ｂ）のタイムチャートに示すような
出力クロックが出力されてしまう。そのため、この出力
クロックの立上りにおいて、エラスティックメモリの読
出アドレスを決定する、読出カウンタのカウントアップ
を行っている場合は、切替前後の位相において、立上り
部分が短周期で発生するため、読出カウンタだけカウン
トアップしてしまい、読出データにデータの欠落が生じ
てエラーが発生するという問題点があった。
【０００４】本発明の目的は、切替を行うクロック
「０」及び「１」の間に位相差があっても、メモリ読出
データエラーを発生することなく、無瞬断でクロックの
切替を行うようにすることにある。
「０」及び「１」の間に位相差があっても、メモリ読出
データエラーを発生することなく、無瞬断でクロックの
切替を行うようにすることにある。
【０００５】
【課題を解決するための手段】上記目的を達成するため
に、本発明は、切替制御信号に応じて複数のクロックの
うち１つを選択して出力するセレクタと、セレクタによ
り選択されたクロックを入力する単安定マルチバイブレ
ータと、一方の入力端に切替信号を加え、他方の入力端
に単安定マルチバイブレータの出力をインバータを介し
て加え、出力端から切替制御信号を出力するフリップ・
フロップとを設けたものである。
に、本発明は、切替制御信号に応じて複数のクロックの
うち１つを選択して出力するセレクタと、セレクタによ
り選択されたクロックを入力する単安定マルチバイブレ
ータと、一方の入力端に切替信号を加え、他方の入力端
に単安定マルチバイブレータの出力をインバータを介し
て加え、出力端から切替制御信号を出力するフリップ・
フロップとを設けたものである。
【０００６】
【実施例】次に、本発明について、図面を参照して説明
する。
する。
【０００７】図１は本発明の第１実施例を示す図であ
る。図１（Ａ）は、本発明の第１実施例のブロック図を
示す。図１（Ｂ）は、本発明の第１実施例のタイムチャ
ートを示す図である。図１において、切替信号が低レベ
ルの場合に、クロック「０」を選択し、切替信号が高レ
ベルの場合に、クロック「１」を選択するセレクタ１に
おいて、はじめは、クロック「０」を選択して出力して
おり、その出力クロックは、単安定マルチバイブレータ
２に入力される。単安定マルチバイブレータ２から出力
される波形３は、クロック「０」の立上りをトリガとす
る幅Ｔのパルスである。
る。図１（Ａ）は、本発明の第１実施例のブロック図を
示す。図１（Ｂ）は、本発明の第１実施例のタイムチャ
ートを示す図である。図１において、切替信号が低レベ
ルの場合に、クロック「０」を選択し、切替信号が高レ
ベルの場合に、クロック「１」を選択するセレクタ１に
おいて、はじめは、クロック「０」を選択して出力して
おり、その出力クロックは、単安定マルチバイブレータ
２に入力される。単安定マルチバイブレータ２から出力
される波形３は、クロック「０」の立上りをトリガとす
る幅Ｔのパルスである。
【０００８】次に、外部から入力される切替信号がｔ0
の時点で、低レベルから高レベルに変化したとする。こ
の切替信号はフリップ・フロップ５に入力されており、
フリップ・フロップ５の出力がセレクタの切替制御信号
６として使用されているのだが、セレクタ１の切替制御
信号６は、インバータ４により単安定マルチバイブレー
タ２から出力される幅Ｔのパルスの立下りでしか変化し
ないため、セレクタ１が切り替わるのはｔ1 の時点であ
る。すると、図１（Ｂ）からもわかるように、出力クロ
ックは無瞬断で切り替わり、読出カウンタのカウントア
ップにしたがって、エラスティックメモリから読出デー
タが正常に読み出せる。
の時点で、低レベルから高レベルに変化したとする。こ
の切替信号はフリップ・フロップ５に入力されており、
フリップ・フロップ５の出力がセレクタの切替制御信号
６として使用されているのだが、セレクタ１の切替制御
信号６は、インバータ４により単安定マルチバイブレー
タ２から出力される幅Ｔのパルスの立下りでしか変化し
ないため、セレクタ１が切り替わるのはｔ1 の時点であ
る。すると、図１（Ｂ）からもわかるように、出力クロ
ックは無瞬断で切り替わり、読出カウンタのカウントア
ップにしたがって、エラスティックメモリから読出デー
タが正常に読み出せる。
【０００９】図２は本発明の第２実施例を示す図であ
る。第２実施例は第１実施例の単安定マルチバイブレー
タ２とインバータ４の代わりに変化点遅延回路７を用い
たもので、第１引用例と同じように動作する。
る。第２実施例は第１実施例の単安定マルチバイブレー
タ２とインバータ４の代わりに変化点遅延回路７を用い
たもので、第１引用例と同じように動作する。
【００１０】
【発明の効果】以上説明したように、本発明は、セレク
タを切り替える切替制御信号を切替信号より遅らせるこ
とにより、切替信号の切替前後のクロックの位相関係の
調整が不要で、しかも、メモリ読出データエラーを発生
することなく、無瞬断でクロックの切替を行うことがで
きるという効果が得られる。
タを切り替える切替制御信号を切替信号より遅らせるこ
とにより、切替信号の切替前後のクロックの位相関係の
調整が不要で、しかも、メモリ読出データエラーを発生
することなく、無瞬断でクロックの切替を行うことがで
きるという効果が得られる。
【図１】本発明の第１実施例を示す図である。
【図２】本発明の第２実施例を示す図である。
【図３】従来のクロック切替回路のブロック図及びタイ
ムチャートを示す図である。
ムチャートを示す図である。
１ セレクタ ２ 単安定マルチバイブレータ ３ 単安定マルチバイブレータから出力される波形 ４ インバータ ５ フリップ・フロップ ６ 切替制御信号 ７ 変化点遅延回路
Claims (1)
- 【請求項１】切替制御信号に応じて複数のクロックのう
ち１つを選択して出力するセレクタと、セレクタにより
選択されたクロックを入力する単安定マルチバイブレー
タと、一方の入力端に切替信号を加え、他方の入力端に
単安定マルチバイブレータの出力をインバータを介して
加え、出力端から切替制御信号を出力するフリップ・フ
ロップとを設けたことを特徴とするクロック切替回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3246373A JP2679471B2 (ja) | 1991-09-26 | 1991-09-26 | クロック切替回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3246373A JP2679471B2 (ja) | 1991-09-26 | 1991-09-26 | クロック切替回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05189079A JPH05189079A (ja) | 1993-07-30 |
| JP2679471B2 true JP2679471B2 (ja) | 1997-11-19 |
Family
ID=17147582
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3246373A Expired - Lifetime JP2679471B2 (ja) | 1991-09-26 | 1991-09-26 | クロック切替回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2679471B2 (ja) |
-
1991
- 1991-09-26 JP JP3246373A patent/JP2679471B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05189079A (ja) | 1993-07-30 |
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