JP3929557B2 - 半導体装置およびその製造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 228
- 238000004519 manufacturing process Methods 0.000 title claims description 71
- 239000000758 substrate Substances 0.000 claims description 105
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 99
- 229920005591 polysilicon Polymers 0.000 claims description 99
- 238000005247 gettering Methods 0.000 claims description 89
- 239000012535 impurity Substances 0.000 claims description 72
- 238000009792 diffusion process Methods 0.000 claims description 40
- 238000000034 method Methods 0.000 claims description 34
- 239000013078 crystal Substances 0.000 claims description 20
- 230000007547 defect Effects 0.000 claims description 17
- 230000008569 process Effects 0.000 claims description 15
- 229910052751 metal Inorganic materials 0.000 claims description 14
- 239000002184 metal Substances 0.000 claims description 14
- 238000005488 sandblasting Methods 0.000 claims description 6
- 238000005229 chemical vapour deposition Methods 0.000 claims description 2
- 238000000206 photolithography Methods 0.000 claims description 2
- 229910001385 heavy metal Inorganic materials 0.000 description 38
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 33
- 229910052710 silicon Inorganic materials 0.000 description 33
- 239000010703 silicon Substances 0.000 description 33
- 238000010438 heat treatment Methods 0.000 description 21
- 230000015572 biosynthetic process Effects 0.000 description 14
- 230000000694 effects Effects 0.000 description 14
- -1 phosphorus ions Chemical class 0.000 description 12
- 230000015556 catabolic process Effects 0.000 description 9
- 238000010586 diagram Methods 0.000 description 9
- 229910052796 boron Inorganic materials 0.000 description 8
- 238000005468 ion implantation Methods 0.000 description 8
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 6
- 230000004048 modification Effects 0.000 description 5
- 238000012986 modification Methods 0.000 description 5
- 239000000969 carrier Substances 0.000 description 4
- 230000007423 decrease Effects 0.000 description 4
- 229910052698 phosphorus Inorganic materials 0.000 description 4
- 239000011574 phosphorus Substances 0.000 description 4
- 239000002245 particle Substances 0.000 description 3
- 238000000059 patterning Methods 0.000 description 3
- 238000005245 sintering Methods 0.000 description 3
- 239000010949 copper Substances 0.000 description 2
- 239000004576 sand Substances 0.000 description 2
- 230000003746 surface roughness Effects 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- XEEYBQQBJWHFJM-UHFFFAOYSA-N Iron Chemical compound [Fe] XEEYBQQBJWHFJM-UHFFFAOYSA-N 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000011109 contamination Methods 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 238000010030 laminating Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 238000001465 metallisation Methods 0.000 description 1
- 238000005204 segregation Methods 0.000 description 1
- 229910052720 vanadium Inorganic materials 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66234—Bipolar junction transistors [BJT]
- H01L29/66325—Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
- H01L29/66333—Vertical insulated gate bipolar transistors
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/083—Anode or cathode regions of thyristors or gated bipolar-mode devices
- H01L29/0834—Anode regions of thyristors or gated bipolar-mode devices, e.g. supplementary regions surrounding anode regions
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- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/30—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by physical imperfections; having polished or roughened surface
- H01L29/34—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by physical imperfections; having polished or roughened surface the imperfections being on the surface
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
- H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
- H01L29/7395—Vertical transistors, e.g. vertical IGBT
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
- H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
- H01L29/7395—Vertical transistors, e.g. vertical IGBT
- H01L29/7398—Vertical transistors, e.g. vertical IGBT with both emitter and collector contacts in the same substrate side
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H01L29/70—Bipolar devices
- H01L29/74—Thyristor-type devices, e.g. having four-zone regenerative action
- H01L29/744—Gate-turn-off devices
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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- H01L29/74—Thyristor-type devices, e.g. having four-zone regenerative action
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- H01L29/745—Gate-turn-off devices with turn-off by field effect
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
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Description
【０００１】
【発明の属する技術分野】
本発明は半導体装置およびその製造方法に関し、特に、オン電圧の低減および製造歩留まりを向上した縦型構造の半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】
主電流が基板主面に対して垂直に流れる縦型構造の半導体装置の一例として、絶縁ゲート型バイポーラトランジスタ（以下、ＩＧＢＴ：insulated gate bipolar transistorと略記）９０の構成を図４３に示す。
【０００３】
図４３に示すように、ＩＧＢＴ９０はＰ+コレクタ層２０、Ｎ+バッファ層２１、Ｎ-層２２が順に積層されて構成される半導体基体１と、半導体基体１の上主面、すなわちＮ-層２２の外側主面上に、ゲート絶縁膜２６を挟んで選択的に形成されたゲート電極２７と、半導体基体１の上主面に選択的に形成されたエミッタ電極２８と、半導体基体１の下主面、すなわちＰ+コレクタ層２０の外側主面に形成されたコレクタ電極２９とを備えている。
【０００４】
Ｎ-層２２の表面からその内部にかけては、選択的にＰベース領域２３が形成され、当該Ｐベース領域２３の表面からその内部にかけては、選択的に一対のＮ+エミッタ領域２４が間隔を開けて対向して形成されている。そして、一対のＮ+エミッタ領域２４の対向する側の端縁部と、両者の間のＰベース領域２３の上部には、上記エミッタ電極２８が形成されている。また、一対のＮ+エミッタ領域２４の他方の端縁部、当該端縁部に隣接するＰベース領域２３、当該Ｐベース領域２３に隣接するＮ-層２２の上部には、上記ゲート絶縁膜２６を挟んでゲート電極２７が形成されている。なお、装置動作時には、ゲート電極２７の下部のＮ-層２２とＮ+エミッタ領域２４で挟まれたＰベース領域２３の表面内がチャネル領域２５となる。なお、半導体基体１の上主面側に形成される、Ｐベース領域２３、Ｎ+エミッタ領域２４、ゲート絶縁膜２６、ゲート電極２７、エミッタ電極２８はＭＯＳＦＥＴを形成するので、これらが形成される部分をＭＯＳ領域１０と呼称する。
【０００５】
次に、ＩＧＢＴ９０の動作について説明する。ゲート電極２７に正の電圧を印加すると、ゲート電極２７直下のＰベース領域２３の表面がＮ型に反転してチャネル領域２５が形成され、Ｎ+エミッタ領域２４からチャネル領域２５を通してＮ-層２２に電子が注入される。それと同時にＰ+コレクタ層２０から非常に多くの正孔（少数キャリア）がＮ-層２２に注入されるためＮ-層２２は伝導度変調を起こし、Ｎ-層２２の電気抵抗が比較的低くなるという利点を有している。
【０００６】
【発明が解決しようとする課題】
上述したＩＧＢＴ９０の動作において、伝導度変調を起こした状態のＮ-層２２の電気抵抗は、以下に示す数式１で表わされる。
【０００７】
【数１】
【０００８】
この数式１において、ＲはＮ-層２２の電気抵抗、ＷはＮ-層２２の厚さ、Ｄはキャリアの拡散係数、τはＮ-層２２におけるキャリアのライフタイムを示す。従って、数式１から、Ｎ-層２２の電気抵抗は、Ｎ-層２２の厚さに比例し、Ｎ-層２２におけるキャリアのライフタイムに大きく依存することが判る。
【０００９】
ＩＧＢＴ９０の耐圧を高くするためには、Ｎ-層２２の厚みを厚くする必要があり、このため、電気抵抗が高くなるという問題があった。そして、この電気抵抗の上昇を最小限に抑えるためには、キャリアのライフタイムを長くする必要がある。しかしながら、キャリアのライフタイムは、半導体層内に含まれる金属不純物、特に重金属不純物の量に大きく左右される。
【００１０】
重金属不純物は、未加工の新品の半導体基板（ウエハ）にはほとんど含まれていない。しかし、半導体装置を形成するための種々の工程を経るうちに、半導体層内に重金属不純物が不可避的に混入されしまう。
【００１１】
ここで、ＩＧＢＴ９０の製造工程を例として、重金属不純物の混入について説明する。例えば、ＩＧＢＴ９０の降伏電圧を２０００Ｖ以上とするためには、Ｎ-層２２の厚みを１５０μｍ以上にする必要がある。中耐圧（例えば降伏電圧１２００Ｖ程度）以下のＩＧＢＴにおいては、Ｐ+基板にＮ+バッファ層およびＮ-層をエピタキシャル成長法で形成する方法が一般的に用いられているが、それは、Ｎ-層が薄いために可能なことであって、１５０μｍ以上の厚さを有するＮ-層２２をエピタキシャル成長法で形成することは、現在のところ技術的に非常に難しく、また価格的にも非常に高価になってしまう。
【００１２】
このため、ＩＧＢＴ９０の製造においては、半導体基板として単結晶のＮ-シリコン基板を準備し、Ｎ-シリコン基板の裏面側（コレクタ電極を形成する側）からＮ型不純物をイオン注入法により導入し、所定の拡散深さとなるように熱拡散を行い、Ｎ+バッファ層２１を形成し、次に、Ｎ-シリコン基板の裏面側からＰ型不純物をイオン注入法により導入し、所定の拡散深さとなるように熱拡散を行い、Ｐ+コレクタ層２０を形成する方法を採っている。
【００１３】
ここで、Ｎ+バッファ層２１の形成に際しては、例えば１２００℃、２０時間の熱処理を行うので、このような工程を必要としない中耐圧以下のＩＧＢＴに比べて重金属不純物の混入の機会が増えることになる。
【００１４】
キャリアのライフタイムの長い半導体装置を得るためには、重金属不純物の混入を防止する必要があり、そのためには、製造装置の改良など莫大な設備投資が必要となってしまう。
【００１５】
しかし、一般的には、このような設備投資を必要とせずに、重金属不純物の混入に起因するキャリアのライフタイムの低下を防止するために、半導体装置の製造工程において、半導体層から有害な重金属不純物を排斥するゲッタリング工程を付加する方法が採られている。
【００１６】
鉄（Ｆｅ）や銅（Ｃｕ）などの重金属不純物はシリコン中の結晶欠陥部に析出する性質、および重金属不純物の高温での拡散係数は非常に大きいという性質を有している。この性質を利用したものがゲッタリングである。ゲッタリング法としては、シリコン基板の内部で電気的特性を損なわない部分にゲッタリング核をなす結晶欠陥層を形成するイントリンシックゲッタリング法や、ウエハ裏面にサンドブラスト処理等を行うことで結晶欠陥を形成し、ゲッタリング層となる機械的ダメージ層を形成したり、結晶欠陥を多く含むポリシリコン層を形成するエクストリンシックゲッタリング法が知られている。
【００１７】
しかし、従来においては、エクストリンシックゲッタリング法を使用した場合、ゲッタリング層は最終的には除去される例が多かった。
【００１８】
例えば、特開昭５８−１３８０３５号公報には、半導体基板の裏面にゲッタリングのためにポリシリコン層を形成した構成が示されているが、裏面側に電極を形成する場合にはポリシリコン層を除去することが示唆されている。また、特開平７−３８１０２号公報にはＩＧＢＴのコレクタ層の表面にゲッタリングのためにポリシリコン層やサンドブラスト層を形成した構成が示されているが、何れも、コレクタ電極の形成前には除去されていた。
【００１９】
以上説明したように、縦型構造の高耐圧の半導体装置においては、重金属不純物の混入の機会が増えるという問題を有していた。
【００２０】
本発明は上記のような問題点を解消するためになされたもので、縦型構造の高耐圧の半導体装置において、重金属不純物の混入に起因するキャリアのライフタイムの低下を防止するとともに、従来は認識されていなかったゲッタリング層の特性に着目し、ゲッタリング層を有効に利用した半導体装置およびその製造方法を提供することを目的とする。
【００２１】
【課題を解決するための手段】
本発明に係る請求項１記載の半導体装置は、第１導電型の第１の半導体層と、前記第１の半導体層の第１の主面と界面をなすように設けられた比較的高濃度の第２導電型の第２の半導体層と、前記第２の半導体層の前記第１の半導体層との界面とは反対側の第１の主面と界面をなすように設けられ、金属不純物を偏析させるゲッタリング層と、少なくとも前記ゲッタリング層の前記第２の半導体層との界面とは反対側の第１の主面上に接するように設けられた第１の主電極と、前記第１の半導体層の前記第１の主面とは反対側の第２の主面上に設けられた第２の主電極とを備え、前記ゲッタリング層が、機械的ダメージにより生じた結晶欠陥を有するダメージ層である。
本発明に係る請求項２記載の半導体装置は、第１導電型の第１の半導体層と、前記第１の半導体層の第１の主面と界面をなすように設けられた比較的高濃度の第２導電型の第２の半導体層と、前記第２の半導体層の前記第１の半導体層との界面とは反対側の第１の主面と界面をなすように設けられ、金属不純物を偏析させるゲッタリング層と、少なくとも前記ゲッタリング層の前記第２の半導体層との界面とは反対側の第１の主面上に接するように設けられた第１の主電極と、前記第１の半導体層の前記第１の主面とは反対側の第２の主面上に設けられた第２の主電極とを備え、前記ゲッタリング層が、結晶欠陥を有するポリシリコン層である。
【００２２】
本発明に係る請求項３記載の半導体装置は、前記第１の半導体層が、その内部に、前記第２の半導体層と界面をなすように設けられた比較的高濃度の第１導電型の第３の半導体層を備えている。
【００２５】
本発明に係る請求項４記載の半導体装置は、前記ポリシリコン層が、前記第２の半導体層の前記第１の主面上に選択的に形成され、前記第１の主電極は、前記第２の半導体層にも接するように形成されている。
【００２６】
本発明に係る請求項５記載の半導体装置は、前記ゲッタリング層の平面視形状が、複数のストライプが間隔を開けて配列された形状である。
【００２７】
本発明に係る請求項６記載の半導体装置は、前記ゲッタリング層の平面視形状が、複数の島状領域が間隔を開けて配列された形状である。
【００２８】
本発明に係る請求項７記載の半導体装置の製造方法は、第１導電型の半導体基板の第１の主面上に、金属不純物を偏析させるゲッタリング層を形成する工程(ａ)と、前記半導体基板内に、前記ゲッタリング層を介して第２導電型の不純物を導入し、熱拡散により該不純物を第１の深さに比較的高濃度に拡散し、前記第２導電型の不純物が及ばない領域を第１導電型の第１の半導体層とし、前記第２導電型の不純物が拡散した領域を前記ゲッタリング層と界面をなす第２の半導体層とする工程(ｂ)と、少なくとも前記ゲッタリング層の前記第２の半導体層との界面とは反対側の第１の主面上に接するように第１の主電極を形成する工程(ｃ)と、前記半導体基板の前記第１の主面とは反対側の第２の主面上に接するように第２の主電極を形成する工程(ｄ)とを備えている。
【００２９】
本発明に係る請求項８記載の半導体装置の製造方法は、前記工程(ｂ)に先だって、前記半導体基板内に、前記ゲッタリング層を介して第１導電型の不純物を導入し、熱拡散により該不純物を前記第１の深さよりも深い第２の深さに拡散して、比較的高濃度の第１導電型の第３の半導体層を形成する工程をさらに備えている。
【００３０】
本発明に係る請求項９記載の半導体装置の製造方法は、前記工程(ａ)が、前記半導体基板の第１の主面にサンドブラスト処理を施すことで機械的ダメージを与え、結晶欠陥を発生させる工程を備えている。
【００３１】
本発明に係る請求項１０記載の半導体装置の製造方法は、前記工程(ａ)が、前記半導体基板の一方の主面上にポリシリコン層をＣＶＤ法により形成する工程を備えている。
【００３２】
本発明に係る請求項１１記載の半導体装置の製造方法は、前記ポリシリコン層を形成する工程は、前記半導体基板の第１の主面に全面に渡って前記ポリシリコン層を形成した後、写真製版によりパターニングを行って、前記ポリシリコン層を選択的に除去する工程を含んでいる。
【００３５】
【発明の実施の形態】
＜実施の形態１＞
＜１−１．装置構成＞
本発明に係る実施の形態１として、絶縁ゲート型バイポーラトランジスタ（以下、ＩＧＢＴと略記）１００の断面構成を図１に示す。
【００３６】
図１に示すように、ＩＧＢＴ１００は、ゲッタリング層となるダメージ層１０２、Ｐ+コレクタ層１０３（第２の半導体層）、Ｎ+バッファ層１０４（第３の半導体層）、Ｎ-層１０５（第１の半導体層）が順に積層されて構成される半導体基体１１と、半導体基体１１の上主面、すなわちＮ-層１０５の外側主面上に、ゲート絶縁膜２６を挟んで選択的に形成されたゲート電極２７と、半導体基体１１の上主面に選択的に形成されたエミッタ電極２８（第２の主電極）と、半導体基体１１の下主面、すなわちダメージ層１０２の外側主面に形成されたコレクタ電極１０６（第１の主電極）とを備えている。
【００３７】
なお、半導体基体はＮ型の不純物を比較的低濃度に含む単結晶のシリコン基板に不純物を導入、拡散することで形成されているので、半導体基板に基づいて形成されていると言うことができる。これは、以後に説明する実施の形態２〜５についても同様である。
【００３８】
Ｎ-層１０５の表面からその内部にかけては、選択的にＰベース領域２３が形成され、当該Ｐベース領域２３の表面からその内部にかけては、選択的に一対のＮ+エミッタ領域２４が間隔を開けて対向して形成されている。そして、一対のＮ+エミッタ領域２４の対向する側の端縁部と、両者の間のＰベース領域２３の上部には、上記エミッタ電極２８が形成されている。また、一対のＮ+エミッタ領域２４の他方の端縁部、当該端縁部に隣接するＰベース領域２３、当該Ｐベース領域２３に隣接するＮ-層１０５の上部には、上記ゲート絶縁膜２６を挟んでゲート電極２７が形成されている。なお、装置動作時には、ゲート電極２７の下部のＮ-層１０５とＮ+エミッタ領域２４で挟まれたＰベース領域２３の表面内がチャネル領域２５となる。なお、半導体基体１１の上主面側に形成される、Ｐベース領域２３、Ｎ+エミッタ領域２４、ゲート絶縁膜２６、ゲート電極２７、エミッタ電極２８はＭＯＳＦＥＴを形成するので、これらが形成される部分をＭＯＳ領域１０と呼称する。
【００３９】
＜１−２．製造方法＞
次に、図２〜図８を用いてＩＧＢＴ１００の製造方法について説明する。まず、図２に示す工程において、Ｎ型の不純物を比較的低濃度に含む単結晶のシリコン基板１０１を準備し、その下主面（後にコレクタ電極が形成される側）にサンドブラスト処理を行い、機械的に形成された結晶欠陥を有するダメージ層１０２を形成する。なお、サンドブラスト処理においては研磨材として、例えばＪＩＳ規格における１２００番程度の粒度のものを使用する。
【００４０】
次に、図３に示す工程において、シリコン基板１０１の下主面側から、イオン注入法を用いて例えばリンイオンを、１×１０14／ｃｍ2程度のドーズ量となるように導入する。
【００４１】
次に、図４に示す工程において、注入したリンイオンを熱拡散により拡散して、Ｎ+バッファ層１０４を形成する。このＮ+バッファ層１０４の拡散深さは、例えば２０μｍ程度であり、拡散条件は、１２００℃で２０時間程度と、後に説明するＰ+コレクタ層を形成するための熱処理およびＭＯＳ領域１０を形成する際に用いる熱処理の合計となる。
【００４２】
次に、図５に示す工程において、シリコン基板１０１の下主面側から、イオン注入法を用いて例えばボロンイオンを、１×１０15／ｃｍ2程度のドーズ量となるように導入する。
【００４３】
次に、図６に示す工程において、注入したボロンイオンを熱拡散により拡散してＰ+コレクタ層１０３を形成する。このＰ+コレクタ層１０３の拡散深さは、１０μｍ以下、望ましくは１〜６μｍ程度であり、拡散条件は、１１００℃で１時間程度と、ＭＯＳ領域１０を形成する際に用いる熱処理の合計となる。
【００４４】
このようにＰ+コレクタ層１０３を薄く形成することで、熱拡散に要する時間が短くなり、熱拡散に伴う重金属汚染を低減することができ、また、スイッチング時間とオン電圧とのトレードオフ関係を改善することができる。
【００４５】
次に、図７に示す工程において、シリコン基板１０１の上主面（後にエミッタ電極を構成する側）を、Ａ−Ａ線で示すように所定の厚さだけ除去し、これまでの工程で付着した酸化膜や、拡散層形成時の回り込み等により形成されたＮ層およびＰ層を除去する。なお、シリコン基板１０１の残った部分がＮ-層１０５となる。なお、ＩＧＢＴ１００の降伏電圧を２０００Ｖ程度とするには、Ｎ-層１０５の厚みは１５０μｍ程度もしくはそれ以上にする必要がある。
【００４６】
次に、図８に示す工程において、Ｎ-層１０５の上主面側にＭＯＳ領域１０を形成する。そして、ダメージ層１０２の下主面にコレクタ電極１０６を形成することで、図１に示すＩＧＢＴ１００が完成する。なお、Ｐ+コレクタ層１０３はＭＯＳ領域１０を形成する際に形成しても良い。
【００４７】
＜１−３．特徴的作用効果＞
以上説明したように、ＩＧＢＴ１００は製造工程の最初においてダメージ層１０２を形成しており、Ｎ+バッファ層１０４、Ｐ+コレクタ層１０３、Ｐベース領域２３、Ｎ+エミッタ領域２４はその後に形成されることになる。このため、これらの拡散層の形成に伴うそれぞれの熱処理において重金属不純物がゲッタリングされることになり、確実に重金属不純物のゲッタリングを行うことができる。
【００４８】
すなわち、例えば、Ｎ+バッファ層１０４の形成時には２０時間、Ｐ+コレクタ層１０３の形成時には１時間のゲッタリングが施されることになり、Ｎ+バッファ層１０４およびＰ+コレクタ層１０３の形成に際して重金属不純物が混入することがあっても、それらはダメージ層１０２に含まれる結晶欠陥に捕獲され、ＩＧＢＴ１００の動作に関わる半導体層内の重金属不純物の増加を防止でき、キャリアのライフタイムが長くなって、Ｎ-層１０５の電気抵抗が低減し、オン電圧を低減することが可能となる。
【００４９】
また、ＭＯＳ領域１０の形成に際しては、Ｐベース領域２３およびＮ+エミッタ領域２４を形成する際の熱処理（例えば、１２００℃程度、もしくはこれ以下の温度）において、重金属不純物をゲッタリングすることができる。
【００５０】
なお、図１に示したＭＯＳ領域１０においては、ＭＯＳＦＥＴの基本的な構成を開示するに止めたが、この部分は図９あるいは図１０に示すような構成であっても良い。
【００５１】
図９は、Ｐベース領域２３の表面内にラッチアップ耐性を向上するためのＰ+層３０をさらに備えたＭＯＳ領域１０Ａを示しており、Ｐ+層３０は一対のＮ+エミッタ領域２４の対向する側の端縁部を覆うように形成されている。その他の構成はＭＯＳ領域１０と同様である。このように、Ｐ+層３０を備えることで、Ｐ+層３０を形成する際の熱処理が加わるが、この場合も同時にゲッタリングされるため、特に問題になることはない。
【００５２】
図１０は、Ｐベース領域２３の表面内にラッチアップ耐性を向上するためのＰ+層３０と、Ｐベース領域２３の中央部においてＰベース領域２３と接合され、Ｐベース領域２３よりも深い位置に拡散されたＰ層２３１とをさらに備えたＭＯＳ領域１０Ｂを示している。その他の構成はＭＯＳ領域１０と同様である。このように、Ｐ+層３０およびＰ層２３１を備えることで、Ｐ+層３０を形成する際の熱処理が加わるが、この場合も同時にゲッタリングされるため、前述と同様、特に問題になることはない。
【００５３】
また、ＩＧＢＴ１００においては、重金属不純物のゲッタリング工程終了後もダメージ層１０２を除去せずに、ダメージ層１０２上にコレクタ電極１０６を形成しているが、この構成を採ることによりコレクタ電極１０６とダメージ層１０２との接触抵抗を低減することができる。
【００５４】
ここで、半導体基板の主面にダメージ層を形成し、ダメージ層上に電極を形成した場合および、半導体基板の主面に直接に電極を形成した場合における接触抵抗の差異を図１１に示す。
【００５５】
図１１において、横軸は電極のメタライズシンタの温度条件を示し、縦軸は接触抵抗の相対値を示している。なお、横軸は、例えば、シンタ温度４００℃を０とすれば、それを基準として温度の増加分を等間隔で示したものである。そして、黒丸でプロットしたデータがダメージ層上に電極を形成した場合のデータであり、白丸でプロットしたデータが半導体基板に直接に電極を形成した場合のデータである。
【００５６】
図１１から明確にわかるように、接触抵抗はダメージ層上に電極を形成した場合の方が低く、メタライズシンタの温度条件を変化させても、その傾向は変わることはない。なお、図１１にプロットしたデータを表１に示す。
【００５７】
【表１】
【００５８】
このように、ダメージ層上に電極を形成した場合に接触抵抗が低くなる理由としては、ダメージ層の表面はサンドブラスト処理によって凹凸部が形成されて粗くなっており、電極との接触面積が増加していることが考えられる。そして、電極との接触抵抗を低減することによっても、オン電圧を低減することができ、重金属不純物のゲッタリングによるオン電圧の低減の効果と相俟って、ＩＧＢＴのオン電圧をより低くすることができる。
【００５９】
＜実施の形態２＞
＜２−１．装置構成＞
本発明に係る実施の形態２として、絶縁ゲート型バイポーラトランジスタ（以下、ＩＧＢＴと略記）２００の断面構成を図１２に示す。
【００６０】
図１２に示すように、ＩＧＢＴ２００は、ゲッタリング層となるダメージ層２０２、Ｐ+コレクタ層２０３（第２の半導体層）、Ｎ-層２０５（第１の半導体層）が順に積層されて構成される半導体基体１２と、半導体基体１２の上主面、すなわちＮ-層２０５の外側主面上に、ゲート絶縁膜２６を挟んで選択的に形成されたゲート電極２７と、半導体基体１２の上主面に選択的に形成されたエミッタ電極２８（第２の主電極）と、半導体基体１２の下主面、すなわちダメージ層２０２の外側主面に形成されたコレクタ電極２０６（第１の主電極）とを備えている。
【００６１】
なお、図１を用いて説明したＩＧＢＴ１００と同一の構成については同一の符号を付し、重複する説明は省略する。
【００６２】
＜２−２．製造方法＞
次に、図１３〜図１８を用いてＩＧＢＴ２００の製造方法について説明する。まず、図１３に示す工程において、Ｎ型の不純物を比較的低濃度に含む単結晶のシリコン基板２０１を準備し、その下主面（後にコレクタ電極が形成される側）にサンドブラスト処理を行い、機械的に形成された結晶欠陥を有するダメージ層２０２を形成する。
【００６３】
次に、図１４に示す工程において、シリコン基板２０１の下主面側から、イオン注入法を用いて例えばボロンイオンを、１×１０13／ｃｍ2程度のドーズ量となるように導入する。
【００６４】
次に、図１５に示す工程において、注入したボロンイオンを熱拡散により拡散して、Ｐ+コレクタ層２０３を形成する。このＰ+コレクタ層２０３の拡散深さは、１０μｍ以下、望ましくは１〜６μｍ程度である。なお、ＭＯＳ領域１０を形成する前に形成する場合の熱処理条件は１１００℃で１時間程度であれば良い。
【００６５】
次に、図１６に示す工程において、シリコン基板２０１の上主面（後にエミッタ電極を構成する側）を、Ａ−Ａ線で示すように所定の厚さだけ除去し、これまでの工程で付着した酸化膜や、拡散層形成時の回り込み等により形成されたＰ層を除去する。なお、シリコン基板２０１の残った部分がＮ-層２０５となる。なお、ＩＧＢＴ２００の降伏電圧を２０００Ｖ程度とするには、Ｎ-層２０５の厚みは少なくとも２００μｍ以上にする必要がある。
【００６６】
次に、図１７に示す工程において、Ｎ-層２０５の上主面側にＭＯＳ領域１０を形成する。そして、ダメージ層２０２の下主面にコレクタ電極２０６を形成することで、図１２に示すＩＧＢＴ２００が完成する。なお、Ｐ+コレクタ層２０３はＭＯＳ領域１０を形成する際に形成しても良い。
【００６７】
＜２−３．特徴的作用効果＞
以上説明したように、ＩＧＢＴ２００は製造工程の最初においてダメージ層２０２を形成しており、Ｐ+コレクタ層２０３、Ｐベース領域２３、Ｎ+エミッタ領域２４はその後に形成されることになる。このため、これらの拡散層の形成に伴うそれぞれの熱処理において重金属不純物がゲッタリングされることになり、確実に重金属不純物のゲッタリングを行うことができる。
【００６８】
すなわち、例えば、Ｐ+コレクタ層２０３の形成時には３０分間程度のゲッタリングが施されることになり、Ｐ+コレクタ層２０３の形成に際して重金属不純物が混入することがあっても、それらはダメージ層２０２に含まれる結晶欠陥に捕獲され、ＩＧＢＴ２００の動作に関わる半導体層内の重金属不純物の増加を防止でき、Ｎ-層２０５の電気抵抗を低減して、オン電圧を低減することが可能となる。
【００６９】
なお、ＭＯＳ領域１０の形成に際して、Ｐベース領域２３およびＮ+エミッタ領域２４を形成する際の熱処理によるゲッタリングの効果、ＭＯＳ領域１０の代わりに、図９および図１０に示すＭＯＳ領域１０Ａおよび１０Ｂを形成する場合については、実施の形態１において説明しているので重複する説明は省略する。
【００７０】
また、重金属不純物のゲッタリング工程終了後もダメージ層２０２を除去せずに、ダメージ層２０２上にコレクタ電極２０６を形成することによりコレクタ電極２０６とダメージ層２０２との接触抵抗を低減して、オン電圧をさらに低減することができる効果も、実施の形態１において説明したＩＧＢＴ１００と同様であるので、重複する説明は省略する。
【００７１】
＜実施の形態３＞
＜３−１．装置構成＞
本発明に係る実施の形態３として、絶縁ゲート型バイポーラトランジスタ（以下、ＩＧＢＴと略記）３００の断面構成を図１８に示す。
【００７２】
図１８に示すように、ＩＧＢＴ３００は、ゲッタリング層となるポリシリコン層３０２、Ｐ+コレクタ層３０３（第２の半導体層）、Ｎ+バッファ層３０４（第３の半導体層）、Ｎ-層３０５（第１の半導体層）が順に積層されて構成される半導体基体１３と、半導体基体１３の上主面、すなわちＮ-層３０５の外側主面上に、ゲート絶縁膜２６を挟んで選択的に形成されたゲート電極２７と、半導体基体１３の上主面に選択的に形成されたエミッタ電極２８（第２の主電極）と、半導体基体１３の下主面、すなわちポリシリコン層３０２の外側主面に形成されたコレクタ電極３０６（第１の主電極）とを備えている。
【００７３】
なお、図１を用いて説明したＩＧＢＴ１００と同一の構成については同一の符号を付し、重複する説明は省略する。
【００７４】
＜３−２．製造方法＞
次に、図１９〜図２５を用いてＩＧＢＴ３００の製造方法について説明する。まず、図１９に示す工程において、Ｎ型の不純物を比較的低濃度に含む単結晶のシリコン基板３０１を準備し、その下主面（後にコレクタ電極が形成される側）に例えばＣＶＤ法によりポリシリコン層３０２を形成する。
【００７５】
次に、図２０に示す工程において、シリコン基板３０１の下主面側から、イオン注入法を用いて例えばリンイオンを、１×１０14／ｃｍ2程度のドーズ量となるように導入する。
【００７６】
次に、図２１に示す工程において、注入したリンイオンを熱拡散により拡散して、Ｎ+バッファ層３０４を形成する。このＮ+バッファ層３０４の拡散深さは、例えば２０μｍ程度であり、拡散条件は、１２００℃で２０時間程度と、後に説明するＰ+コレクタ層を形成するための熱処理およびＭＯＳ領域１０を形成するための熱処理の合計となる。
【００７７】
次に、図２２に示す工程において、シリコン基板３０１の下主面側から、イオン注入法を用いて例えばボロンイオンを、１×１０15／ｃｍ2程度のドーズ量となるように導入する。
【００７８】
次に、図２３に示す工程において、注入したボロンイオンを熱拡散により拡散して、Ｐ+コレクタ層３０３を形成する。このＰ+コレクタ層３０３の拡散深さは、１０μｍ以下、望ましくは１〜６μｍ程度であり、拡散条件は、１１００℃で１時間程度と、ＭＯＳ領域１０を形成するための熱処理の合計となる。
【００７９】
次に、図２４に示す工程において、シリコン基板３０１の上主面（後にエミッタ電極を構成する側）を、Ａ−Ａ線で示すように所定の厚さだけ除去し、これまでの工程で付着した酸化膜や、拡散層形成時の回り込み等により形成されたＮ層およびＰ層を除去する。なお、シリコン基板３０１の残った部分がＮ-層３０５となる。なお、ＩＧＢＴ３００の降伏電圧を２０００Ｖ程度とするには、Ｎ-層３０５の厚みは１５０μｍ程度、もしくはそれ以上にする必要がある。
【００８０】
次に、図２５に示す工程において、Ｎ-層３０５の上主面側にＭＯＳ領域１０を形成する。そして、ポリシリコン層３０２の下主面にコレクタ電極３０６を形成することで、図１８に示すＩＧＢＴ３００が完成する。なお、Ｐ+コレクタ層３０３はＭＯＳ領域１０を形成する際に形成しても良い。
【００８１】
＜３−３．特徴的作用効果＞
以上説明したように、ＩＧＢＴ３００は製造工程の最初においてポリシリコン層３０２を形成しており、Ｎ+バッファ層３０４、Ｐ+コレクタ層３０３、Ｐベース領域２３、Ｎ+エミッタ領域２４はその後に形成されることになる。このため、これらの拡散層の形成に伴うそれぞれの熱処理において重金属不純物がゲッタリングされることになり、確実に重金属不純物のゲッタリングを行うことができる。
【００８２】
すなわち、例えば、Ｎ+バッファ層３０４の形成時には２０時間、Ｐ+コレクタ層３０３の形成時には１時間のゲッタリングが施されることになり、Ｎ+バッファ層３０４およびＰ+コレクタ層３０３の形成に際して重金属不純物が混入することがあっても、それらはポリシリコン層３０２に含まれる結晶欠陥に捕獲され、ＩＧＢＴ３００の動作に関わる半導体層内の重金属不純物の増加を防止でき、Ｎ-層３０５の電気抵抗を低減して、オン電圧を低減することが可能となる。
【００８３】
なお、ＭＯＳ領域１０の形成に際して、Ｐベース領域２３およびＮ+エミッタ領域２４を形成する際の熱処理によるゲッタリングの効果、ＭＯＳ領域１０の代わりに、図９および図１０に示すＭＯＳ領域１０Ａおよび１０Ｂを形成する場合については、実施の形態１において説明しているので重複する説明は省略する。
【００８４】
また、ポリシリコン層３０２は、最初はノンドープのポリシリコン層として形成しても、Ｎ+バッファ層３０４およびＰ+コレクタ層３０３の形成に際して、ポリシリコン層中に不純物が導入されるので、改めて不純物を導入せずともポリシリコン層３０２の抵抗値は小さくできる。
【００８５】
また、ＩＧＢＴ３００においては、重金属不純物のゲッタリング工程終了後もポリシリコン層３０２を除去せずに、ポリシリコン層３０２上にコレクタ電極３０６を形成しているが、この構成を採ることによりコレクタ電極３０６とポリシリコン層３０２との接触抵抗を低減して、ＩＧＢＴ３００のオン電圧をさらに低減することができる。
【００８６】
ここで、ポリシリコン層３０２の厚みの最適値についての測定結果を図２６および図２７に示す。図２６はポリシリコン層３０２の厚みに対するＩＧＢＴ３００のオン電圧の相対値を示す図であり、横軸にポリシリコン層の厚みを示し、縦軸にオン電圧の相対値を示している。
【００８７】
また、図２７はポリシリコン層３０２の厚みに対するＩＧＢＴ３００のオン電圧の標準偏差を示す図であり、横軸にポリシリコン層の厚みを示し、縦軸にオン電圧の標準偏差を示している。
【００８８】
図２６および図２７から明確にわかるように、ポリシリコン層３０２の厚みが０．９μｍ以上になるとオン電圧は急激に低下し、１．３μｍ以上になるとオン電圧の低下の度合いは緩やかになる。従って、オン電圧低下の効果を得るためには、ポリシリコン層３０２の厚みは０．９μｍ以上あれば良いが、オン電圧のばらつきを低減するには、１．３μｍ以上にすれば良いことがわかる。なお、図２６および図２７にプロットしたデータを表２に示す。
【００８９】
【表２】
【００９０】
このように、所定厚さのポリシリコン層３０２上にコレクタ電極３０６を形成した場合に、ＩＧＢＴ３００のオン電圧が低下する理由の１つとしては、ポリシリコン層３０２の平均粒子径が大きく、ポリシリコン層３０２の表面が凹凸状になっているので、電極との接触面積が増加しており、電極との接触抵抗が低減してオン電圧が低減するものと考えられる。なお、ポリシリコン層３０２の厚みが０．９μｍ以下ではオン電圧のばらつきが大きく、有効なデータが得られていないが、これはポリシリコン層３０２の平均粒子径と、ポリシリコン層３０２の厚さとの関係によるものと考えられる。
【００９１】
＜３−４．変形例＞
以上説明したＩＧＢＴ３００においては、Ｐ+コレクタ層３０３の全面に渡ってポリシリコン層３０２を形成した構成を示したが、ポリシリコン層３０２は必ずしも全面的に形成する必要はない。
【００９２】
図２８にＰ+コレクタ層３０３の外側主面に、ゲッタリング層としてのポリシリコン層３０２Ａを選択的に形成したＩＧＢＴ３００Ａを示す。
【００９３】
図２８において、Ｐ+コレクタ層３０３の外側主面上にはポリシリコン層３０２Ａが形成されていない部分があり、当該部分にはコレクタ電極３０６Ａ（第１の主電極）が直接に接触する構成となっている。その他の構成は図１８を用いて説明したＩＧＢＴ３００と同様であり、同一の構成には同一の符号を付し重複する説明は省略する。
【００９４】
ＩＧＢＴ３００Ａの製造方法は、まず、図２９に示すように、シリコン基板３０１を準備し、その下主面（後にコレクタ電極が形成される側）に例えばＣＶＤ法によりポリシリコン層を全面的に形成し、写真製版技術によりパターニングしてポリシリコン層３０２Ａを選択的に形成する。これ以後の工程は、図１９〜図２５を用いて説明したＩＧＢＴ３００の製造方法と同様であり重複する説明は省略する。
【００９５】
ここで、ポリシリコン層３０２Ａの平面形状の一例を図３０に示す。図３０は、図２９を矢視Ｘ方向、すなわちポリシリコン層３０２Ａの側から見た場合のシリコン基板３０１の部分平面図である。図３０に示すように、ポリシリコン層３０２ＡはＰ+コレクタ層３０３上にストライプ状に複数に独立して形成されており、ストライプ間にはＰ+コレクタ層３０３が露出している。このような構成とすることで、複数のストライプの配列方向に直交する方向の半導体基板の端縁部の反りを確実に防止できる。
【００９６】
また、ポリシリコン層３０２Ａの平面形状の他の例を図３１に示す。図３１に示すように、ポリシリコン層３０２ＡはＰ+コレクタ層３０３上に長円形の島状に複数に独立して形成されており、島状領域間にはＰ+コレクタ層３０３が露出している。このような構成とすることで、半導体基板の端縁部のいずれの部分においても反りを防止できる。
【００９７】
このように、ポリシリコン層３０２Ａを選択的に形成することで、ポリシリコン層の存在に起因する基板の反りを低減することができる。すなわち、図３０に示すように、シリコン基板３０１の下主面にはポリシリコン層３０２Ａが形成されているが、反対側の上主面には何も形成されていない。この状態で以後の熱拡散工程が進むが、熱拡散工程を経るうちにポリシリコン層３０２Ａ上およびシリコン基板３０１の上主面上には酸化膜が形成されることになる。酸化膜の成長速度はシリコン表面上よりもポリシリコン層上の方が大きいので、ポリシリコン層３０２Ａ上に厚く形成されることになる。このとき、ポリシリコン層３０２Ａが、図１９に示すポリシリコン層３０２のように全面的に形成されていれば、酸化膜の厚さの違いから応力が生じ、シリコン基板３０１は、その端縁部が上方に反り上がる可能性があるが、上述したようにポリシリコン層３０２Ａはストライプ状あるいは島状に形成されているので、応力が緩和され、シリコン基板３０１の反りを防止することができる。
【００９８】
なお、ポリシリコン層を島状とする場合は、図３１に示すように長円形に限定されるものではなく、矩形やその他の形状であっても良いことは言うまでもない。
【００９９】
＜実施の形態４＞
＜４−１．装置構成＞
本発明に係る実施の形態４として、絶縁ゲート型バイポーラトランジスタ（以下、ＩＧＢＴと略記）４００の断面構成を図３２に示す。
【０１００】
図３２に示すように、ＩＧＢＴ４００は、ゲッタリング層となるポリシリコン層４０２、Ｐ+コレクタ層４０３（第２の半導体層）、Ｎ-層４０５（第１の半導体層）が順に積層されて構成される半導体基体１４と、半導体基体１４の上主面、すなわちＮ-層４０５の外側主面上に、ゲート絶縁膜２６を挟んで選択的に形成されたゲート電極２７と、半導体基体１４の上主面に選択的に形成されたエミッタ電極２８（第２の主電極）と、半導体基体１４の下主面、すなわちポリシリコン層４０２の外側主面に形成されたコレクタ電極４０６（第１の主電極）とを備えている。
【０１０１】
なお、図１を用いて説明したＩＧＢＴ１００と同一の構成については同一の符号を付し、重複する説明は省略する。
【０１０２】
＜４−２．製造方法＞
次に、図３３〜図３７を用いてＩＧＢＴ４００の製造方法について説明する。まず、図３３に示す工程において、Ｎ型の不純物を比較的低濃度に含む単結晶のシリコン基板４０１を準備し、その下主面（後にコレクタ電極が形成される側）に例えばＣＶＤ法によりポリシリコン層４０２を形成する。
【０１０３】
次に、図３４に示す工程において、シリコン基板４０１の下主面側から、イオン注入法を用いて例えばボロンイオンを、１×１０13／ｃｍ2程度のドーズ量となるように導入する。
【０１０４】
次に、図３５に示す工程において、注入したボロンイオンを熱拡散により拡散して、Ｐ+コレクタ層４０３を形成する。このＰ+コレクタ層４０３の拡散深さは、１０μｍ以下、望ましくは１〜６μｍ程度である。なお、ＭＯＳ領域１０を形成する前に形成する場合の熱処理条件は１１００℃で１時間程度であれば良い。
【０１０５】
次に、図３６に示す工程において、シリコン基板４０１の上主面（後にエミッタ電極を構成する側）を、Ａ−Ａ線で示すように所定の厚さだけ除去し、これまでの工程で付着した酸化膜や、拡散層形成時の回り込み等により形成されたＰ層を除去する。なお、シリコン基板４０１の残った部分がＮ-層４０５となる。なお、ＩＧＢＴ４００の降伏電圧を２０００Ｖ程度とするには、Ｎ-層４０５の厚みは少なくとも２００μｍ以上にする必要がある。
【０１０６】
次に、図３７に示す工程において、Ｎ-層４０５の上主面側にＭＯＳ領域１０を形成する。そして、ポリシリコン層４０２の下主面にコレクタ電極４０６を形成することで、図３２に示すＩＧＢＴ４００が完成する。なお、Ｐ+コレクタ層４０３はＭＯＳ領域１０を形成する際に形成しても良い。
【０１０７】
＜４−３．特徴的作用効果＞
以上説明したように、ＩＧＢＴ４００は製造工程の最初においてポリシリコン層４０２を形成しており、Ｐ+コレクタ層４０３、Ｐベース領域２３、Ｎ+エミッタ領域２４はその後に形成されることになる。このため、これらの拡散層の形成に伴うそれぞれの熱処理において重金属不純物がゲッタリングされることになり、確実に重金属不純物のゲッタリングを行うことができる。
【０１０８】
すなわち、例えば、Ｐ+コレクタ層４０３の形成時には１時間のゲッタリングが施されることになり、Ｐ+コレクタ層４０３の形成に際して重金属不純物が混入することがあっても、それらはポリシリコン層４０２に含まれる結晶欠陥に捕獲され、ＩＧＢＴ４００の動作に関わる半導体層内の重金属不純物の増加を防止でき、Ｎ-層４０５の電気抵抗を低減して、オン電圧を低減することが可能となる。
【０１０９】
なお、ＭＯＳ領域１０の形成に際して、Ｐベース領域２３およびＮ+エミッタ領域２４を形成する際の熱処理によるゲッタリングの効果、ＭＯＳ領域１０の代わりに、図９および図１０に示すＭＯＳ領域１０Ａおよび１０Ｂを形成する場合については、実施の形態１において説明しているので重複する説明は省略する。
【０１１０】
また、ＩＧＢＴ４００において、重金属不純物のゲッタリング工程終了後もポリシリコン層４０２を除去せずに、ポリシリコン層４０２上にコレクタ電極４０６を形成することにより、コレクタ電極４０６とポリシリコン層４０２との接触抵抗を低減して、ＩＧＢＴ４００のオン電圧をさらに低減することができる効果も、実施の形態３において説明したＩＧＢＴ３００と同様であるので、重複する説明は省略する。
【０１１１】
＜４−４．変形例＞
以上説明したＩＧＢＴ４００においては、Ｐ+コレクタ層４０３の全面に渡ってポリシリコン層４０２を形成した構成を示したが、ポリシリコン層４０２は必ずしも全面的に形成する必要はない。
【０１１２】
図３８にＰ+コレクタ層４０３の外側主面に、ゲッタリング層としてのポリシリコン層４０２Ａを選択的に形成したＩＧＢＴ４００Ａを示す。
【０１１３】
図３８において、Ｐ+コレクタ層４０３の外側主面上にはポリシリコン層４０２Ａが形成されていない部分があり、当該部分にはコレクタ電極４０６Ａが直接に接触する構成となっている。その他の構成は図３２を用いて説明したＩＧＢＴ４００と同様であり、同一の構成には同一の符号を付し重複する説明は省略する。
【０１１４】
ＩＧＢＴ４００Ａの製造方法は、まず、図３９に示すように、シリコン基板４０１を準備し、その下主面（後にコレクタ電極が形成される側）に例えばＣＶＤ法によりポリシリコン層を全面的に形成し、写真製版技術によりパターニングしてポリシリコン層４０２Ａを選択的に形成する。これ以後の工程は、図３３〜図３７を用いて説明したＩＧＢＴ４００の製造方法と同様であり重複する説明は省略する。
【０１１５】
また、ポリシリコン層４０２Ａの平面形状も、図３０および図３１を用いて説明したストライプ状あるいは島状と同様であるので重複する説明は省略する。
【０１１６】
そして、ポリシリコン層４０２Ａがストライプ状あるいは島状となるように選択的に形成することで、ポリシリコン層の存在に起因する基板の反りを低減できるという作用効果が得られる。
【０１１７】
＜実施の形態１〜４の変形例＞
以上説明した本発明に係る実施の形態１〜４においては、単結晶のシリコン基板を半導体基体の主材としたが、単結晶基板の代わりにエピタキシャル基板を使用しても良いことは言うまでもない。
【０１１８】
また、導電型もＮ型に限定されず、Ｐ型であっても良い。その場合は、ＩＧＢＴはＰチャネル型となる。
【０１１９】
＜実施の形態５＞
以上説明した本発明に係る実施の形態１〜４においては、ＩＧＢＴへの適用を例として説明したが、本発明の適用はＩＧＢＴに限定されるものではなく、ＧＴＯ（Gate Turn Off）サイリスタ、ＭＣＴ（Mos Control Thyristor）、ＥＳＴ（Emitter Switched Thyristor）等の縦型構造の半導体装置に適用可能である。以下、ＧＴＯサイリスタ、ＭＣＴ、ＥＳＴに本発明を適用した構成を、図４０、図４１、図４２にそれぞれ示す。
【０１２０】
＜５−１．ＧＴＯサイリスタ＞
図４０は、本発明を適用したＧＴＯサイリスタ５００の構成を示す断面図である。ＧＴＯサイリスタ５００は、ゲッタリング層５０２、Ｐ+層５０３（第２の半導体層）、Ｎ+バッファ層５０４（第３の半導体層）、Ｎ-層５０５（第１の半導体層）、Ｐ層５０６、Ｎ+層５０７が順に積層されて構成される半導体基体１５と、Ｐ層５０６に選択的に形成されたゲート電極５０８と、Ｐ層５０６上に選択的に形成されたＮ+層５０７の上主面に形成されたカソード電極５０９（第２の主電極）と、半導体基体１５の下主面、すなわちゲッタリング層５０２の外側主面に形成されたアノード電極５０１（第１の主電極）とを備えている。
【０１２１】
ここで、ゲッタリング層５０２は、実施の形態１〜４において説明したダメージ層あるいはポリシリコン層で構成され、ＧＴＯサイリスタ５００の製造過程、例えば、Ｐ+層５０３、Ｎ+バッファ層５０４、Ｐ層５０６、Ｎ+層５０７の形成工程で導入された重金属不純物をゲッタリングすることができる。
【０１２２】
また、ゲッタリング層５０２の外側主面上にアノード電極５０１を形成していることによりアノード電極５０１とゲッタリング層５０２との接触抵抗を低減することができる。
【０１２３】
＜５−２．ＭＣＴ＞
図４１は、本発明を適用したＭＣＴ６００の構成を示す断面図である。ＭＣＴ６００は、ゲッタリング層６０２、Ｐ+層６０３（第２の半導体層）、Ｎ+バッファ層６０４（第３の半導体層）、Ｎ-層６０５（第１の半導体層）、Ｐ層６０６が順に積層されて構成される半導体基体１６と、半導体基体１６の上主面、すなわちＰ層６０６の外側主面上に、ゲート絶縁膜６０９を挟んで選択的に形成されたゲート電極６１０と、半導体基体１６の上主面に選択的に形成されたカソード電極６１１（第２の主電極）と、半導体基体１６の下主面、すなわちゲッタリング層６０２の外側主面に形成されたアノード電極６０１（第１の主電極）とを備えている。
【０１２４】
Ｐ層６０６の表面からその内部にかけては、選択的にＮベース領域６０７が形成され、当該Ｎベース領域６０７の表面からその内部にかけては、選択的に一対のＰエミッタ領域６０８が間隔を開けて対向して形成されている。そして、一対のＰエミッタ領域６０８の対向する側の端縁部と、両者の間のＮベース領域６０７の上部には、上記カソード電極６１１が形成されている。また、一対のＰエミッタ領域６０８の他方の端縁部、当該端縁部に隣接するＮベース領域６０７、当該Ｎベース領域６０７に隣接するＰ層６０６の上部には、上記ゲート絶縁膜６０９を挟んでゲート電極６１０が形成されている。
【０１２５】
ここで、ゲッタリング層６０２は、実施の形態１〜４において説明したダメージ層あるいはポリシリコン層で構成され、ＭＣＴ６００の製造過程、例えば、Ｐ+層６０３、Ｎ+バッファ層６０４、Ｐ層６０６、Ｎベース領域６０７の形成工程で導入された重金属不純物をゲッタリングすることができる。
【０１２６】
また、ゲッタリング層６０２の外側主面上にアノード電極６０１を形成していることによりアノード電極６０１とゲッタリング層６０２との接触抵抗を低減することができる。
【０１２７】
＜５−３．ＥＳＴ＞
図４２は、本発明を適用したＥＳＴ７００の構成を示す断面図である。ＥＳＴ７００は、ゲッタリング層７０２、Ｐ+層７０３（第２の半導体層）、Ｎ+バッファ層７０４（第３の半導体層）、Ｎ-層７０５（第１の半導体層）が順に積層されて構成される半導体基体１７と、半導体基体１７の上主面、すなわちＮ-層７０５の外側主面上に、ゲート絶縁膜７１１を挟んで選択的に形成されたゲート電極７１２と、半導体基体１７の上主面に選択的に形成されたカソード電極７１３（第２の主電極）と、半導体基体１７の下主面、すなわちゲッタリング層７０２の外側主面に形成されたアノード電極７０１（第１の主電極）とを備えている。
【０１２８】
Ｎ-層７０５の表面からその内部にかけては、選択的にＰ領域７０６および７０９が形成され、Ｐ領域７０６の表面からその内部にかけては、選択的にＮ+領域７０７が形成されている。また、Ｐ領域７０９に隣接してＰ+領域７１０が形成され、Ｐ領域７０９およびＰ+領域７１０の表面からその内部にかけては、両領域に渡ってＮ+領域７０８が選択的に形成されている。
【０１２９】
そして、Ｎ+領域７０８の一方の端縁部上およびＰ+領域７１０の上部には上記カソード電極７１３が形成され、Ｎ+領域７０８の他方の端縁部上から、Ｐ領域７０９、Ｎ-層７０５、Ｐ領域７０６、Ｎ+領域７０７の端縁部上にかけて上記ゲート絶縁膜７１１を挟んでゲート電極７１２が形成されている。
【０１３０】
ここで、ゲッタリング層７０２は、実施の形態１〜４において説明したダメージ層あるいはポリシリコン層で構成され、ＥＳＴ７００の製造過程、例えば、Ｐ+層７０３、Ｎ+バッファ層７０４、Ｐ領域７０６および７０９、Ｎ+領域７０７、Ｎ+領域７０８、Ｐ+領域７１０の形成工程で導入された重金属不純物をゲッタリングすることができる。
【０１３１】
また、ゲッタリング層７０２の外側主面上にアノード電極７０１を形成していることによりアノード電極７０１とゲッタリング層７０２との接触抵抗を低減することができる。
【０１３２】
なお、ゲッタリング層５０２、６０２、７０２は実施の形態１〜４において説明した、ダメージ層やポリシリコン層に該当する。
【０１３３】
【発明の効果】
本発明に係る請求項１記載の半導体装置によれば、ゲッタリング層を備えるので、例えば、第２導電型の第２の半導体層を形成する際に不可避的に含まれることになる金属不純物がゲッタリング層に偏析するので、製造過程における金属不純物の増加を防止でき、第１の半導体層におけるキャリアのライフタイムを長くして電気抵抗を低減し、オン電圧を低減することが可能となる。また、第１の主電極が、少なくともゲッタリング層上に形成されているので、ゲッタリング層を、その表面が粗くなるように形成することで、第１の主電極との接触面積が増加し、接触抵抗が低減してオン電圧を低減することができ、金属不純物のゲッタリングによるオン電圧の低減の効果と相俟って、半導体装置のオン電圧をより低くすることができる。また、ゲッタリング層がダメージ層で構成されているので、機械的ダメージを与える方法を工夫することで、結晶欠陥の大きさや個数の調整が容易にでき、また、その表面の粗さの調整も任意にできるので、第１の主電極との接触面積を増やして、電気抵抗を低減し、オン電圧の低減を図ることができる。
本発明に係る請求項２記載の半導体装置によれば、ゲッタリング層がポリシリコン層で構成されているので、ポリシリコン層の表面の凹凸により第１の主電極との接触面積を増やして、電気抵抗の低減を図ることができる。また、ポリシリコン層の厚さは比較的制御しやすいので、ポリシリコン層の厚さの違いに起因するオン電圧のばらつきを防止できる。
【０１３４】
本発明に係る請求項３記載の半導体装置によれば、半導体装置のターンオフ時に第２の主電極の側から伸長してくる空乏層が第２の半導体層に達することを防止してパンチスルー現象を防止できる。また、この構成においても、第３の半導体層を形成する際に不可避的に含まれることになる金属不純物がゲッタリング層に偏析するので、製造過程における金属不純物の増加を防止でき、第１の半導体層におけるキャリアのライフタイムを長くして、電気抵抗を低減し、オン電圧を低減することが可能となる。
【０１３７】
本発明に係る請求項４記載の半導体装置によれば、ポリシリコン層が選択的に形成されているので、ポリシリコン層が全面的に形成された場合に比べて、ポリシリコン層上に形成される酸化膜に起因する応力が緩和され、半導体基板の反りを防止することができる。
【０１３８】
本発明に係る請求項５記載の半導体装置によれば、複数のストライプの配列方向に直交する方向の半導体基板の端縁部の反りを確実に防止できる。
【０１３９】
本発明に係る請求項６記載の半導体装置によれば、半導体基板の端縁部のいずれの部分においても反りを防止できる。
【０１４０】
本発明に係る請求項７記載の半導体装置の製造方法によれば、請求項１記載の半導体装置に適した製造方法が得られる。また、ゲッタリング層の形成後に第２の半導体層を形成するので、第２の半導体層の形成に際して、不可避的に半導体基体に含まれることになる金属不純物を、熱拡散工程の際の加熱によりゲッタリング層に偏析させることができる。
【０１４１】
本発明に係る請求項８記載の半導体装置の製造方法によれば、ゲッタリング層の形成後に第３の半導体層を形成するので、第３の半導体層の形成に際して、不可避的に半導体基体に含まれることになる金属不純物を、熱拡散工程の際の加熱によりゲッタリング層に偏析させることができる。
【０１４２】
本発明に係る請求項９記載の半導体装置の製造方法によれば、ゲッタリング層を比較的容易に形成することができ、サンドブラストの研磨材の粒径を調整することで、結晶欠陥の大きさや個数の調整が容易にでき、また、その表面の粗さの調整も任意にできる。
【０１４３】
本発明に係る請求項１０記載の半導体装置の製造方法によれば、ポリシリコン層の厚さは比較的制御がしやすいので、半導体装置間でポリシリコン層の厚さがばらつくことが防止され、厚さの違いに起因するオン電圧のばらつきを防止できる。
【０１４４】
本発明に係る請求項１１記載の半導体装置の製造方法によれば、ポリシリコン層を選択的に形成することが容易にでき、ポリシリコン層が全面的に形成された場合に比べて、ポリシリコン層上に形成される酸化膜に起因する応力が緩和され、半導体基板の反りを防止することができる。
【図面の簡単な説明】
【図１】 本発明に係る実施の形態１の半導体装置の構成を示す断面図である。
【図２】 本発明に係る実施の形態１の半導体装置の製造工程を説明する断面図である。
【図３】 本発明に係る実施の形態１の半導体装置の製造工程を説明する断面図である。
【図４】 本発明に係る実施の形態１の半導体装置の製造工程を説明する断面図である。
【図５】 本発明に係る実施の形態１の半導体装置の製造工程を説明する断面図である。
【図６】 本発明に係る実施の形態１の半導体装置の製造工程を説明する断面図である。
【図７】 本発明に係る実施の形態１の半導体装置の製造工程を説明する断面図である。
【図８】 本発明に係る実施の形態１の半導体装置の製造工程を説明する断面図である。
【図９】 ＭＯＳ領域の構成の一例を示す図である。
【図１０】 ＭＯＳ領域の構成の一例を示す図である。
【図１１】 ダメージ層における電極との接触抵抗を説明する図である。
【図１２】 本発明に係る実施の形態２の半導体装置の構成を示す断面図である。
【図１３】 本発明に係る実施の形態２の半導体装置の製造工程を説明する断面図である。
【図１４】 本発明に係る実施の形態２の半導体装置の製造工程を説明する断面図である。
【図１５】 本発明に係る実施の形態２の半導体装置の製造工程を説明する断面図である。
【図１６】 本発明に係る実施の形態２の半導体装置の製造工程を説明する断面図である。
【図１７】 本発明に係る実施の形態２の半導体装置の製造工程を説明する断面図である。
【図１８】 本発明に係る実施の形態３の半導体装置の構成を示す断面図である。
【図１９】 本発明に係る実施の形態３の半導体装置の製造工程を説明する断面図である。
【図２０】 本発明に係る実施の形態３の半導体装置の製造工程を説明する断面図である。
【図２１】 本発明に係る実施の形態３の半導体装置の製造工程を説明する断面図である。
【図２２】 本発明に係る実施の形態３の半導体装置の製造工程を説明する断面図である。
【図２３】 本発明に係る実施の形態３の半導体装置の製造工程を説明する断面図である。
【図２４】 本発明に係る実施の形態３の半導体装置の製造工程を説明する断面図である。
【図２５】 本発明に係る実施の形態３の半導体装置の製造工程を説明する断面図である。
【図２６】 ポリシリコン層の厚みとオン電圧の関係を説明する図である。
【図２７】 ポリシリコン層の厚みとオン電圧の関係を説明する図である。
【図２８】 本発明に係る実施の形態３の半導体装置の変形例の構成を示す断面図である。
【図２９】 本発明に係る実施の形態３の半導体装置の変形例の製造工程を説明する断面図である。
【図３０】 ポリシリコン層の平面視形状の一例を示す図である。
【図３１】 ポリシリコン層の平面視形状の一例を示す図である。
【図３２】 本発明に係る実施の形態４の半導体装置の構成を示す断面図である。
【図３３】 本発明に係る実施の形態４の半導体装置の製造工程を説明する断面図である。
【図３４】 本発明に係る実施の形態４の半導体装置の製造工程を説明する断面図である。
【図３５】 本発明に係る実施の形態４の半導体装置の製造工程を説明する断面図である。
【図３６】 本発明に係る実施の形態４の半導体装置の製造工程を説明する断面図である。
【図３７】 本発明に係る実施の形態４の半導体装置の製造工程を説明する断面図である。
【図３８】 本発明に係る実施の形態４の半導体装置の変形例の構成を示す断面図である。
【図３９】 本発明に係る実施の形態４の半導体装置の変形例の製造工程を説明する断面図である。
【図４０】 本発明に係る実施の形態５の半導体装置の構成を示す断面図である。
【図４１】 本発明に係る実施の形態５の半導体装置の構成を示す断面図である。
【図４２】 本発明に係る実施の形態５の半導体装置の構成を示す断面図である。
【図４３】 従来の半導体装置の構成を示す断面図である。
【符号の説明】
１０２，２０２ ダメージ層、３０２，３０２Ａ，４０２，４０２Ａ ポリシリコン層、５０２，６０２，７０２ ゲッタリング層。
【発明の属する技術分野】
本発明は半導体装置およびその製造方法に関し、特に、オン電圧の低減および製造歩留まりを向上した縦型構造の半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】
主電流が基板主面に対して垂直に流れる縦型構造の半導体装置の一例として、絶縁ゲート型バイポーラトランジスタ（以下、ＩＧＢＴ：insulated gate bipolar transistorと略記）９０の構成を図４３に示す。
【０００３】
図４３に示すように、ＩＧＢＴ９０はＰ+コレクタ層２０、Ｎ+バッファ層２１、Ｎ-層２２が順に積層されて構成される半導体基体１と、半導体基体１の上主面、すなわちＮ-層２２の外側主面上に、ゲート絶縁膜２６を挟んで選択的に形成されたゲート電極２７と、半導体基体１の上主面に選択的に形成されたエミッタ電極２８と、半導体基体１の下主面、すなわちＰ+コレクタ層２０の外側主面に形成されたコレクタ電極２９とを備えている。
【０００４】
Ｎ-層２２の表面からその内部にかけては、選択的にＰベース領域２３が形成され、当該Ｐベース領域２３の表面からその内部にかけては、選択的に一対のＮ+エミッタ領域２４が間隔を開けて対向して形成されている。そして、一対のＮ+エミッタ領域２４の対向する側の端縁部と、両者の間のＰベース領域２３の上部には、上記エミッタ電極２８が形成されている。また、一対のＮ+エミッタ領域２４の他方の端縁部、当該端縁部に隣接するＰベース領域２３、当該Ｐベース領域２３に隣接するＮ-層２２の上部には、上記ゲート絶縁膜２６を挟んでゲート電極２７が形成されている。なお、装置動作時には、ゲート電極２７の下部のＮ-層２２とＮ+エミッタ領域２４で挟まれたＰベース領域２３の表面内がチャネル領域２５となる。なお、半導体基体１の上主面側に形成される、Ｐベース領域２３、Ｎ+エミッタ領域２４、ゲート絶縁膜２６、ゲート電極２７、エミッタ電極２８はＭＯＳＦＥＴを形成するので、これらが形成される部分をＭＯＳ領域１０と呼称する。
【０００５】
次に、ＩＧＢＴ９０の動作について説明する。ゲート電極２７に正の電圧を印加すると、ゲート電極２７直下のＰベース領域２３の表面がＮ型に反転してチャネル領域２５が形成され、Ｎ+エミッタ領域２４からチャネル領域２５を通してＮ-層２２に電子が注入される。それと同時にＰ+コレクタ層２０から非常に多くの正孔（少数キャリア）がＮ-層２２に注入されるためＮ-層２２は伝導度変調を起こし、Ｎ-層２２の電気抵抗が比較的低くなるという利点を有している。
【０００６】
【発明が解決しようとする課題】
上述したＩＧＢＴ９０の動作において、伝導度変調を起こした状態のＮ-層２２の電気抵抗は、以下に示す数式１で表わされる。
【０００７】
【数１】
この数式１において、ＲはＮ-層２２の電気抵抗、ＷはＮ-層２２の厚さ、Ｄはキャリアの拡散係数、τはＮ-層２２におけるキャリアのライフタイムを示す。従って、数式１から、Ｎ-層２２の電気抵抗は、Ｎ-層２２の厚さに比例し、Ｎ-層２２におけるキャリアのライフタイムに大きく依存することが判る。
【０００９】
ＩＧＢＴ９０の耐圧を高くするためには、Ｎ-層２２の厚みを厚くする必要があり、このため、電気抵抗が高くなるという問題があった。そして、この電気抵抗の上昇を最小限に抑えるためには、キャリアのライフタイムを長くする必要がある。しかしながら、キャリアのライフタイムは、半導体層内に含まれる金属不純物、特に重金属不純物の量に大きく左右される。
【００１０】
重金属不純物は、未加工の新品の半導体基板（ウエハ）にはほとんど含まれていない。しかし、半導体装置を形成するための種々の工程を経るうちに、半導体層内に重金属不純物が不可避的に混入されしまう。
【００１１】
ここで、ＩＧＢＴ９０の製造工程を例として、重金属不純物の混入について説明する。例えば、ＩＧＢＴ９０の降伏電圧を２０００Ｖ以上とするためには、Ｎ-層２２の厚みを１５０μｍ以上にする必要がある。中耐圧（例えば降伏電圧１２００Ｖ程度）以下のＩＧＢＴにおいては、Ｐ+基板にＮ+バッファ層およびＮ-層をエピタキシャル成長法で形成する方法が一般的に用いられているが、それは、Ｎ-層が薄いために可能なことであって、１５０μｍ以上の厚さを有するＮ-層２２をエピタキシャル成長法で形成することは、現在のところ技術的に非常に難しく、また価格的にも非常に高価になってしまう。
【００１２】
このため、ＩＧＢＴ９０の製造においては、半導体基板として単結晶のＮ-シリコン基板を準備し、Ｎ-シリコン基板の裏面側（コレクタ電極を形成する側）からＮ型不純物をイオン注入法により導入し、所定の拡散深さとなるように熱拡散を行い、Ｎ+バッファ層２１を形成し、次に、Ｎ-シリコン基板の裏面側からＰ型不純物をイオン注入法により導入し、所定の拡散深さとなるように熱拡散を行い、Ｐ+コレクタ層２０を形成する方法を採っている。
【００１３】
ここで、Ｎ+バッファ層２１の形成に際しては、例えば１２００℃、２０時間の熱処理を行うので、このような工程を必要としない中耐圧以下のＩＧＢＴに比べて重金属不純物の混入の機会が増えることになる。
【００１４】
キャリアのライフタイムの長い半導体装置を得るためには、重金属不純物の混入を防止する必要があり、そのためには、製造装置の改良など莫大な設備投資が必要となってしまう。
【００１５】
しかし、一般的には、このような設備投資を必要とせずに、重金属不純物の混入に起因するキャリアのライフタイムの低下を防止するために、半導体装置の製造工程において、半導体層から有害な重金属不純物を排斥するゲッタリング工程を付加する方法が採られている。
【００１６】
鉄（Ｆｅ）や銅（Ｃｕ）などの重金属不純物はシリコン中の結晶欠陥部に析出する性質、および重金属不純物の高温での拡散係数は非常に大きいという性質を有している。この性質を利用したものがゲッタリングである。ゲッタリング法としては、シリコン基板の内部で電気的特性を損なわない部分にゲッタリング核をなす結晶欠陥層を形成するイントリンシックゲッタリング法や、ウエハ裏面にサンドブラスト処理等を行うことで結晶欠陥を形成し、ゲッタリング層となる機械的ダメージ層を形成したり、結晶欠陥を多く含むポリシリコン層を形成するエクストリンシックゲッタリング法が知られている。
【００１７】
しかし、従来においては、エクストリンシックゲッタリング法を使用した場合、ゲッタリング層は最終的には除去される例が多かった。
【００１８】
例えば、特開昭５８−１３８０３５号公報には、半導体基板の裏面にゲッタリングのためにポリシリコン層を形成した構成が示されているが、裏面側に電極を形成する場合にはポリシリコン層を除去することが示唆されている。また、特開平７−３８１０２号公報にはＩＧＢＴのコレクタ層の表面にゲッタリングのためにポリシリコン層やサンドブラスト層を形成した構成が示されているが、何れも、コレクタ電極の形成前には除去されていた。
【００１９】
以上説明したように、縦型構造の高耐圧の半導体装置においては、重金属不純物の混入の機会が増えるという問題を有していた。
【００２０】
本発明は上記のような問題点を解消するためになされたもので、縦型構造の高耐圧の半導体装置において、重金属不純物の混入に起因するキャリアのライフタイムの低下を防止するとともに、従来は認識されていなかったゲッタリング層の特性に着目し、ゲッタリング層を有効に利用した半導体装置およびその製造方法を提供することを目的とする。
【００２１】
【課題を解決するための手段】
本発明に係る請求項１記載の半導体装置は、第１導電型の第１の半導体層と、前記第１の半導体層の第１の主面と界面をなすように設けられた比較的高濃度の第２導電型の第２の半導体層と、前記第２の半導体層の前記第１の半導体層との界面とは反対側の第１の主面と界面をなすように設けられ、金属不純物を偏析させるゲッタリング層と、少なくとも前記ゲッタリング層の前記第２の半導体層との界面とは反対側の第１の主面上に接するように設けられた第１の主電極と、前記第１の半導体層の前記第１の主面とは反対側の第２の主面上に設けられた第２の主電極とを備え、前記ゲッタリング層が、機械的ダメージにより生じた結晶欠陥を有するダメージ層である。
本発明に係る請求項２記載の半導体装置は、第１導電型の第１の半導体層と、前記第１の半導体層の第１の主面と界面をなすように設けられた比較的高濃度の第２導電型の第２の半導体層と、前記第２の半導体層の前記第１の半導体層との界面とは反対側の第１の主面と界面をなすように設けられ、金属不純物を偏析させるゲッタリング層と、少なくとも前記ゲッタリング層の前記第２の半導体層との界面とは反対側の第１の主面上に接するように設けられた第１の主電極と、前記第１の半導体層の前記第１の主面とは反対側の第２の主面上に設けられた第２の主電極とを備え、前記ゲッタリング層が、結晶欠陥を有するポリシリコン層である。
【００２２】
本発明に係る請求項３記載の半導体装置は、前記第１の半導体層が、その内部に、前記第２の半導体層と界面をなすように設けられた比較的高濃度の第１導電型の第３の半導体層を備えている。
【００２５】
本発明に係る請求項４記載の半導体装置は、前記ポリシリコン層が、前記第２の半導体層の前記第１の主面上に選択的に形成され、前記第１の主電極は、前記第２の半導体層にも接するように形成されている。
【００２６】
本発明に係る請求項５記載の半導体装置は、前記ゲッタリング層の平面視形状が、複数のストライプが間隔を開けて配列された形状である。
【００２７】
本発明に係る請求項６記載の半導体装置は、前記ゲッタリング層の平面視形状が、複数の島状領域が間隔を開けて配列された形状である。
【００２８】
本発明に係る請求項７記載の半導体装置の製造方法は、第１導電型の半導体基板の第１の主面上に、金属不純物を偏析させるゲッタリング層を形成する工程(ａ)と、前記半導体基板内に、前記ゲッタリング層を介して第２導電型の不純物を導入し、熱拡散により該不純物を第１の深さに比較的高濃度に拡散し、前記第２導電型の不純物が及ばない領域を第１導電型の第１の半導体層とし、前記第２導電型の不純物が拡散した領域を前記ゲッタリング層と界面をなす第２の半導体層とする工程(ｂ)と、少なくとも前記ゲッタリング層の前記第２の半導体層との界面とは反対側の第１の主面上に接するように第１の主電極を形成する工程(ｃ)と、前記半導体基板の前記第１の主面とは反対側の第２の主面上に接するように第２の主電極を形成する工程(ｄ)とを備えている。
【００２９】
本発明に係る請求項８記載の半導体装置の製造方法は、前記工程(ｂ)に先だって、前記半導体基板内に、前記ゲッタリング層を介して第１導電型の不純物を導入し、熱拡散により該不純物を前記第１の深さよりも深い第２の深さに拡散して、比較的高濃度の第１導電型の第３の半導体層を形成する工程をさらに備えている。
【００３０】
本発明に係る請求項９記載の半導体装置の製造方法は、前記工程(ａ)が、前記半導体基板の第１の主面にサンドブラスト処理を施すことで機械的ダメージを与え、結晶欠陥を発生させる工程を備えている。
【００３１】
本発明に係る請求項１０記載の半導体装置の製造方法は、前記工程(ａ)が、前記半導体基板の一方の主面上にポリシリコン層をＣＶＤ法により形成する工程を備えている。
【００３２】
本発明に係る請求項１１記載の半導体装置の製造方法は、前記ポリシリコン層を形成する工程は、前記半導体基板の第１の主面に全面に渡って前記ポリシリコン層を形成した後、写真製版によりパターニングを行って、前記ポリシリコン層を選択的に除去する工程を含んでいる。
【００３５】
【発明の実施の形態】
＜実施の形態１＞
＜１−１．装置構成＞
本発明に係る実施の形態１として、絶縁ゲート型バイポーラトランジスタ（以下、ＩＧＢＴと略記）１００の断面構成を図１に示す。
【００３６】
図１に示すように、ＩＧＢＴ１００は、ゲッタリング層となるダメージ層１０２、Ｐ+コレクタ層１０３（第２の半導体層）、Ｎ+バッファ層１０４（第３の半導体層）、Ｎ-層１０５（第１の半導体層）が順に積層されて構成される半導体基体１１と、半導体基体１１の上主面、すなわちＮ-層１０５の外側主面上に、ゲート絶縁膜２６を挟んで選択的に形成されたゲート電極２７と、半導体基体１１の上主面に選択的に形成されたエミッタ電極２８（第２の主電極）と、半導体基体１１の下主面、すなわちダメージ層１０２の外側主面に形成されたコレクタ電極１０６（第１の主電極）とを備えている。
【００３７】
なお、半導体基体はＮ型の不純物を比較的低濃度に含む単結晶のシリコン基板に不純物を導入、拡散することで形成されているので、半導体基板に基づいて形成されていると言うことができる。これは、以後に説明する実施の形態２〜５についても同様である。
【００３８】
Ｎ-層１０５の表面からその内部にかけては、選択的にＰベース領域２３が形成され、当該Ｐベース領域２３の表面からその内部にかけては、選択的に一対のＮ+エミッタ領域２４が間隔を開けて対向して形成されている。そして、一対のＮ+エミッタ領域２４の対向する側の端縁部と、両者の間のＰベース領域２３の上部には、上記エミッタ電極２８が形成されている。また、一対のＮ+エミッタ領域２４の他方の端縁部、当該端縁部に隣接するＰベース領域２３、当該Ｐベース領域２３に隣接するＮ-層１０５の上部には、上記ゲート絶縁膜２６を挟んでゲート電極２７が形成されている。なお、装置動作時には、ゲート電極２７の下部のＮ-層１０５とＮ+エミッタ領域２４で挟まれたＰベース領域２３の表面内がチャネル領域２５となる。なお、半導体基体１１の上主面側に形成される、Ｐベース領域２３、Ｎ+エミッタ領域２４、ゲート絶縁膜２６、ゲート電極２７、エミッタ電極２８はＭＯＳＦＥＴを形成するので、これらが形成される部分をＭＯＳ領域１０と呼称する。
【００３９】
＜１−２．製造方法＞
次に、図２〜図８を用いてＩＧＢＴ１００の製造方法について説明する。まず、図２に示す工程において、Ｎ型の不純物を比較的低濃度に含む単結晶のシリコン基板１０１を準備し、その下主面（後にコレクタ電極が形成される側）にサンドブラスト処理を行い、機械的に形成された結晶欠陥を有するダメージ層１０２を形成する。なお、サンドブラスト処理においては研磨材として、例えばＪＩＳ規格における１２００番程度の粒度のものを使用する。
【００４０】
次に、図３に示す工程において、シリコン基板１０１の下主面側から、イオン注入法を用いて例えばリンイオンを、１×１０14／ｃｍ2程度のドーズ量となるように導入する。
【００４１】
次に、図４に示す工程において、注入したリンイオンを熱拡散により拡散して、Ｎ+バッファ層１０４を形成する。このＮ+バッファ層１０４の拡散深さは、例えば２０μｍ程度であり、拡散条件は、１２００℃で２０時間程度と、後に説明するＰ+コレクタ層を形成するための熱処理およびＭＯＳ領域１０を形成する際に用いる熱処理の合計となる。
【００４２】
次に、図５に示す工程において、シリコン基板１０１の下主面側から、イオン注入法を用いて例えばボロンイオンを、１×１０15／ｃｍ2程度のドーズ量となるように導入する。
【００４３】
次に、図６に示す工程において、注入したボロンイオンを熱拡散により拡散してＰ+コレクタ層１０３を形成する。このＰ+コレクタ層１０３の拡散深さは、１０μｍ以下、望ましくは１〜６μｍ程度であり、拡散条件は、１１００℃で１時間程度と、ＭＯＳ領域１０を形成する際に用いる熱処理の合計となる。
【００４４】
このようにＰ+コレクタ層１０３を薄く形成することで、熱拡散に要する時間が短くなり、熱拡散に伴う重金属汚染を低減することができ、また、スイッチング時間とオン電圧とのトレードオフ関係を改善することができる。
【００４５】
次に、図７に示す工程において、シリコン基板１０１の上主面（後にエミッタ電極を構成する側）を、Ａ−Ａ線で示すように所定の厚さだけ除去し、これまでの工程で付着した酸化膜や、拡散層形成時の回り込み等により形成されたＮ層およびＰ層を除去する。なお、シリコン基板１０１の残った部分がＮ-層１０５となる。なお、ＩＧＢＴ１００の降伏電圧を２０００Ｖ程度とするには、Ｎ-層１０５の厚みは１５０μｍ程度もしくはそれ以上にする必要がある。
【００４６】
次に、図８に示す工程において、Ｎ-層１０５の上主面側にＭＯＳ領域１０を形成する。そして、ダメージ層１０２の下主面にコレクタ電極１０６を形成することで、図１に示すＩＧＢＴ１００が完成する。なお、Ｐ+コレクタ層１０３はＭＯＳ領域１０を形成する際に形成しても良い。
【００４７】
＜１−３．特徴的作用効果＞
以上説明したように、ＩＧＢＴ１００は製造工程の最初においてダメージ層１０２を形成しており、Ｎ+バッファ層１０４、Ｐ+コレクタ層１０３、Ｐベース領域２３、Ｎ+エミッタ領域２４はその後に形成されることになる。このため、これらの拡散層の形成に伴うそれぞれの熱処理において重金属不純物がゲッタリングされることになり、確実に重金属不純物のゲッタリングを行うことができる。
【００４８】
すなわち、例えば、Ｎ+バッファ層１０４の形成時には２０時間、Ｐ+コレクタ層１０３の形成時には１時間のゲッタリングが施されることになり、Ｎ+バッファ層１０４およびＰ+コレクタ層１０３の形成に際して重金属不純物が混入することがあっても、それらはダメージ層１０２に含まれる結晶欠陥に捕獲され、ＩＧＢＴ１００の動作に関わる半導体層内の重金属不純物の増加を防止でき、キャリアのライフタイムが長くなって、Ｎ-層１０５の電気抵抗が低減し、オン電圧を低減することが可能となる。
【００４９】
また、ＭＯＳ領域１０の形成に際しては、Ｐベース領域２３およびＮ+エミッタ領域２４を形成する際の熱処理（例えば、１２００℃程度、もしくはこれ以下の温度）において、重金属不純物をゲッタリングすることができる。
【００５０】
なお、図１に示したＭＯＳ領域１０においては、ＭＯＳＦＥＴの基本的な構成を開示するに止めたが、この部分は図９あるいは図１０に示すような構成であっても良い。
【００５１】
図９は、Ｐベース領域２３の表面内にラッチアップ耐性を向上するためのＰ+層３０をさらに備えたＭＯＳ領域１０Ａを示しており、Ｐ+層３０は一対のＮ+エミッタ領域２４の対向する側の端縁部を覆うように形成されている。その他の構成はＭＯＳ領域１０と同様である。このように、Ｐ+層３０を備えることで、Ｐ+層３０を形成する際の熱処理が加わるが、この場合も同時にゲッタリングされるため、特に問題になることはない。
【００５２】
図１０は、Ｐベース領域２３の表面内にラッチアップ耐性を向上するためのＰ+層３０と、Ｐベース領域２３の中央部においてＰベース領域２３と接合され、Ｐベース領域２３よりも深い位置に拡散されたＰ層２３１とをさらに備えたＭＯＳ領域１０Ｂを示している。その他の構成はＭＯＳ領域１０と同様である。このように、Ｐ+層３０およびＰ層２３１を備えることで、Ｐ+層３０を形成する際の熱処理が加わるが、この場合も同時にゲッタリングされるため、前述と同様、特に問題になることはない。
【００５３】
また、ＩＧＢＴ１００においては、重金属不純物のゲッタリング工程終了後もダメージ層１０２を除去せずに、ダメージ層１０２上にコレクタ電極１０６を形成しているが、この構成を採ることによりコレクタ電極１０６とダメージ層１０２との接触抵抗を低減することができる。
【００５４】
ここで、半導体基板の主面にダメージ層を形成し、ダメージ層上に電極を形成した場合および、半導体基板の主面に直接に電極を形成した場合における接触抵抗の差異を図１１に示す。
【００５５】
図１１において、横軸は電極のメタライズシンタの温度条件を示し、縦軸は接触抵抗の相対値を示している。なお、横軸は、例えば、シンタ温度４００℃を０とすれば、それを基準として温度の増加分を等間隔で示したものである。そして、黒丸でプロットしたデータがダメージ層上に電極を形成した場合のデータであり、白丸でプロットしたデータが半導体基板に直接に電極を形成した場合のデータである。
【００５６】
図１１から明確にわかるように、接触抵抗はダメージ層上に電極を形成した場合の方が低く、メタライズシンタの温度条件を変化させても、その傾向は変わることはない。なお、図１１にプロットしたデータを表１に示す。
【００５７】
【表１】
このように、ダメージ層上に電極を形成した場合に接触抵抗が低くなる理由としては、ダメージ層の表面はサンドブラスト処理によって凹凸部が形成されて粗くなっており、電極との接触面積が増加していることが考えられる。そして、電極との接触抵抗を低減することによっても、オン電圧を低減することができ、重金属不純物のゲッタリングによるオン電圧の低減の効果と相俟って、ＩＧＢＴのオン電圧をより低くすることができる。
【００５９】
＜実施の形態２＞
＜２−１．装置構成＞
本発明に係る実施の形態２として、絶縁ゲート型バイポーラトランジスタ（以下、ＩＧＢＴと略記）２００の断面構成を図１２に示す。
【００６０】
図１２に示すように、ＩＧＢＴ２００は、ゲッタリング層となるダメージ層２０２、Ｐ+コレクタ層２０３（第２の半導体層）、Ｎ-層２０５（第１の半導体層）が順に積層されて構成される半導体基体１２と、半導体基体１２の上主面、すなわちＮ-層２０５の外側主面上に、ゲート絶縁膜２６を挟んで選択的に形成されたゲート電極２７と、半導体基体１２の上主面に選択的に形成されたエミッタ電極２８（第２の主電極）と、半導体基体１２の下主面、すなわちダメージ層２０２の外側主面に形成されたコレクタ電極２０６（第１の主電極）とを備えている。
【００６１】
なお、図１を用いて説明したＩＧＢＴ１００と同一の構成については同一の符号を付し、重複する説明は省略する。
【００６２】
＜２−２．製造方法＞
次に、図１３〜図１８を用いてＩＧＢＴ２００の製造方法について説明する。まず、図１３に示す工程において、Ｎ型の不純物を比較的低濃度に含む単結晶のシリコン基板２０１を準備し、その下主面（後にコレクタ電極が形成される側）にサンドブラスト処理を行い、機械的に形成された結晶欠陥を有するダメージ層２０２を形成する。
【００６３】
次に、図１４に示す工程において、シリコン基板２０１の下主面側から、イオン注入法を用いて例えばボロンイオンを、１×１０13／ｃｍ2程度のドーズ量となるように導入する。
【００６４】
次に、図１５に示す工程において、注入したボロンイオンを熱拡散により拡散して、Ｐ+コレクタ層２０３を形成する。このＰ+コレクタ層２０３の拡散深さは、１０μｍ以下、望ましくは１〜６μｍ程度である。なお、ＭＯＳ領域１０を形成する前に形成する場合の熱処理条件は１１００℃で１時間程度であれば良い。
【００６５】
次に、図１６に示す工程において、シリコン基板２０１の上主面（後にエミッタ電極を構成する側）を、Ａ−Ａ線で示すように所定の厚さだけ除去し、これまでの工程で付着した酸化膜や、拡散層形成時の回り込み等により形成されたＰ層を除去する。なお、シリコン基板２０１の残った部分がＮ-層２０５となる。なお、ＩＧＢＴ２００の降伏電圧を２０００Ｖ程度とするには、Ｎ-層２０５の厚みは少なくとも２００μｍ以上にする必要がある。
【００６６】
次に、図１７に示す工程において、Ｎ-層２０５の上主面側にＭＯＳ領域１０を形成する。そして、ダメージ層２０２の下主面にコレクタ電極２０６を形成することで、図１２に示すＩＧＢＴ２００が完成する。なお、Ｐ+コレクタ層２０３はＭＯＳ領域１０を形成する際に形成しても良い。
【００６７】
＜２−３．特徴的作用効果＞
以上説明したように、ＩＧＢＴ２００は製造工程の最初においてダメージ層２０２を形成しており、Ｐ+コレクタ層２０３、Ｐベース領域２３、Ｎ+エミッタ領域２４はその後に形成されることになる。このため、これらの拡散層の形成に伴うそれぞれの熱処理において重金属不純物がゲッタリングされることになり、確実に重金属不純物のゲッタリングを行うことができる。
【００６８】
すなわち、例えば、Ｐ+コレクタ層２０３の形成時には３０分間程度のゲッタリングが施されることになり、Ｐ+コレクタ層２０３の形成に際して重金属不純物が混入することがあっても、それらはダメージ層２０２に含まれる結晶欠陥に捕獲され、ＩＧＢＴ２００の動作に関わる半導体層内の重金属不純物の増加を防止でき、Ｎ-層２０５の電気抵抗を低減して、オン電圧を低減することが可能となる。
【００６９】
なお、ＭＯＳ領域１０の形成に際して、Ｐベース領域２３およびＮ+エミッタ領域２４を形成する際の熱処理によるゲッタリングの効果、ＭＯＳ領域１０の代わりに、図９および図１０に示すＭＯＳ領域１０Ａおよび１０Ｂを形成する場合については、実施の形態１において説明しているので重複する説明は省略する。
【００７０】
また、重金属不純物のゲッタリング工程終了後もダメージ層２０２を除去せずに、ダメージ層２０２上にコレクタ電極２０６を形成することによりコレクタ電極２０６とダメージ層２０２との接触抵抗を低減して、オン電圧をさらに低減することができる効果も、実施の形態１において説明したＩＧＢＴ１００と同様であるので、重複する説明は省略する。
【００７１】
＜実施の形態３＞
＜３−１．装置構成＞
本発明に係る実施の形態３として、絶縁ゲート型バイポーラトランジスタ（以下、ＩＧＢＴと略記）３００の断面構成を図１８に示す。
【００７２】
図１８に示すように、ＩＧＢＴ３００は、ゲッタリング層となるポリシリコン層３０２、Ｐ+コレクタ層３０３（第２の半導体層）、Ｎ+バッファ層３０４（第３の半導体層）、Ｎ-層３０５（第１の半導体層）が順に積層されて構成される半導体基体１３と、半導体基体１３の上主面、すなわちＮ-層３０５の外側主面上に、ゲート絶縁膜２６を挟んで選択的に形成されたゲート電極２７と、半導体基体１３の上主面に選択的に形成されたエミッタ電極２８（第２の主電極）と、半導体基体１３の下主面、すなわちポリシリコン層３０２の外側主面に形成されたコレクタ電極３０６（第１の主電極）とを備えている。
【００７３】
なお、図１を用いて説明したＩＧＢＴ１００と同一の構成については同一の符号を付し、重複する説明は省略する。
【００７４】
＜３−２．製造方法＞
次に、図１９〜図２５を用いてＩＧＢＴ３００の製造方法について説明する。まず、図１９に示す工程において、Ｎ型の不純物を比較的低濃度に含む単結晶のシリコン基板３０１を準備し、その下主面（後にコレクタ電極が形成される側）に例えばＣＶＤ法によりポリシリコン層３０２を形成する。
【００７５】
次に、図２０に示す工程において、シリコン基板３０１の下主面側から、イオン注入法を用いて例えばリンイオンを、１×１０14／ｃｍ2程度のドーズ量となるように導入する。
【００７６】
次に、図２１に示す工程において、注入したリンイオンを熱拡散により拡散して、Ｎ+バッファ層３０４を形成する。このＮ+バッファ層３０４の拡散深さは、例えば２０μｍ程度であり、拡散条件は、１２００℃で２０時間程度と、後に説明するＰ+コレクタ層を形成するための熱処理およびＭＯＳ領域１０を形成するための熱処理の合計となる。
【００７７】
次に、図２２に示す工程において、シリコン基板３０１の下主面側から、イオン注入法を用いて例えばボロンイオンを、１×１０15／ｃｍ2程度のドーズ量となるように導入する。
【００７８】
次に、図２３に示す工程において、注入したボロンイオンを熱拡散により拡散して、Ｐ+コレクタ層３０３を形成する。このＰ+コレクタ層３０３の拡散深さは、１０μｍ以下、望ましくは１〜６μｍ程度であり、拡散条件は、１１００℃で１時間程度と、ＭＯＳ領域１０を形成するための熱処理の合計となる。
【００７９】
次に、図２４に示す工程において、シリコン基板３０１の上主面（後にエミッタ電極を構成する側）を、Ａ−Ａ線で示すように所定の厚さだけ除去し、これまでの工程で付着した酸化膜や、拡散層形成時の回り込み等により形成されたＮ層およびＰ層を除去する。なお、シリコン基板３０１の残った部分がＮ-層３０５となる。なお、ＩＧＢＴ３００の降伏電圧を２０００Ｖ程度とするには、Ｎ-層３０５の厚みは１５０μｍ程度、もしくはそれ以上にする必要がある。
【００８０】
次に、図２５に示す工程において、Ｎ-層３０５の上主面側にＭＯＳ領域１０を形成する。そして、ポリシリコン層３０２の下主面にコレクタ電極３０６を形成することで、図１８に示すＩＧＢＴ３００が完成する。なお、Ｐ+コレクタ層３０３はＭＯＳ領域１０を形成する際に形成しても良い。
【００８１】
＜３−３．特徴的作用効果＞
以上説明したように、ＩＧＢＴ３００は製造工程の最初においてポリシリコン層３０２を形成しており、Ｎ+バッファ層３０４、Ｐ+コレクタ層３０３、Ｐベース領域２３、Ｎ+エミッタ領域２４はその後に形成されることになる。このため、これらの拡散層の形成に伴うそれぞれの熱処理において重金属不純物がゲッタリングされることになり、確実に重金属不純物のゲッタリングを行うことができる。
【００８２】
すなわち、例えば、Ｎ+バッファ層３０４の形成時には２０時間、Ｐ+コレクタ層３０３の形成時には１時間のゲッタリングが施されることになり、Ｎ+バッファ層３０４およびＰ+コレクタ層３０３の形成に際して重金属不純物が混入することがあっても、それらはポリシリコン層３０２に含まれる結晶欠陥に捕獲され、ＩＧＢＴ３００の動作に関わる半導体層内の重金属不純物の増加を防止でき、Ｎ-層３０５の電気抵抗を低減して、オン電圧を低減することが可能となる。
【００８３】
なお、ＭＯＳ領域１０の形成に際して、Ｐベース領域２３およびＮ+エミッタ領域２４を形成する際の熱処理によるゲッタリングの効果、ＭＯＳ領域１０の代わりに、図９および図１０に示すＭＯＳ領域１０Ａおよび１０Ｂを形成する場合については、実施の形態１において説明しているので重複する説明は省略する。
【００８４】
また、ポリシリコン層３０２は、最初はノンドープのポリシリコン層として形成しても、Ｎ+バッファ層３０４およびＰ+コレクタ層３０３の形成に際して、ポリシリコン層中に不純物が導入されるので、改めて不純物を導入せずともポリシリコン層３０２の抵抗値は小さくできる。
【００８５】
また、ＩＧＢＴ３００においては、重金属不純物のゲッタリング工程終了後もポリシリコン層３０２を除去せずに、ポリシリコン層３０２上にコレクタ電極３０６を形成しているが、この構成を採ることによりコレクタ電極３０６とポリシリコン層３０２との接触抵抗を低減して、ＩＧＢＴ３００のオン電圧をさらに低減することができる。
【００８６】
ここで、ポリシリコン層３０２の厚みの最適値についての測定結果を図２６および図２７に示す。図２６はポリシリコン層３０２の厚みに対するＩＧＢＴ３００のオン電圧の相対値を示す図であり、横軸にポリシリコン層の厚みを示し、縦軸にオン電圧の相対値を示している。
【００８７】
また、図２７はポリシリコン層３０２の厚みに対するＩＧＢＴ３００のオン電圧の標準偏差を示す図であり、横軸にポリシリコン層の厚みを示し、縦軸にオン電圧の標準偏差を示している。
【００８８】
図２６および図２７から明確にわかるように、ポリシリコン層３０２の厚みが０．９μｍ以上になるとオン電圧は急激に低下し、１．３μｍ以上になるとオン電圧の低下の度合いは緩やかになる。従って、オン電圧低下の効果を得るためには、ポリシリコン層３０２の厚みは０．９μｍ以上あれば良いが、オン電圧のばらつきを低減するには、１．３μｍ以上にすれば良いことがわかる。なお、図２６および図２７にプロットしたデータを表２に示す。
【００８９】
【表２】
このように、所定厚さのポリシリコン層３０２上にコレクタ電極３０６を形成した場合に、ＩＧＢＴ３００のオン電圧が低下する理由の１つとしては、ポリシリコン層３０２の平均粒子径が大きく、ポリシリコン層３０２の表面が凹凸状になっているので、電極との接触面積が増加しており、電極との接触抵抗が低減してオン電圧が低減するものと考えられる。なお、ポリシリコン層３０２の厚みが０．９μｍ以下ではオン電圧のばらつきが大きく、有効なデータが得られていないが、これはポリシリコン層３０２の平均粒子径と、ポリシリコン層３０２の厚さとの関係によるものと考えられる。
【００９１】
＜３−４．変形例＞
以上説明したＩＧＢＴ３００においては、Ｐ+コレクタ層３０３の全面に渡ってポリシリコン層３０２を形成した構成を示したが、ポリシリコン層３０２は必ずしも全面的に形成する必要はない。
【００９２】
図２８にＰ+コレクタ層３０３の外側主面に、ゲッタリング層としてのポリシリコン層３０２Ａを選択的に形成したＩＧＢＴ３００Ａを示す。
【００９３】
図２８において、Ｐ+コレクタ層３０３の外側主面上にはポリシリコン層３０２Ａが形成されていない部分があり、当該部分にはコレクタ電極３０６Ａ（第１の主電極）が直接に接触する構成となっている。その他の構成は図１８を用いて説明したＩＧＢＴ３００と同様であり、同一の構成には同一の符号を付し重複する説明は省略する。
【００９４】
ＩＧＢＴ３００Ａの製造方法は、まず、図２９に示すように、シリコン基板３０１を準備し、その下主面（後にコレクタ電極が形成される側）に例えばＣＶＤ法によりポリシリコン層を全面的に形成し、写真製版技術によりパターニングしてポリシリコン層３０２Ａを選択的に形成する。これ以後の工程は、図１９〜図２５を用いて説明したＩＧＢＴ３００の製造方法と同様であり重複する説明は省略する。
【００９５】
ここで、ポリシリコン層３０２Ａの平面形状の一例を図３０に示す。図３０は、図２９を矢視Ｘ方向、すなわちポリシリコン層３０２Ａの側から見た場合のシリコン基板３０１の部分平面図である。図３０に示すように、ポリシリコン層３０２ＡはＰ+コレクタ層３０３上にストライプ状に複数に独立して形成されており、ストライプ間にはＰ+コレクタ層３０３が露出している。このような構成とすることで、複数のストライプの配列方向に直交する方向の半導体基板の端縁部の反りを確実に防止できる。
【００９６】
また、ポリシリコン層３０２Ａの平面形状の他の例を図３１に示す。図３１に示すように、ポリシリコン層３０２ＡはＰ+コレクタ層３０３上に長円形の島状に複数に独立して形成されており、島状領域間にはＰ+コレクタ層３０３が露出している。このような構成とすることで、半導体基板の端縁部のいずれの部分においても反りを防止できる。
【００９７】
このように、ポリシリコン層３０２Ａを選択的に形成することで、ポリシリコン層の存在に起因する基板の反りを低減することができる。すなわち、図３０に示すように、シリコン基板３０１の下主面にはポリシリコン層３０２Ａが形成されているが、反対側の上主面には何も形成されていない。この状態で以後の熱拡散工程が進むが、熱拡散工程を経るうちにポリシリコン層３０２Ａ上およびシリコン基板３０１の上主面上には酸化膜が形成されることになる。酸化膜の成長速度はシリコン表面上よりもポリシリコン層上の方が大きいので、ポリシリコン層３０２Ａ上に厚く形成されることになる。このとき、ポリシリコン層３０２Ａが、図１９に示すポリシリコン層３０２のように全面的に形成されていれば、酸化膜の厚さの違いから応力が生じ、シリコン基板３０１は、その端縁部が上方に反り上がる可能性があるが、上述したようにポリシリコン層３０２Ａはストライプ状あるいは島状に形成されているので、応力が緩和され、シリコン基板３０１の反りを防止することができる。
【００９８】
なお、ポリシリコン層を島状とする場合は、図３１に示すように長円形に限定されるものではなく、矩形やその他の形状であっても良いことは言うまでもない。
【００９９】
＜実施の形態４＞
＜４−１．装置構成＞
本発明に係る実施の形態４として、絶縁ゲート型バイポーラトランジスタ（以下、ＩＧＢＴと略記）４００の断面構成を図３２に示す。
【０１００】
図３２に示すように、ＩＧＢＴ４００は、ゲッタリング層となるポリシリコン層４０２、Ｐ+コレクタ層４０３（第２の半導体層）、Ｎ-層４０５（第１の半導体層）が順に積層されて構成される半導体基体１４と、半導体基体１４の上主面、すなわちＮ-層４０５の外側主面上に、ゲート絶縁膜２６を挟んで選択的に形成されたゲート電極２７と、半導体基体１４の上主面に選択的に形成されたエミッタ電極２８（第２の主電極）と、半導体基体１４の下主面、すなわちポリシリコン層４０２の外側主面に形成されたコレクタ電極４０６（第１の主電極）とを備えている。
【０１０１】
なお、図１を用いて説明したＩＧＢＴ１００と同一の構成については同一の符号を付し、重複する説明は省略する。
【０１０２】
＜４−２．製造方法＞
次に、図３３〜図３７を用いてＩＧＢＴ４００の製造方法について説明する。まず、図３３に示す工程において、Ｎ型の不純物を比較的低濃度に含む単結晶のシリコン基板４０１を準備し、その下主面（後にコレクタ電極が形成される側）に例えばＣＶＤ法によりポリシリコン層４０２を形成する。
【０１０３】
次に、図３４に示す工程において、シリコン基板４０１の下主面側から、イオン注入法を用いて例えばボロンイオンを、１×１０13／ｃｍ2程度のドーズ量となるように導入する。
【０１０４】
次に、図３５に示す工程において、注入したボロンイオンを熱拡散により拡散して、Ｐ+コレクタ層４０３を形成する。このＰ+コレクタ層４０３の拡散深さは、１０μｍ以下、望ましくは１〜６μｍ程度である。なお、ＭＯＳ領域１０を形成する前に形成する場合の熱処理条件は１１００℃で１時間程度であれば良い。
【０１０５】
次に、図３６に示す工程において、シリコン基板４０１の上主面（後にエミッタ電極を構成する側）を、Ａ−Ａ線で示すように所定の厚さだけ除去し、これまでの工程で付着した酸化膜や、拡散層形成時の回り込み等により形成されたＰ層を除去する。なお、シリコン基板４０１の残った部分がＮ-層４０５となる。なお、ＩＧＢＴ４００の降伏電圧を２０００Ｖ程度とするには、Ｎ-層４０５の厚みは少なくとも２００μｍ以上にする必要がある。
【０１０６】
次に、図３７に示す工程において、Ｎ-層４０５の上主面側にＭＯＳ領域１０を形成する。そして、ポリシリコン層４０２の下主面にコレクタ電極４０６を形成することで、図３２に示すＩＧＢＴ４００が完成する。なお、Ｐ+コレクタ層４０３はＭＯＳ領域１０を形成する際に形成しても良い。
【０１０７】
＜４−３．特徴的作用効果＞
以上説明したように、ＩＧＢＴ４００は製造工程の最初においてポリシリコン層４０２を形成しており、Ｐ+コレクタ層４０３、Ｐベース領域２３、Ｎ+エミッタ領域２４はその後に形成されることになる。このため、これらの拡散層の形成に伴うそれぞれの熱処理において重金属不純物がゲッタリングされることになり、確実に重金属不純物のゲッタリングを行うことができる。
【０１０８】
すなわち、例えば、Ｐ+コレクタ層４０３の形成時には１時間のゲッタリングが施されることになり、Ｐ+コレクタ層４０３の形成に際して重金属不純物が混入することがあっても、それらはポリシリコン層４０２に含まれる結晶欠陥に捕獲され、ＩＧＢＴ４００の動作に関わる半導体層内の重金属不純物の増加を防止でき、Ｎ-層４０５の電気抵抗を低減して、オン電圧を低減することが可能となる。
【０１０９】
なお、ＭＯＳ領域１０の形成に際して、Ｐベース領域２３およびＮ+エミッタ領域２４を形成する際の熱処理によるゲッタリングの効果、ＭＯＳ領域１０の代わりに、図９および図１０に示すＭＯＳ領域１０Ａおよび１０Ｂを形成する場合については、実施の形態１において説明しているので重複する説明は省略する。
【０１１０】
また、ＩＧＢＴ４００において、重金属不純物のゲッタリング工程終了後もポリシリコン層４０２を除去せずに、ポリシリコン層４０２上にコレクタ電極４０６を形成することにより、コレクタ電極４０６とポリシリコン層４０２との接触抵抗を低減して、ＩＧＢＴ４００のオン電圧をさらに低減することができる効果も、実施の形態３において説明したＩＧＢＴ３００と同様であるので、重複する説明は省略する。
【０１１１】
＜４−４．変形例＞
以上説明したＩＧＢＴ４００においては、Ｐ+コレクタ層４０３の全面に渡ってポリシリコン層４０２を形成した構成を示したが、ポリシリコン層４０２は必ずしも全面的に形成する必要はない。
【０１１２】
図３８にＰ+コレクタ層４０３の外側主面に、ゲッタリング層としてのポリシリコン層４０２Ａを選択的に形成したＩＧＢＴ４００Ａを示す。
【０１１３】
図３８において、Ｐ+コレクタ層４０３の外側主面上にはポリシリコン層４０２Ａが形成されていない部分があり、当該部分にはコレクタ電極４０６Ａが直接に接触する構成となっている。その他の構成は図３２を用いて説明したＩＧＢＴ４００と同様であり、同一の構成には同一の符号を付し重複する説明は省略する。
【０１１４】
ＩＧＢＴ４００Ａの製造方法は、まず、図３９に示すように、シリコン基板４０１を準備し、その下主面（後にコレクタ電極が形成される側）に例えばＣＶＤ法によりポリシリコン層を全面的に形成し、写真製版技術によりパターニングしてポリシリコン層４０２Ａを選択的に形成する。これ以後の工程は、図３３〜図３７を用いて説明したＩＧＢＴ４００の製造方法と同様であり重複する説明は省略する。
【０１１５】
また、ポリシリコン層４０２Ａの平面形状も、図３０および図３１を用いて説明したストライプ状あるいは島状と同様であるので重複する説明は省略する。
【０１１６】
そして、ポリシリコン層４０２Ａがストライプ状あるいは島状となるように選択的に形成することで、ポリシリコン層の存在に起因する基板の反りを低減できるという作用効果が得られる。
【０１１７】
＜実施の形態１〜４の変形例＞
以上説明した本発明に係る実施の形態１〜４においては、単結晶のシリコン基板を半導体基体の主材としたが、単結晶基板の代わりにエピタキシャル基板を使用しても良いことは言うまでもない。
【０１１８】
また、導電型もＮ型に限定されず、Ｐ型であっても良い。その場合は、ＩＧＢＴはＰチャネル型となる。
【０１１９】
＜実施の形態５＞
以上説明した本発明に係る実施の形態１〜４においては、ＩＧＢＴへの適用を例として説明したが、本発明の適用はＩＧＢＴに限定されるものではなく、ＧＴＯ（Gate Turn Off）サイリスタ、ＭＣＴ（Mos Control Thyristor）、ＥＳＴ（Emitter Switched Thyristor）等の縦型構造の半導体装置に適用可能である。以下、ＧＴＯサイリスタ、ＭＣＴ、ＥＳＴに本発明を適用した構成を、図４０、図４１、図４２にそれぞれ示す。
【０１２０】
＜５−１．ＧＴＯサイリスタ＞
図４０は、本発明を適用したＧＴＯサイリスタ５００の構成を示す断面図である。ＧＴＯサイリスタ５００は、ゲッタリング層５０２、Ｐ+層５０３（第２の半導体層）、Ｎ+バッファ層５０４（第３の半導体層）、Ｎ-層５０５（第１の半導体層）、Ｐ層５０６、Ｎ+層５０７が順に積層されて構成される半導体基体１５と、Ｐ層５０６に選択的に形成されたゲート電極５０８と、Ｐ層５０６上に選択的に形成されたＮ+層５０７の上主面に形成されたカソード電極５０９（第２の主電極）と、半導体基体１５の下主面、すなわちゲッタリング層５０２の外側主面に形成されたアノード電極５０１（第１の主電極）とを備えている。
【０１２１】
ここで、ゲッタリング層５０２は、実施の形態１〜４において説明したダメージ層あるいはポリシリコン層で構成され、ＧＴＯサイリスタ５００の製造過程、例えば、Ｐ+層５０３、Ｎ+バッファ層５０４、Ｐ層５０６、Ｎ+層５０７の形成工程で導入された重金属不純物をゲッタリングすることができる。
【０１２２】
また、ゲッタリング層５０２の外側主面上にアノード電極５０１を形成していることによりアノード電極５０１とゲッタリング層５０２との接触抵抗を低減することができる。
【０１２３】
＜５−２．ＭＣＴ＞
図４１は、本発明を適用したＭＣＴ６００の構成を示す断面図である。ＭＣＴ６００は、ゲッタリング層６０２、Ｐ+層６０３（第２の半導体層）、Ｎ+バッファ層６０４（第３の半導体層）、Ｎ-層６０５（第１の半導体層）、Ｐ層６０６が順に積層されて構成される半導体基体１６と、半導体基体１６の上主面、すなわちＰ層６０６の外側主面上に、ゲート絶縁膜６０９を挟んで選択的に形成されたゲート電極６１０と、半導体基体１６の上主面に選択的に形成されたカソード電極６１１（第２の主電極）と、半導体基体１６の下主面、すなわちゲッタリング層６０２の外側主面に形成されたアノード電極６０１（第１の主電極）とを備えている。
【０１２４】
Ｐ層６０６の表面からその内部にかけては、選択的にＮベース領域６０７が形成され、当該Ｎベース領域６０７の表面からその内部にかけては、選択的に一対のＰエミッタ領域６０８が間隔を開けて対向して形成されている。そして、一対のＰエミッタ領域６０８の対向する側の端縁部と、両者の間のＮベース領域６０７の上部には、上記カソード電極６１１が形成されている。また、一対のＰエミッタ領域６０８の他方の端縁部、当該端縁部に隣接するＮベース領域６０７、当該Ｎベース領域６０７に隣接するＰ層６０６の上部には、上記ゲート絶縁膜６０９を挟んでゲート電極６１０が形成されている。
【０１２５】
ここで、ゲッタリング層６０２は、実施の形態１〜４において説明したダメージ層あるいはポリシリコン層で構成され、ＭＣＴ６００の製造過程、例えば、Ｐ+層６０３、Ｎ+バッファ層６０４、Ｐ層６０６、Ｎベース領域６０７の形成工程で導入された重金属不純物をゲッタリングすることができる。
【０１２６】
また、ゲッタリング層６０２の外側主面上にアノード電極６０１を形成していることによりアノード電極６０１とゲッタリング層６０２との接触抵抗を低減することができる。
【０１２７】
＜５−３．ＥＳＴ＞
図４２は、本発明を適用したＥＳＴ７００の構成を示す断面図である。ＥＳＴ７００は、ゲッタリング層７０２、Ｐ+層７０３（第２の半導体層）、Ｎ+バッファ層７０４（第３の半導体層）、Ｎ-層７０５（第１の半導体層）が順に積層されて構成される半導体基体１７と、半導体基体１７の上主面、すなわちＮ-層７０５の外側主面上に、ゲート絶縁膜７１１を挟んで選択的に形成されたゲート電極７１２と、半導体基体１７の上主面に選択的に形成されたカソード電極７１３（第２の主電極）と、半導体基体１７の下主面、すなわちゲッタリング層７０２の外側主面に形成されたアノード電極７０１（第１の主電極）とを備えている。
【０１２８】
Ｎ-層７０５の表面からその内部にかけては、選択的にＰ領域７０６および７０９が形成され、Ｐ領域７０６の表面からその内部にかけては、選択的にＮ+領域７０７が形成されている。また、Ｐ領域７０９に隣接してＰ+領域７１０が形成され、Ｐ領域７０９およびＰ+領域７１０の表面からその内部にかけては、両領域に渡ってＮ+領域７０８が選択的に形成されている。
【０１２９】
そして、Ｎ+領域７０８の一方の端縁部上およびＰ+領域７１０の上部には上記カソード電極７１３が形成され、Ｎ+領域７０８の他方の端縁部上から、Ｐ領域７０９、Ｎ-層７０５、Ｐ領域７０６、Ｎ+領域７０７の端縁部上にかけて上記ゲート絶縁膜７１１を挟んでゲート電極７１２が形成されている。
【０１３０】
ここで、ゲッタリング層７０２は、実施の形態１〜４において説明したダメージ層あるいはポリシリコン層で構成され、ＥＳＴ７００の製造過程、例えば、Ｐ+層７０３、Ｎ+バッファ層７０４、Ｐ領域７０６および７０９、Ｎ+領域７０７、Ｎ+領域７０８、Ｐ+領域７１０の形成工程で導入された重金属不純物をゲッタリングすることができる。
【０１３１】
また、ゲッタリング層７０２の外側主面上にアノード電極７０１を形成していることによりアノード電極７０１とゲッタリング層７０２との接触抵抗を低減することができる。
【０１３２】
なお、ゲッタリング層５０２、６０２、７０２は実施の形態１〜４において説明した、ダメージ層やポリシリコン層に該当する。
【０１３３】
【発明の効果】
本発明に係る請求項１記載の半導体装置によれば、ゲッタリング層を備えるので、例えば、第２導電型の第２の半導体層を形成する際に不可避的に含まれることになる金属不純物がゲッタリング層に偏析するので、製造過程における金属不純物の増加を防止でき、第１の半導体層におけるキャリアのライフタイムを長くして電気抵抗を低減し、オン電圧を低減することが可能となる。また、第１の主電極が、少なくともゲッタリング層上に形成されているので、ゲッタリング層を、その表面が粗くなるように形成することで、第１の主電極との接触面積が増加し、接触抵抗が低減してオン電圧を低減することができ、金属不純物のゲッタリングによるオン電圧の低減の効果と相俟って、半導体装置のオン電圧をより低くすることができる。また、ゲッタリング層がダメージ層で構成されているので、機械的ダメージを与える方法を工夫することで、結晶欠陥の大きさや個数の調整が容易にでき、また、その表面の粗さの調整も任意にできるので、第１の主電極との接触面積を増やして、電気抵抗を低減し、オン電圧の低減を図ることができる。
本発明に係る請求項２記載の半導体装置によれば、ゲッタリング層がポリシリコン層で構成されているので、ポリシリコン層の表面の凹凸により第１の主電極との接触面積を増やして、電気抵抗の低減を図ることができる。また、ポリシリコン層の厚さは比較的制御しやすいので、ポリシリコン層の厚さの違いに起因するオン電圧のばらつきを防止できる。
【０１３４】
本発明に係る請求項３記載の半導体装置によれば、半導体装置のターンオフ時に第２の主電極の側から伸長してくる空乏層が第２の半導体層に達することを防止してパンチスルー現象を防止できる。また、この構成においても、第３の半導体層を形成する際に不可避的に含まれることになる金属不純物がゲッタリング層に偏析するので、製造過程における金属不純物の増加を防止でき、第１の半導体層におけるキャリアのライフタイムを長くして、電気抵抗を低減し、オン電圧を低減することが可能となる。
【０１３７】
本発明に係る請求項４記載の半導体装置によれば、ポリシリコン層が選択的に形成されているので、ポリシリコン層が全面的に形成された場合に比べて、ポリシリコン層上に形成される酸化膜に起因する応力が緩和され、半導体基板の反りを防止することができる。
【０１３８】
本発明に係る請求項５記載の半導体装置によれば、複数のストライプの配列方向に直交する方向の半導体基板の端縁部の反りを確実に防止できる。
【０１３９】
本発明に係る請求項６記載の半導体装置によれば、半導体基板の端縁部のいずれの部分においても反りを防止できる。
【０１４０】
本発明に係る請求項７記載の半導体装置の製造方法によれば、請求項１記載の半導体装置に適した製造方法が得られる。また、ゲッタリング層の形成後に第２の半導体層を形成するので、第２の半導体層の形成に際して、不可避的に半導体基体に含まれることになる金属不純物を、熱拡散工程の際の加熱によりゲッタリング層に偏析させることができる。
【０１４１】
本発明に係る請求項８記載の半導体装置の製造方法によれば、ゲッタリング層の形成後に第３の半導体層を形成するので、第３の半導体層の形成に際して、不可避的に半導体基体に含まれることになる金属不純物を、熱拡散工程の際の加熱によりゲッタリング層に偏析させることができる。
【０１４２】
本発明に係る請求項９記載の半導体装置の製造方法によれば、ゲッタリング層を比較的容易に形成することができ、サンドブラストの研磨材の粒径を調整することで、結晶欠陥の大きさや個数の調整が容易にでき、また、その表面の粗さの調整も任意にできる。
【０１４３】
本発明に係る請求項１０記載の半導体装置の製造方法によれば、ポリシリコン層の厚さは比較的制御がしやすいので、半導体装置間でポリシリコン層の厚さがばらつくことが防止され、厚さの違いに起因するオン電圧のばらつきを防止できる。
【０１４４】
本発明に係る請求項１１記載の半導体装置の製造方法によれば、ポリシリコン層を選択的に形成することが容易にでき、ポリシリコン層が全面的に形成された場合に比べて、ポリシリコン層上に形成される酸化膜に起因する応力が緩和され、半導体基板の反りを防止することができる。
【図面の簡単な説明】
【図１】 本発明に係る実施の形態１の半導体装置の構成を示す断面図である。
【図２】 本発明に係る実施の形態１の半導体装置の製造工程を説明する断面図である。
【図３】 本発明に係る実施の形態１の半導体装置の製造工程を説明する断面図である。
【図４】 本発明に係る実施の形態１の半導体装置の製造工程を説明する断面図である。
【図５】 本発明に係る実施の形態１の半導体装置の製造工程を説明する断面図である。
【図６】 本発明に係る実施の形態１の半導体装置の製造工程を説明する断面図である。
【図７】 本発明に係る実施の形態１の半導体装置の製造工程を説明する断面図である。
【図８】 本発明に係る実施の形態１の半導体装置の製造工程を説明する断面図である。
【図９】 ＭＯＳ領域の構成の一例を示す図である。
【図１０】 ＭＯＳ領域の構成の一例を示す図である。
【図１１】 ダメージ層における電極との接触抵抗を説明する図である。
【図１２】 本発明に係る実施の形態２の半導体装置の構成を示す断面図である。
【図１３】 本発明に係る実施の形態２の半導体装置の製造工程を説明する断面図である。
【図１４】 本発明に係る実施の形態２の半導体装置の製造工程を説明する断面図である。
【図１５】 本発明に係る実施の形態２の半導体装置の製造工程を説明する断面図である。
【図１６】 本発明に係る実施の形態２の半導体装置の製造工程を説明する断面図である。
【図１７】 本発明に係る実施の形態２の半導体装置の製造工程を説明する断面図である。
【図１８】 本発明に係る実施の形態３の半導体装置の構成を示す断面図である。
【図１９】 本発明に係る実施の形態３の半導体装置の製造工程を説明する断面図である。
【図２０】 本発明に係る実施の形態３の半導体装置の製造工程を説明する断面図である。
【図２１】 本発明に係る実施の形態３の半導体装置の製造工程を説明する断面図である。
【図２２】 本発明に係る実施の形態３の半導体装置の製造工程を説明する断面図である。
【図２３】 本発明に係る実施の形態３の半導体装置の製造工程を説明する断面図である。
【図２４】 本発明に係る実施の形態３の半導体装置の製造工程を説明する断面図である。
【図２５】 本発明に係る実施の形態３の半導体装置の製造工程を説明する断面図である。
【図２６】 ポリシリコン層の厚みとオン電圧の関係を説明する図である。
【図２７】 ポリシリコン層の厚みとオン電圧の関係を説明する図である。
【図２８】 本発明に係る実施の形態３の半導体装置の変形例の構成を示す断面図である。
【図２９】 本発明に係る実施の形態３の半導体装置の変形例の製造工程を説明する断面図である。
【図３０】 ポリシリコン層の平面視形状の一例を示す図である。
【図３１】 ポリシリコン層の平面視形状の一例を示す図である。
【図３２】 本発明に係る実施の形態４の半導体装置の構成を示す断面図である。
【図３３】 本発明に係る実施の形態４の半導体装置の製造工程を説明する断面図である。
【図３４】 本発明に係る実施の形態４の半導体装置の製造工程を説明する断面図である。
【図３５】 本発明に係る実施の形態４の半導体装置の製造工程を説明する断面図である。
【図３６】 本発明に係る実施の形態４の半導体装置の製造工程を説明する断面図である。
【図３７】 本発明に係る実施の形態４の半導体装置の製造工程を説明する断面図である。
【図３８】 本発明に係る実施の形態４の半導体装置の変形例の構成を示す断面図である。
【図３９】 本発明に係る実施の形態４の半導体装置の変形例の製造工程を説明する断面図である。
【図４０】 本発明に係る実施の形態５の半導体装置の構成を示す断面図である。
【図４１】 本発明に係る実施の形態５の半導体装置の構成を示す断面図である。
【図４２】 本発明に係る実施の形態５の半導体装置の構成を示す断面図である。
【図４３】 従来の半導体装置の構成を示す断面図である。
【符号の説明】
１０２，２０２ ダメージ層、３０２，３０２Ａ，４０２，４０２Ａ ポリシリコン層、５０２，６０２，７０２ ゲッタリング層。
Claims (11)
- 第１導電型の第１の半導体層と、
前記第１の半導体層の第１の主面と界面をなすように設けられた比較的高濃度の第２導電型の第２の半導体層と、
前記第２の半導体層の前記第１の半導体層との界面とは反対側の第１の主面と界面をなすように設けられ、金属不純物を偏析させるゲッタリング層と、
少なくとも前記ゲッタリング層の前記第２の半導体層との界面とは反対側の第１の主面上に接するように設けられた第１の主電極と、
前記第１の半導体層の前記第１の主面とは反対側の第２の主面上に設けられた第２の主電極とを備え、
前記ゲッタリング層は、機械的ダメージにより生じた結晶欠陥を有するダメージ層である、半導体装置。 - 第１導電型の第１の半導体層と、
前記第１の半導体層の第１の主面と界面をなすように設けられた比較的高濃度の第２導電型の第２の半導体層と、
前記第２の半導体層の前記第１の半導体層との界面とは反対側の第１の主面と界面をなすように設けられ、金属不純物を偏析させるゲッタリング層と、
少なくとも前記ゲッタリング層の前記第２の半導体層との界面とは反対側の第１の主面上に接するように設けられた第１の主電極と、
前記第１の半導体層の前記第１の主面とは反対側の第２の主面上に設けられた第２の主電極とを備え、
前記ゲッタリング層は、結晶欠陥を有するポリシリコン層である、半導体装置。 - 前記第１の半導体層は、その内部に、前記第２の半導体層と界面をなすように設けられた比較的高濃度の第１導電型の第３の半導体層を備える、請求項１または請求項２記載の半導体装置。
- 前記ポリシリコン層は、前記第２の半導体層の前記第１の主面上に選択的に形成され、
前記第１の主電極は、前記第２の半導体層にも接するように形成される、請求項２記載の半導体装置。 - 前記ゲッタリング層の平面視形状は、複数のストライプが間隔を開けて配列された形状である、請求項４記載の半導体装置。
- 前記ゲッタリング層の平面視形状は、複数の島状領域が間隔を開けて配列された形状である請求項４記載の半導体装置。
- ( ａ ) 第１導電型の半導体基板の第１の主面上に、金属不純物を偏析させるゲッタリング層を形成する工程と、
( ｂ ) 前記半導体基板内に、前記ゲッタリング層を介して第２導電型の不純物を導入し、熱拡散により該不純物を第１の深さに比較的高濃度に拡散し、前記第２導電型の不純物が及ばない領域を第１導電型の第１の半導体層とし、前記第２導電型の不純物が拡散した領域を前記ゲッタリング層と界面をなす第２の半導体層とする工程と、
( ｃ ) 少なくとも前記ゲッタリング層の前記第２の半導体層との界面とは反対側の第１の主面上に接するように第１の主電極を形成する工程と、
( ｄ ) 前記半導体基板の前記第１の主面とは反対側の第２の主面上に接するように第２の主電極を形成する工程とを備える半導体装置の製造方法。 - 前記工程 ( ｂ ) に先だって、
前記半導体基板内に、前記ゲッタリング層を介して第１導電型の不純物を導入し、熱拡散により該不純物を前記第１の深さよりも深い第２の深さに拡散し、比較的高濃度の第３の半導体層を形成する工程をさらに備える請求項７記載の半導体装置の製造方法。 - 前記工程 ( ａ ) は、
前記半導体基板の第１の主面にサンドブラスト処理を施すことで機械的ダメージを与え、結晶欠陥を発生させる工程を備える、請求項７記載の半導体装置の製造方法。 - 前記工程 ( ａ ) は、前記半導体基板の一方の主面上にポリシリコン層をＣＶＤ法により形成する工程を備える、請求項７記載の半導体装置の製造方法。
- 前記ポリシリコン層を形成する工程は、前記半導体基板の第１の主面に全面に渡って前記ポリシリコン層を形成した後、写真製版によりパターニングを行って、前記ポリシリコン層を選択的に除去する工程を含む、請求項１０記載の半導体装置の製造方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20427897A JP3929557B2 (ja) | 1997-07-30 | 1997-07-30 | 半導体装置およびその製造方法 |
| US09/003,143 US6229196B1 (en) | 1997-07-30 | 1998-01-06 | Semiconductor device and fabrication method thereof |
| KR1019980004416A KR100294544B1 (ko) | 1997-07-30 | 1998-02-13 | 반도체장치및그제조방법 |
| CH00733/98A CH693837A5 (de) | 1997-07-30 | 1998-03-27 | Halbleitervorrichtung. |
| DE19814115A DE19814115B4 (de) | 1997-07-30 | 1998-03-30 | Halbleiteranordnung und Verfahren zu deren Herstellung |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20427897A JP3929557B2 (ja) | 1997-07-30 | 1997-07-30 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1154519A JPH1154519A (ja) | 1999-02-26 |
| JP3929557B2 true JP3929557B2 (ja) | 2007-06-13 |
Family
ID=16487841
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20427897A Expired - Lifetime JP3929557B2 (ja) | 1997-07-30 | 1997-07-30 | 半導体装置およびその製造方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6229196B1 (ja) |
| JP (1) | JP3929557B2 (ja) |
| KR (1) | KR100294544B1 (ja) |
| CH (1) | CH693837A5 (ja) |
| DE (1) | DE19814115B4 (ja) |
Families Citing this family (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100485855B1 (ko) * | 2001-02-01 | 2005-04-28 | 미쓰비시덴키 가부시키가이샤 | 반도체 장치 및 그 제조 방법 |
| TWI305927B (en) | 2001-03-29 | 2009-02-01 | Toshiba Kk | Semiconductor device and method of making the same |
| JP4566470B2 (ja) * | 2001-07-17 | 2010-10-20 | 三菱電機株式会社 | 絶縁ゲート型バイポーラトランジスタ |
| US20040063302A1 (en) * | 2002-09-26 | 2004-04-01 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor substrate with defects reduced or removed and method of manufacturing the same, and semiconductor device capable of bidirectionally retaining breakdown voltage and method of manufacturing the same |
| US6838321B2 (en) * | 2002-09-26 | 2005-01-04 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor substrate with defects reduced or removed and method of manufacturing the same, and semiconductor device capable of bidirectionally retaining breakdown voltage and method of manufacturing the same |
| DE10336271B4 (de) * | 2003-08-07 | 2008-02-07 | Siltronic Ag | Siliciumscheibe und Verfahren zu deren Herstellung |
| EP1672698A1 (de) * | 2004-12-16 | 2006-06-21 | ABB Technology AG | Leistungshalbleiter |
| JP5011656B2 (ja) * | 2005-05-18 | 2012-08-29 | 富士電機株式会社 | 半導体装置の製造方法 |
| DE102005026408B3 (de) * | 2005-06-08 | 2007-02-01 | Infineon Technologies Ag | Verfahren zur Herstellung einer Stoppzone in einem Halbleiterkörper und Halbleiterbauelement mit einer Stoppzone |
| US7645659B2 (en) * | 2005-11-30 | 2010-01-12 | Fairchild Korea Semiconductor, Ltd. | Power semiconductor device using silicon substrate as field stop layer and method of manufacturing the same |
| JP4857814B2 (ja) * | 2006-02-28 | 2012-01-18 | 株式会社日立製作所 | モータ駆動装置 |
| JP4867518B2 (ja) * | 2006-08-03 | 2012-02-01 | 株式会社デンソー | 半導体装置の製造方法 |
| JP2008085016A (ja) * | 2006-09-27 | 2008-04-10 | Renesas Technology Corp | 半導体ウェーハ研削面の不純物除去方法、半導体ウェーハ研削面の不純物除去装置、半導体ウェーハの製造方法、半導体チップの製造方法および半導体装置 |
| TW201015718A (en) * | 2008-10-03 | 2010-04-16 | Sanyo Electric Co | Semiconductor device and method for manufacturing the same |
| JP5573527B2 (ja) * | 2010-09-13 | 2014-08-20 | 株式会社デンソー | 半導体装置 |
| JP5867609B2 (ja) * | 2012-08-22 | 2016-02-24 | 富士電機株式会社 | 半導体装置の製造方法 |
| KR101799258B1 (ko) * | 2012-10-02 | 2017-11-20 | 미쓰비시덴키 가부시키가이샤 | 반도체장치 및 반도체장치의 제조방법 |
| JP5700025B2 (ja) | 2012-11-27 | 2015-04-15 | トヨタ自動車株式会社 | 半導体装置とその製造方法 |
| JP7094719B2 (ja) * | 2018-02-22 | 2022-07-04 | 新電元工業株式会社 | 半導体装置の製造方法および半導体装置 |
| JP6558462B2 (ja) * | 2018-03-22 | 2019-08-14 | 三菱電機株式会社 | 半導体装置 |
| KR102354363B1 (ko) | 2021-05-06 | 2022-02-08 | (주)공윤 | 실내용 신발 덧신 |
Family Cites Families (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58138035A (ja) | 1982-02-12 | 1983-08-16 | Nec Corp | 半導体装置及びその製造方法 |
| US4608096A (en) * | 1983-04-04 | 1986-08-26 | Monsanto Company | Gettering |
| JPS6065570A (ja) * | 1983-09-20 | 1985-04-15 | Fuji Electric Co Ltd | サイリスタの製造方法 |
| JPS6446937A (en) | 1987-08-15 | 1989-02-21 | Nec Yamagata Ltd | Manufacture of semiconductor device |
| JPH03185830A (ja) * | 1989-12-15 | 1991-08-13 | Toshiba Corp | 半導体素子の製造方法 |
| JPH0414836A (ja) | 1990-05-08 | 1992-01-20 | Nec Corp | Ｓｉ基板 |
| JPH0582526A (ja) | 1991-09-19 | 1993-04-02 | Nec Corp | 半導体基板 |
| JPH05218400A (ja) * | 1992-01-31 | 1993-08-27 | Toyo Electric Mfg Co Ltd | 半導体素子 |
| JPH06349838A (ja) * | 1993-06-08 | 1994-12-22 | Toshiba Corp | 半導体装置およびその製造方法 |
| JPH077007A (ja) * | 1993-06-18 | 1995-01-10 | Rohm Co Ltd | 半導体装置用基板製造方法 |
| JPH0738102A (ja) * | 1993-07-20 | 1995-02-07 | Fuji Electric Co Ltd | 高耐圧半導体装置の製造方法 |
| US5479031A (en) * | 1993-09-10 | 1995-12-26 | Teccor Electronics, Inc. | Four layer overvoltage protection device having buried regions aligned with shorting dots to increase the accuracy of overshoot voltage value |
| JP3524141B2 (ja) * | 1994-03-25 | 2004-05-10 | 株式会社東芝 | 半導体装置及びその製造方法 |
| JP3311210B2 (ja) * | 1995-07-28 | 2002-08-05 | 株式会社東芝 | 半導体装置およびその製造方法 |
| US5883403A (en) * | 1995-10-03 | 1999-03-16 | Hitachi, Ltd. | Power semiconductor device |
-
1997
- 1997-07-30 JP JP20427897A patent/JP3929557B2/ja not_active Expired - Lifetime
-
1998
- 1998-01-06 US US09/003,143 patent/US6229196B1/en not_active Expired - Lifetime
- 1998-02-13 KR KR1019980004416A patent/KR100294544B1/ko not_active IP Right Cessation
- 1998-03-27 CH CH00733/98A patent/CH693837A5/de not_active IP Right Cessation
- 1998-03-30 DE DE19814115A patent/DE19814115B4/de not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US6229196B1 (en) | 2001-05-08 |
| CH693837A5 (de) | 2004-02-27 |
| JPH1154519A (ja) | 1999-02-26 |
| DE19814115A1 (de) | 1999-02-18 |
| KR19990013316A (ko) | 1999-02-25 |
| DE19814115B4 (de) | 2007-03-15 |
| KR100294544B1 (ko) | 2001-11-30 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20061205 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070129 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| A61 | First payment of annual fees (during grant procedure) |
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|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100316 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110316 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120316 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130316 Year of fee payment: 6 |
|
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|
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|
| R250 | Receipt of annual fees |
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