JP3211490B2 - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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-
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
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-
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-
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/861—Diodes
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Description
【０００１】
【産業上の利用分野】本発明は、高耐圧半導体装置に係
り、特に阻止特性の経時変化に対して非常に強い耐性を
有する半導体装置に関する。
り、特に阻止特性の経時変化に対して非常に強い耐性を
有する半導体装置に関する。
【０００２】
【従来の技術】ＩＧＢＴ（Insulated Gate Bipolar Tra
nsistor），ＧＴＯ（Gate Turn OffThyristor），ＳＩ
(Static Induction）サイリスタ，サイリスタ等の高耐
圧大電力半導体素子において、阻止特性の経時変化に対
する耐性の改善への要求が強い。特にＩＧＢＴは、元来
このような要求には不向きとされている浅い接合構造を
持つ素子であるが、電源電圧が数ｋＶ級の用途への適用
も期待されており、阻止特性の高信頼化は重要な課題で
ある。
nsistor），ＧＴＯ（Gate Turn OffThyristor），ＳＩ
(Static Induction）サイリスタ，サイリスタ等の高耐
圧大電力半導体素子において、阻止特性の経時変化に対
する耐性の改善への要求が強い。特にＩＧＢＴは、元来
このような要求には不向きとされている浅い接合構造を
持つ素子であるが、電源電圧が数ｋＶ級の用途への適用
も期待されており、阻止特性の高信頼化は重要な課題で
ある。
【０００３】一般に、ＩＧＢＴは高耐圧を得るため複数
個の電界制限リングと呼ばれる環状の領域が、チップ周
辺部に主接合を取り囲むように形成される。電界制限リ
ングは、阻止時にチップ周辺部の電界分布を均等化する
ことで、低い電圧での局部的な高電界の発生による降伏
をなくする働きをする。この技術により主接合が浅くと
もｋＶオーダの初期耐圧を得ることができる。しかしな
がら、実用化に際しては初期耐圧の達成に加えて、耐圧
の経時変化を許容範囲に抑える必要がある。この経時変
化は、長時間の高温強電界の付与条件下で、チップの封
入材のチップ近傍にまで可動イオンが侵入したり、封入
材が分極して素子外部に電荷が発生し、その電荷の作用
の結果素子内部の電界分布が変化することにより生じ
る。このような、不本意な電荷による悪影響を考慮した
従来技術が、Proceedings of Inte-rnational Symposiu
m on Power Semiconductor Devices & ICsのｐｐ８６−
ｐｐ９０に示されている。電界制限リングで挟まれた領
域の表面部に高濃度層を設け、この高濃度層により半導
体装置外部の電荷の変化が半導体基体内におよぼす影響
を小さくするものである。
個の電界制限リングと呼ばれる環状の領域が、チップ周
辺部に主接合を取り囲むように形成される。電界制限リ
ングは、阻止時にチップ周辺部の電界分布を均等化する
ことで、低い電圧での局部的な高電界の発生による降伏
をなくする働きをする。この技術により主接合が浅くと
もｋＶオーダの初期耐圧を得ることができる。しかしな
がら、実用化に際しては初期耐圧の達成に加えて、耐圧
の経時変化を許容範囲に抑える必要がある。この経時変
化は、長時間の高温強電界の付与条件下で、チップの封
入材のチップ近傍にまで可動イオンが侵入したり、封入
材が分極して素子外部に電荷が発生し、その電荷の作用
の結果素子内部の電界分布が変化することにより生じ
る。このような、不本意な電荷による悪影響を考慮した
従来技術が、Proceedings of Inte-rnational Symposiu
m on Power Semiconductor Devices & ICsのｐｐ８６−
ｐｐ９０に示されている。電界制限リングで挟まれた領
域の表面部に高濃度層を設け、この高濃度層により半導
体装置外部の電荷の変化が半導体基体内におよぼす影響
を小さくするものである。
【０００４】
【発明が解決しようとする課題】使用条件が厳しくなる
と、外部発生電荷は多くなる。この影響で、半導体基体
の表面部に形成される蓄積層の電子濃度が初期状態の電
子濃度を大きく超える。これにより等価的に電界制限リ
ング間の間隔は大きくなり、装置の耐圧は低下する。ま
た、蓄積層の電子濃度が大きくなるに伴い、電界制限リ
ングと隣接層間の接合部における電界集中による耐圧低
下が問題となる。更に、電界制限リングの隣接層の不純
物量を多くすれば、蓄積層による電子濃度の増加割合は
小さくできるが、電界制限リングと隣接層間の接合部に
おける電界集中による耐圧低下の影響が厳しくなり、初
期耐圧を得ることが困難になる。
と、外部発生電荷は多くなる。この影響で、半導体基体
の表面部に形成される蓄積層の電子濃度が初期状態の電
子濃度を大きく超える。これにより等価的に電界制限リ
ング間の間隔は大きくなり、装置の耐圧は低下する。ま
た、蓄積層の電子濃度が大きくなるに伴い、電界制限リ
ングと隣接層間の接合部における電界集中による耐圧低
下が問題となる。更に、電界制限リングの隣接層の不純
物量を多くすれば、蓄積層による電子濃度の増加割合は
小さくできるが、電界制限リングと隣接層間の接合部に
おける電界集中による耐圧低下の影響が厳しくなり、初
期耐圧を得ることが困難になる。
【０００５】本発明の目的は、従来技術のレベルを超え
た更なる高信頼化を達成するための電界制限リングを有
する半導体装置を与えることである。
た更なる高信頼化を達成するための電界制限リングを有
する半導体装置を与えることである。
【０００６】
【課題を解決するための手段】上記目的を達成するため
の手段は以下の通りである。
の手段は以下の通りである。
【０００７】第一の手段は、隣接する電界制限リングの
間の間隔が最も小さくなる位置が、半導体基体の主表面
部以外に存在するような構造とすることである。
間の間隔が最も小さくなる位置が、半導体基体の主表面
部以外に存在するような構造とすることである。
【０００８】第二の手段は、電界制限リングが半導体基
体の主表面に露出しない構造とすることである。
体の主表面に露出しない構造とすることである。
【０００９】第一，第二の手段の具体的な一例として
は、半導体基体の主表面部に溝を設け、その溝の底部に
電界制限リングを設け、電界制限リングが溝の開口部を
有する面、即ち主表面には露出しない構造とすることで
ある。
は、半導体基体の主表面部に溝を設け、その溝の底部に
電界制限リングを設け、電界制限リングが溝の開口部を
有する面、即ち主表面には露出しない構造とすることで
ある。
【００１０】第三の手段は、第一，第二の手段に加え、
半導体基体の主表面の周辺領域に、複数個の高濃度領域
を付加することである。この高濃度領域と電界制限リン
グは、低濃度のｎ−層で隔離しておくのが好ましい。ま
た、高濃度領域の単位面積当たりの不純物量を１０13／
cm2 以上とするのが好ましく、ｎ型，ｐ型のどちらでも
良い。
半導体基体の主表面の周辺領域に、複数個の高濃度領域
を付加することである。この高濃度領域と電界制限リン
グは、低濃度のｎ−層で隔離しておくのが好ましい。ま
た、高濃度領域の単位面積当たりの不純物量を１０13／
cm2 以上とするのが好ましく、ｎ型，ｐ型のどちらでも
良い。
【００１１】第三の手段の具体的な一例としては、第
一，第二の手段の具体的な一例の構造に加え、周辺領域
の溝の開口部を有する面、即ち主表面に複数個の高濃度
領域を付加することである。これらの高濃度領域と電界
制限リングは、低濃度のｎ−層で隔離しておくのが好ま
しい。また、高濃度領域の単位面積当たりの不純物量を
１０13／cm2 以上とするのが好ましく、ｎ型，ｐ型のど
ちらでも良い。
一，第二の手段の具体的な一例の構造に加え、周辺領域
の溝の開口部を有する面、即ち主表面に複数個の高濃度
領域を付加することである。これらの高濃度領域と電界
制限リングは、低濃度のｎ−層で隔離しておくのが好ま
しい。また、高濃度領域の単位面積当たりの不純物量を
１０13／cm2 以上とするのが好ましく、ｎ型，ｐ型のど
ちらでも良い。
【００１２】次に上記手段を実現する製法の一つは、半
導体基体に溝を形成する工程，その溝の底部に不純物を
導入し電界制限リングを形成する工程及び溝を充填する
工程を含むものである。
導体基体に溝を形成する工程，その溝の底部に不純物を
導入し電界制限リングを形成する工程及び溝を充填する
工程を含むものである。
【００１３】他の製法としては、半導体基体内部に不純
物を導入する工程，この不純物導入層上に半導体層をエ
ピタキシャル成長させ、この不純物導入層による電界制
限リングを形成する工程を含むものである。
物を導入する工程，この不純物導入層上に半導体層をエ
ピタキシャル成長させ、この不純物導入層による電界制
限リングを形成する工程を含むものである。
【００１４】更に他の製法としては、半導体基体内部に
高加速イオン注入法により不純物を導入する工程，この
不純物導入層による電界制限リングを形成する工程を含
むものである。
高加速イオン注入法により不純物を導入する工程，この
不純物導入層による電界制限リングを形成する工程を含
むものである。
【００１５】
【作用】上記の構成にすれば、隣接する電界制限リング
の間の間隔が、半導体基体の主表面部から離れた個所で
最も小さくなるような構造となっているため、半導体装
置の長期使用により半導体基体外に発生した電荷の作用
で表面部に蓄積層が形成されても、隣接する電界制限リ
ング間の間隔が最も小さい部分における電子濃度の変化
を防止することができる。このため、等価的な電界制限
リング間の間隔の増加はなくなり、耐圧の低下を防止で
きる。
の間の間隔が、半導体基体の主表面部から離れた個所で
最も小さくなるような構造となっているため、半導体装
置の長期使用により半導体基体外に発生した電荷の作用
で表面部に蓄積層が形成されても、隣接する電界制限リ
ング間の間隔が最も小さい部分における電子濃度の変化
を防止することができる。このため、等価的な電界制限
リング間の間隔の増加はなくなり、耐圧の低下を防止で
きる。
【００１６】また、電界制限リングが半導体基体の主表
面に露出しない構造とすることに加えて、主表面部に形
成される蓄積層と電界制限リングを隔離することによ
り、隔離部で電圧を分担することになり、両者の接触部
付近で起きる電界集中による耐圧低下を排除することが
可能になる。
面に露出しない構造とすることに加えて、主表面部に形
成される蓄積層と電界制限リングを隔離することによ
り、隔離部で電圧を分担することになり、両者の接触部
付近で起きる電界集中による耐圧低下を排除することが
可能になる。
【００１７】更に、半導体基体の主表面の周辺領域に複
数個の高濃度領域を付加する構造にすれば、主表面部に
蓄積層が形成されても主表面部のキャリア濃度の変化の
割合は小さくなり、等価的な電界制限リング間の間隔の
増加は更に小さくなって、耐圧の低下を防止できる。
数個の高濃度領域を付加する構造にすれば、主表面部に
蓄積層が形成されても主表面部のキャリア濃度の変化の
割合は小さくなり、等価的な電界制限リング間の間隔の
増加は更に小さくなって、耐圧の低下を防止できる。
【００１８】
【実施例】以下、本発明半導体装置を実施例として示し
た図面を用いて詳細に説明する。図１は、本発明半導体
装置の一実施例を示す平面パターン図（ａ）及び周辺領
域の断面図（ｂ）である。図において、１は一対の主表
面１１，１２を有する半導体基体で、一方の主表面１１
に隣接するｐ型層１３，ｐ型層１３及び他方の主表面１
２に隣接しそれより低不純物濃度を有するｎ型層１４，
他方の主表面１２の中央部において他方の主表面１２か
らｎ型層１４内に延びるｎ型層１４より高不純物濃度を
有するｐ型層１５，他方の主表面１２の周辺部に形成さ
れたｐ型層１５を所定間隔を有して包囲する複数個の環
状溝１２ａ，各環状溝１２ａの底部及びその近傍に隣接
してｎ型層１４内に延びる環状のｐ型層１６，ｐ型層１
５と最内周側に環状溝１２ａとの間及び環状溝１２ａ相
互間に位置し他方の主表面１２に隣接するｎ型層１４よ
り高不純物濃度を有するｎ型層１７，他方の主表面１２
の最周辺部において他方の主表面１２に隣接するｎ型層
１４より高不純物濃度を有する環状のｎ型層１８を具備
している。２はｐ型層１３にオーミックコンタクトした
第１の主電極、３はｐ型層１５にオーミックコンタクト
した第２の主電極、４は環状溝１２ａの表面に形成され
た酸化シリコン層、５は環状溝１２ａに充填されたポリ
イミド樹脂である。
た図面を用いて詳細に説明する。図１は、本発明半導体
装置の一実施例を示す平面パターン図（ａ）及び周辺領
域の断面図（ｂ）である。図において、１は一対の主表
面１１，１２を有する半導体基体で、一方の主表面１１
に隣接するｐ型層１３，ｐ型層１３及び他方の主表面１
２に隣接しそれより低不純物濃度を有するｎ型層１４，
他方の主表面１２の中央部において他方の主表面１２か
らｎ型層１４内に延びるｎ型層１４より高不純物濃度を
有するｐ型層１５，他方の主表面１２の周辺部に形成さ
れたｐ型層１５を所定間隔を有して包囲する複数個の環
状溝１２ａ，各環状溝１２ａの底部及びその近傍に隣接
してｎ型層１４内に延びる環状のｐ型層１６，ｐ型層１
５と最内周側に環状溝１２ａとの間及び環状溝１２ａ相
互間に位置し他方の主表面１２に隣接するｎ型層１４よ
り高不純物濃度を有するｎ型層１７，他方の主表面１２
の最周辺部において他方の主表面１２に隣接するｎ型層
１４より高不純物濃度を有する環状のｎ型層１８を具備
している。２はｐ型層１３にオーミックコンタクトした
第１の主電極、３はｐ型層１５にオーミックコンタクト
した第２の主電極、４は環状溝１２ａの表面に形成され
た酸化シリコン層、５は環状溝１２ａに充填されたポリ
イミド樹脂である。
【００１９】この実施例において、環状溝１２ａの底部
に形成された環状のｐ型層１６は、ｎ型層１４とｐ型層
１５との間のｐｎ接合が逆バイアスされた時に形成され
る空乏層の広がりを助長する電界制限リングとして機能
する。このｐ型層１６は環状溝１２ａの底部に形成され
ているため、電界制限リング相互間の最も接近している
部分が他方の主表面１２から離れた個所に位置してい
る。このため、高温逆バイアス試験によって半導体基体
外部に可動イオンによる正電荷が発生しても、それによ
って電界制限リング相互間の最も接近している部分のｎ
型層１４のキャリア濃度には何ら影響を与えず、耐圧の
低下は殆ど生じない。また、他方の主表面１２に隣接し
て不純物量が多いｎ型層１７が存在しているため、発生
正電荷の影響でｎ型層１７に電子が誘起されても、ｎ型
層１７の電子濃度の変化の割合が非常に小さく抑えら
れ、耐圧の低下は殆ど生じない。ｎ型層１７の単位面積
当たりの不純物量は、１０13／cm2 以上である。更に、
環状溝１２ａ内は酸化シリコン層４及びポリイミド樹脂
５で充填されているため、電界制限リングが印加電圧を
分担しても環状溝１２ａにおいて絶縁破壊を生じる心配
はない。
に形成された環状のｐ型層１６は、ｎ型層１４とｐ型層
１５との間のｐｎ接合が逆バイアスされた時に形成され
る空乏層の広がりを助長する電界制限リングとして機能
する。このｐ型層１６は環状溝１２ａの底部に形成され
ているため、電界制限リング相互間の最も接近している
部分が他方の主表面１２から離れた個所に位置してい
る。このため、高温逆バイアス試験によって半導体基体
外部に可動イオンによる正電荷が発生しても、それによ
って電界制限リング相互間の最も接近している部分のｎ
型層１４のキャリア濃度には何ら影響を与えず、耐圧の
低下は殆ど生じない。また、他方の主表面１２に隣接し
て不純物量が多いｎ型層１７が存在しているため、発生
正電荷の影響でｎ型層１７に電子が誘起されても、ｎ型
層１７の電子濃度の変化の割合が非常に小さく抑えら
れ、耐圧の低下は殆ど生じない。ｎ型層１７の単位面積
当たりの不純物量は、１０13／cm2 以上である。更に、
環状溝１２ａ内は酸化シリコン層４及びポリイミド樹脂
５で充填されているため、電界制限リングが印加電圧を
分担しても環状溝１２ａにおいて絶縁破壊を生じる心配
はない。
【００２０】図１の実施例の変形例として、ｎ型層１７
の単位面積当たりの不純物量を図１の場合より少ない１
０13／cm2 以下にしてもよい。この場合、ｎ型層１７の
キャリア濃度は多少変化が大きくなる。しかしながら、
電界制限リングの隣合う電界制限リング間が最も小さい
距離を持つ個所が他方の主表面１２から離れているた
め、この個所でのキャリア濃度は殆ど変化しない。その
ため、他方の主表面１２上に蓄積層が誘起されても、隣
合う電界制限リング間が最も小さい距離を持つ部分での
空乏層の拡がり易さは殆ど影響を受けない。即ち、等価
的電界制限リング間隔の変化は非常に小さい。従って、
図１の場合と同様に耐圧の低下は生じない。また、蓄積
層と電界効果リングとの接触部における電界集中による
耐圧低下も生じない。
の単位面積当たりの不純物量を図１の場合より少ない１
０13／cm2 以下にしてもよい。この場合、ｎ型層１７の
キャリア濃度は多少変化が大きくなる。しかしながら、
電界制限リングの隣合う電界制限リング間が最も小さい
距離を持つ個所が他方の主表面１２から離れているた
め、この個所でのキャリア濃度は殆ど変化しない。その
ため、他方の主表面１２上に蓄積層が誘起されても、隣
合う電界制限リング間が最も小さい距離を持つ部分での
空乏層の拡がり易さは殆ど影響を受けない。即ち、等価
的電界制限リング間隔の変化は非常に小さい。従って、
図１の場合と同様に耐圧の低下は生じない。また、蓄積
層と電界効果リングとの接触部における電界集中による
耐圧低下も生じない。
【００２１】図２は、本発明半導体装置の他の実施例を
示す概略断面図である。この実施例はｎ型層１７が存在
しない点で図１の実施例と相違している。図面からは確
認できないが、ｎ型層１７が存在しないことから、ｐ型
層１５と環状溝１２ａの間隔及び環状溝１２ａ相互間の
間隔等も図１の実施例の場合と異なっている。その他の
点は、図１の実施例の場合と同じである。この実施例の
場合、ｎ型層１７が無いので、発生正電荷の影響でｎ型
層１４の他方の主表面１２に隣接する個所に蓄積層が誘
起されキャリア濃度は大きく変化する。しかしながら、
電界制限リングとして機能するｐ型層１６が他方の主表
面１２から離れて形成されているので、ｎ型層１４表面
におけるキャリア濃度の変動は電界制限リングまでは及
ばず、耐圧の低下は小さくできる。
示す概略断面図である。この実施例はｎ型層１７が存在
しない点で図１の実施例と相違している。図面からは確
認できないが、ｎ型層１７が存在しないことから、ｐ型
層１５と環状溝１２ａの間隔及び環状溝１２ａ相互間の
間隔等も図１の実施例の場合と異なっている。その他の
点は、図１の実施例の場合と同じである。この実施例の
場合、ｎ型層１７が無いので、発生正電荷の影響でｎ型
層１４の他方の主表面１２に隣接する個所に蓄積層が誘
起されキャリア濃度は大きく変化する。しかしながら、
電界制限リングとして機能するｐ型層１６が他方の主表
面１２から離れて形成されているので、ｎ型層１４表面
におけるキャリア濃度の変動は電界制限リングまでは及
ばず、耐圧の低下は小さくできる。
【００２２】図３は、図１の半導体装置の変形例を示す
概略断面図である。この変形例はｎ型層１７の代わりに
ｐ型層１９を用いた点で図１の実施例と相違している。
この構成によっても図１の実施例の場合と同様に耐圧の
低下を防止できる。従来技術においては、ｎ型層１７を
ｐ型層にすることは、電圧が電界制限リング間に分担さ
れなくなるため困難であった。本発明によれば、ｐ型層
１９と電界制限リングとなるｐ型層１６とが離れた構成
にすることによって、電圧を電界制限リングで挟まれた
ｎ型層１４，ｐ型層１９と電界制限リングの間及び溝１
２ａ内の酸化シリコン層４，ポリイミド樹脂５で分担で
きるので、ｐ型層１９の適用が可能になったのである。
概略断面図である。この変形例はｎ型層１７の代わりに
ｐ型層１９を用いた点で図１の実施例と相違している。
この構成によっても図１の実施例の場合と同様に耐圧の
低下を防止できる。従来技術においては、ｎ型層１７を
ｐ型層にすることは、電圧が電界制限リング間に分担さ
れなくなるため困難であった。本発明によれば、ｐ型層
１９と電界制限リングとなるｐ型層１６とが離れた構成
にすることによって、電圧を電界制限リングで挟まれた
ｎ型層１４，ｐ型層１９と電界制限リングの間及び溝１
２ａ内の酸化シリコン層４，ポリイミド樹脂５で分担で
きるので、ｐ型層１９の適用が可能になったのである。
【００２３】図４は、本発明半導体装置の更に他の実施
例を示す概略断面図である。この実施例は図２の実施例
のｐ型層１６が他方の主表面１２まで延在してたものと
みることができる。この場合、溝１２ａの側壁が他方の
主表面１２に対して垂直であるため、ｐ型層１６も他方
の主表面１２に対して垂直方向に延びることになり、隣
合う電界制限リング間が最も小さい距離を持つ部分が他
方の主表面１２から内部に向かって広い範囲で存在する
ことになる。従って、ｎ型層１４表面におけるキャリア
濃度の変動によって他方の主表面１２近傍で等価的電界
制限リング間隔の変化が生じても、他方の主表面１２か
ら離れた個所で隣合う電界制限リング間が最も小さい距
離を持つ部分が依然として存在するため、耐圧の低下を
防止できる。
例を示す概略断面図である。この実施例は図２の実施例
のｐ型層１６が他方の主表面１２まで延在してたものと
みることができる。この場合、溝１２ａの側壁が他方の
主表面１２に対して垂直であるため、ｐ型層１６も他方
の主表面１２に対して垂直方向に延びることになり、隣
合う電界制限リング間が最も小さい距離を持つ部分が他
方の主表面１２から内部に向かって広い範囲で存在する
ことになる。従って、ｎ型層１４表面におけるキャリア
濃度の変動によって他方の主表面１２近傍で等価的電界
制限リング間隔の変化が生じても、他方の主表面１２か
ら離れた個所で隣合う電界制限リング間が最も小さい距
離を持つ部分が依然として存在するため、耐圧の低下を
防止できる。
【００２４】以上の実施例では、溝１２ａの充填にポリ
イミド樹脂が使われていたが、低不純物濃度或いはノン
ドープの多結晶シリコンを使っても良い。
イミド樹脂が使われていたが、低不純物濃度或いはノン
ドープの多結晶シリコンを使っても良い。
【００２５】図５は、図１に示す実施例の半導体装置の
製造方法を示す概略工程図である。まず、電界制限リン
グとなるｐ型層１６以外の拡散工程が終了した半導体基
体１を準備し、その他方の主表面１２に環状溝１２ａと
なる部分を除いて選択的に酸化シリコン膜６１を形成し
（ａ）、この酸化シリコン膜６１をマスクとして異方性
エッチングにより環状溝１２ａを形成する（ｂ）。環状
溝１２ａ内面に酸化シリコン膜６２を形成し（ｃ）、異
方性ドライエッチングを施して酸化シリコン膜６２の厚
さが薄く水平面である溝の底のみの酸化シリコン膜６２
が除去される（ｄ）。この酸化シリコン膜６２をマスク
として、ｐ型不純物を拡散させると、環状溝１２ａの底
部とその近傍にのみ位置し他方の主表面１２に露出しな
いｐ型層１６が形成される（ｅ）。次に、再び環状溝１
２ａの内面全面に酸化シリコン膜４を形成し（ｆ）、更
に環状溝１２ａをポリイミド樹脂５で充填し、エッチバ
ックして平坦化する（ｇ）。その後、電極，保護膜を形
成し、素子が完成する。工程（ｆ）において、環状溝１
２ａの内面全面に酸化シリコン膜４を形成したが、この
工程は、必須ではない。ポリイミド樹脂５の充填後、高
温熱処理をせぬような手順としたが、ポリイミド樹脂５
の代わりに多結晶シリコンを使えば、環状溝１２ａに充
填後に高温の拡散熱処理を施すことになる。工程（ｂ）
における、エッチングのマスク材は酸化シリコン以外の
物質、例えばアルミニウムでも良い。
製造方法を示す概略工程図である。まず、電界制限リン
グとなるｐ型層１６以外の拡散工程が終了した半導体基
体１を準備し、その他方の主表面１２に環状溝１２ａと
なる部分を除いて選択的に酸化シリコン膜６１を形成し
（ａ）、この酸化シリコン膜６１をマスクとして異方性
エッチングにより環状溝１２ａを形成する（ｂ）。環状
溝１２ａ内面に酸化シリコン膜６２を形成し（ｃ）、異
方性ドライエッチングを施して酸化シリコン膜６２の厚
さが薄く水平面である溝の底のみの酸化シリコン膜６２
が除去される（ｄ）。この酸化シリコン膜６２をマスク
として、ｐ型不純物を拡散させると、環状溝１２ａの底
部とその近傍にのみ位置し他方の主表面１２に露出しな
いｐ型層１６が形成される（ｅ）。次に、再び環状溝１
２ａの内面全面に酸化シリコン膜４を形成し（ｆ）、更
に環状溝１２ａをポリイミド樹脂５で充填し、エッチバ
ックして平坦化する（ｇ）。その後、電極，保護膜を形
成し、素子が完成する。工程（ｆ）において、環状溝１
２ａの内面全面に酸化シリコン膜４を形成したが、この
工程は、必須ではない。ポリイミド樹脂５の充填後、高
温熱処理をせぬような手順としたが、ポリイミド樹脂５
の代わりに多結晶シリコンを使えば、環状溝１２ａに充
填後に高温の拡散熱処理を施すことになる。工程（ｂ）
における、エッチングのマスク材は酸化シリコン以外の
物質、例えばアルミニウムでも良い。
【００２６】この製造方法は、他の実施例にも適用でき
る。工程（ａ）で、ｎ型層１７のない半導体基体を使用
すれば図２に示す半導体装置が得られ、ｎ型層１７の代
わりにｐ型層を形成した半導体基体を使用すれば図３に
示す半導体装置が得られる。また、工程（ａ）でｎ型層
１７のない半導体基体を使用し、工程(ｃ）及び(ｄ）を
省略すると図４に示す半導体装置が得られる。この場
合、環状溝１２ａの形成に完全な異方性エッチングは必
要ない。ある程度、環状溝１２ａの側壁が主表面１２に
対する垂直性があれば、従来例の場合よりも信頼性を向
上させる効果はある。その理由は、主表面から離れたと
ころでの電界制限リング間の距離を、従来例の場合より
小さくできるからである。しかし、環状溝１２ａの形成
に異方性エッチングを使い、図４に示したように環状溝
１２ａの側壁部を垂直にする場合が、主表面から離れた
ところでの電界制限リング間の距離を小さくすることに
より効果があり、信頼性の改善効果は大きい。また、環
状溝１２ａの開口部より底部が広いような形状であれ
ば、更に効果は大きい。
る。工程（ａ）で、ｎ型層１７のない半導体基体を使用
すれば図２に示す半導体装置が得られ、ｎ型層１７の代
わりにｐ型層を形成した半導体基体を使用すれば図３に
示す半導体装置が得られる。また、工程（ａ）でｎ型層
１７のない半導体基体を使用し、工程(ｃ）及び(ｄ）を
省略すると図４に示す半導体装置が得られる。この場
合、環状溝１２ａの形成に完全な異方性エッチングは必
要ない。ある程度、環状溝１２ａの側壁が主表面１２に
対する垂直性があれば、従来例の場合よりも信頼性を向
上させる効果はある。その理由は、主表面から離れたと
ころでの電界制限リング間の距離を、従来例の場合より
小さくできるからである。しかし、環状溝１２ａの形成
に異方性エッチングを使い、図４に示したように環状溝
１２ａの側壁部を垂直にする場合が、主表面から離れた
ところでの電界制限リング間の距離を小さくすることに
より効果があり、信頼性の改善効果は大きい。また、環
状溝１２ａの開口部より底部が広いような形状であれ
ば、更に効果は大きい。
【００２７】これまで述べた実施例では、後で述べる実
施例の場合と異なり、エピタキシャル成長を必要としな
い。そのため、工程制御面に起因するエピタキシャル成
長層の品質限界の特性への影響が無く、歩留まり良く高
い初期耐圧を得ることができる。即ち、半導体基体の不
純物濃度が低い場合も、電界制限リングで挟まれた領域
の不純物濃度を基体濃度と同じく低くできる。また、こ
の部分の欠陥密度も非常に小さくできる。
施例の場合と異なり、エピタキシャル成長を必要としな
い。そのため、工程制御面に起因するエピタキシャル成
長層の品質限界の特性への影響が無く、歩留まり良く高
い初期耐圧を得ることができる。即ち、半導体基体の不
純物濃度が低い場合も、電界制限リングで挟まれた領域
の不純物濃度を基体濃度と同じく低くできる。また、こ
の部分の欠陥密度も非常に小さくできる。
【００２８】図６は本発明半導体装置の異なる実施例を
示す概略断面図である。図１の実施例とは、環状溝１２
ａがないこと、環状溝１２ａがないことによりｐ型層１
６が埋込層となっていること及びｎ型層１７相互間にｎ
型層１４が露出していることにおいて相違している。こ
の構成においても図１の実施例と同じく本発明の特徴を
持っている。即ち、これらの電界制限リングでは、隣
合う電界制限リング間の距離が最も小さい部分が他方の
主表面１２から離れて存在すること、電界制限リング
が他方の主表面１２には露出していないこと、ｎ型層
１７が他方の主表面１２に形成されていること、ｎ型
層１７と電界制限リングが隔離されていることが図１と
同一であることによる。このｎ型層１７の単位面積当た
りの不純物量は１０13／cm2 以上ある。
示す概略断面図である。図１の実施例とは、環状溝１２
ａがないこと、環状溝１２ａがないことによりｐ型層１
６が埋込層となっていること及びｎ型層１７相互間にｎ
型層１４が露出していることにおいて相違している。こ
の構成においても図１の実施例と同じく本発明の特徴を
持っている。即ち、これらの電界制限リングでは、隣
合う電界制限リング間の距離が最も小さい部分が他方の
主表面１２から離れて存在すること、電界制限リング
が他方の主表面１２には露出していないこと、ｎ型層
１７が他方の主表面１２に形成されていること、ｎ型
層１７と電界制限リングが隔離されていることが図１と
同一であることによる。このｎ型層１７の単位面積当た
りの不純物量は１０13／cm2 以上ある。
【００２９】図７は図６の実施例の変形例を示す概略断
面図である。図６の実施例とは、ｎ型層１７の間にｐ型
層２１を付加した点で相違している。
面図である。図６の実施例とは、ｎ型層１７の間にｐ型
層２１を付加した点で相違している。
【００３０】図８は図６の実施例の別の変形例を示す概
略断面図である。図６の実施例とは、ｎ型層１７の代わ
りにｐ型層２２を用いた点で相違している。
略断面図である。図６の実施例とは、ｎ型層１７の代わ
りにｐ型層２２を用いた点で相違している。
【００３１】本発明の構造面での特徴、即ち、ｐ＋層１
８と電界制限リング８が離れていることにより、電圧
を、電界制限リング８で挟まれた領域，ｐ＋層１８と電
界制限リング８で挟まれた領域及びｐ＋層１８で挟まれ
た領域で構成される領域で分担できるため、ｐ＋層１８
の適用が可能になった。
８と電界制限リング８が離れていることにより、電圧
を、電界制限リング８で挟まれた領域，ｐ＋層１８と電
界制限リング８で挟まれた領域及びｐ＋層１８で挟まれ
た領域で構成される領域で分担できるため、ｐ＋層１８
の適用が可能になった。
【００３２】図９は図７の変形例の更なる変形例を示す
概略断面図である。図７の実施例とは、他方の主表面１
２に絶縁層２３を介して高抵抗導電層２４を設けた点で
相違している。この高抵抗導電層２４に分路電流を流し
て装置の表面の電位分布を均一化することができる。高
抵抗導電層２４としては、多結晶Ｓｉが使われている。
この場合には、本発明の特徴である構造による効果と、
高抵抗導電層２４による高信頼化という効果を達成して
いる。この変形例では、表面に溝がない構造で平坦性が
良いため、多結晶Ｓｉによる高抵抗導電層２４を形成し
易い。
概略断面図である。図７の実施例とは、他方の主表面１
２に絶縁層２３を介して高抵抗導電層２４を設けた点で
相違している。この高抵抗導電層２４に分路電流を流し
て装置の表面の電位分布を均一化することができる。高
抵抗導電層２４としては、多結晶Ｓｉが使われている。
この場合には、本発明の特徴である構造による効果と、
高抵抗導電層２４による高信頼化という効果を達成して
いる。この変形例では、表面に溝がない構造で平坦性が
良いため、多結晶Ｓｉによる高抵抗導電層２４を形成し
易い。
【００３３】図１０は図６の実施例の半導体装置の製造
方法の一部を示す概略工程図である。図６の半導体装置
は、半導体基体１のｎ型１４１層表面に選択的にｐ型不
純物１６１を導入し(ａ）、その上にｎ型層１４２をエ
ピタキシャル成長させる(ｂ）。その後、ｎ型層１４２
の表面付近にｐ型層１５及びｎ型層１７を形成して(ｃ)
形成される。
方法の一部を示す概略工程図である。図６の半導体装置
は、半導体基体１のｎ型１４１層表面に選択的にｐ型不
純物１６１を導入し(ａ）、その上にｎ型層１４２をエ
ピタキシャル成長させる(ｂ）。その後、ｎ型層１４２
の表面付近にｐ型層１５及びｎ型層１７を形成して(ｃ)
形成される。
【００３４】図１１は本発明半導体装置の別の実施例を
示す概略断面図である。図１の実施例とは、ｐ型層１５
が環状溝１２ａと同じ深さの凹部１２ｂの底部に形成さ
れていることである。ｐ型層１５と第２の主電極との間
及び環状溝１２ａの底部の酸化シリコン膜４を除去して
ｐ型層１６とポリイミド樹脂５との間にシリサイド層２
５を介在したことにおいて相違している。
示す概略断面図である。図１の実施例とは、ｐ型層１５
が環状溝１２ａと同じ深さの凹部１２ｂの底部に形成さ
れていることである。ｐ型層１５と第２の主電極との間
及び環状溝１２ａの底部の酸化シリコン膜４を除去して
ｐ型層１６とポリイミド樹脂５との間にシリサイド層２
５を介在したことにおいて相違している。
【００３５】図１２は図１１の実施例の変形例を示す概
略断面図で、図１１の装置とはｐ型層１５の深さよりｐ
型層１６のそれを浅くした点において相違している。
略断面図で、図１１の装置とはｐ型層１５の深さよりｐ
型層１６のそれを浅くした点において相違している。
【００３６】図１３は図１１の実施例の他の変形例を示
す概略断面図で、図１２の装置とはｐ型層１５とｐ型層
１６とを接近させた点において相違している。このよう
にすれば、ｐ型層１５の接合から延びる空乏層が電界制
限リングとしてのｐ型層１６に達し易いようになるた
め、ｐ型層１５の底部での電界集中が緩和され、図１２
の場合に比べて初期耐圧は高くできる。
す概略断面図で、図１２の装置とはｐ型層１５とｐ型層
１６とを接近させた点において相違している。このよう
にすれば、ｐ型層１５の接合から延びる空乏層が電界制
限リングとしてのｐ型層１６に達し易いようになるた
め、ｐ型層１５の底部での電界集中が緩和され、図１２
の場合に比べて初期耐圧は高くできる。
【００３７】図１４は図１１の実施例の更に他の変形例
を示す概略断面図で、図１２の装置とは、環状溝１２ａ
の深さと幅をｐ型層１５から遠ざかるに従って浅くかつ
狭くした点で相違している。この構成によれば、ｐ型層
１５の底部での電界集中が緩和され、図１２の場合に比
べ初期耐圧は高くできる。
を示す概略断面図で、図１２の装置とは、環状溝１２ａ
の深さと幅をｐ型層１５から遠ざかるに従って浅くかつ
狭くした点で相違している。この構成によれば、ｐ型層
１５の底部での電界集中が緩和され、図１２の場合に比
べ初期耐圧は高くできる。
【００３８】図１５は図１１の実施例の別の変形例を示
す概略断面図で、図１１の実施例とは環状溝１２ａの深
さをｐ型層１５から離れるに従って順次浅くするととも
に幅を狭くした点で相違している。この構造によると、
他の実施例ではもっとも厳しかったｐ型層１５の底部で
の電界集中は緩和され、初期耐圧は他の実施例より向上
できる。
す概略断面図で、図１１の実施例とは環状溝１２ａの深
さをｐ型層１５から離れるに従って順次浅くするととも
に幅を狭くした点で相違している。この構造によると、
他の実施例ではもっとも厳しかったｐ型層１５の底部で
の電界集中は緩和され、初期耐圧は他の実施例より向上
できる。
【００３９】図１６は図１５の実施例における環状溝１
２ａの製造方法を示す概略工程図で、異方性エッチング
においては開口部の幅によって深さが自動的に決められ
るという性質を利用した製造方法である。工程（ａ）は
環状溝１２ａを形成する前の半導体基体１の他方の主表
面１２上にマスクとしての酸化シリコン膜３０を、ｐ型
層１５が形成される個所は薄い酸化シリコン膜３０ａ、
環状溝１２ａが形成される個所は開口３０ｂ、他の個所
は厚い酸化シリコン膜３０ｃとなるように形成する工程
である。この状態で、半導体基体１の他方の主表面１２
に異方性エッチングを施すと、酸化シリコン膜３０の開
口３０ｂの部分ではその幅の相違により深さの異なる環
状溝１２ａが形成され、薄い酸化シリコン膜３０ａの部
分では開口３０ｂの部分に比較して酸化シリコン膜３０
ａのエッチングに要する時間だけ半導体基体１のエッチ
ング時間が短くなり開口部の幅の割には浅い凹部が形成
される（ｂ）。ここで、エッチングのマスク材は、酸化
シリコン以外の物質、例えばアルミニウム他でも良い。
２ａの製造方法を示す概略工程図で、異方性エッチング
においては開口部の幅によって深さが自動的に決められ
るという性質を利用した製造方法である。工程（ａ）は
環状溝１２ａを形成する前の半導体基体１の他方の主表
面１２上にマスクとしての酸化シリコン膜３０を、ｐ型
層１５が形成される個所は薄い酸化シリコン膜３０ａ、
環状溝１２ａが形成される個所は開口３０ｂ、他の個所
は厚い酸化シリコン膜３０ｃとなるように形成する工程
である。この状態で、半導体基体１の他方の主表面１２
に異方性エッチングを施すと、酸化シリコン膜３０の開
口３０ｂの部分ではその幅の相違により深さの異なる環
状溝１２ａが形成され、薄い酸化シリコン膜３０ａの部
分では開口３０ｂの部分に比較して酸化シリコン膜３０
ａのエッチングに要する時間だけ半導体基体１のエッチ
ング時間が短くなり開口部の幅の割には浅い凹部が形成
される（ｂ）。ここで、エッチングのマスク材は、酸化
シリコン以外の物質、例えばアルミニウム他でも良い。
【００４０】以上は本発明を代表的な実施例をベースに
説明したが、本発明はこれら実施例に限定されるもので
はなく、本発明の思想を逸脱しない範囲で種々の変形が
可能である。
説明したが、本発明はこれら実施例に限定されるもので
はなく、本発明の思想を逸脱しない範囲で種々の変形が
可能である。
【００４１】図１７は、本発明半導体装置を適用したＩ
ＧＢＴ及びダイオードを用いて電動機駆動用インバータ
装置を構成した一例を示したものである。六個のＩＧＢ
Ｔ，ＳＷ１１，ＳＷ１２，ＳＷ２１，ＳＷ２２，ＳＷ３
１，ＳＷ３３により、三相誘導電動機を制御する例であ
る。ＩＧＢＴは、スイッチング速度の大きい素子であ
り、これに本発明を適用することにより逆阻止電圧が高
くされたＩＧＢＴ及びダイオードは長期に渡り使用して
も耐圧の低下がないので、インバータ装置の小型，軽
量，低損失化及び低雑音化等に効果があり、インバータ
装置を用いたシステムの低コスト，高効率化が達成でき
る。
ＧＢＴ及びダイオードを用いて電動機駆動用インバータ
装置を構成した一例を示したものである。六個のＩＧＢ
Ｔ，ＳＷ１１，ＳＷ１２，ＳＷ２１，ＳＷ２２，ＳＷ３
１，ＳＷ３３により、三相誘導電動機を制御する例であ
る。ＩＧＢＴは、スイッチング速度の大きい素子であ
り、これに本発明を適用することにより逆阻止電圧が高
くされたＩＧＢＴ及びダイオードは長期に渡り使用して
も耐圧の低下がないので、インバータ装置の小型，軽
量，低損失化及び低雑音化等に効果があり、インバータ
装置を用いたシステムの低コスト，高効率化が達成でき
る。
【００４２】
【発明の効果】本発明によれば、逆阻止電圧の低下が無
く素子を使用できる期間を大幅に長くできる。或いは、
事実上逆阻止電圧の低下の問題を根絶できるとも言え
る。また、素子の非常に過酷な環境での使用，低コスト
での実装にも道を開く。このような超高信頼化が、高い
初期耐圧を容易に達成しつつ実現できる。製造方法も容
易である。
く素子を使用できる期間を大幅に長くできる。或いは、
事実上逆阻止電圧の低下の問題を根絶できるとも言え
る。また、素子の非常に過酷な環境での使用，低コスト
での実装にも道を開く。このような超高信頼化が、高い
初期耐圧を容易に達成しつつ実現できる。製造方法も容
易である。
【図１】本発明半導体装置の一実施例を示す概略平面図
及び断面図である。
及び断面図である。
【図２】本発明半導体装置の他の実施例を示す概略断面
図である。
図である。
【図３】図１の半導体装置の変形例を示す概略断面図で
ある。
ある。
【図４】本発明半導体装置の更に他の実施例を示す概略
断面図である。
断面図である。
【図５】図１の半導体装置の製造方法を示す概略工程図
である。
である。
【図６】本発明半導体装置の更に他の実施例を示す概略
断面図である。
断面図である。
【図７】図６の半導体装置の変形例を示す概略断面図で
ある。
ある。
【図８】図６の半導体装置の別の変形例を示す概略断面
図である。
図である。
【図９】図７の変形例の更に別の変形例を示す概略断面
図である。
図である。
【図１０】図６の半導体装置の製造方法を示す概略工程
図である。
図である。
【図１１】本発明半導体装置の別の実施例を示す概略断
面図である。
面図である。
【図１２】図１１の半導体装置の別の変形例を示す概略
断面図である。
断面図である。
【図１３】図１１の半導体装置の他の変形例を示す概略
断面図である。
断面図である。
【図１４】図１１の半導体装置の更に他の変形例を示す
概略断面図である。
概略断面図である。
【図１５】図１１の半導体装置の異なる変形例を示す概
略断面図である。
略断面図である。
【図１６】図１５の半導体装置の製造方法を示す概略工
程図である。
程図である。
【図１７】本発明半導体装置を使った電動機駆動用イン
バータ装置の回路図である。
バータ装置の回路図である。
１…半導体基体、１１，１２…主表面、１２ａ…環状
溝、１６…ｐ型層（電界制限リング）、１７…ｎ型層。
溝、１６…ｐ型層（電界制限リング）、１７…ｎ型層。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 八尾 勉 茨城県日立市大みか町七丁目１番１号 株式会社 日立製作所 日立研究所内 (56)参考文献 特開 平２−142186（ＪＰ，Ａ) 特開 昭62−18768（ＪＰ，Ａ) 特開 平１−272152（ＪＰ，Ａ) 特開 平２−113581（ＪＰ，Ａ) 特開 昭64−59873（ＪＰ，Ａ) 特開 平１−272153（ＪＰ，Ａ) 特開 平４−316368（ＪＰ，Ａ) 特開 昭59−110164（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/78 H01L 29/06 H01L 29/74 - 29/747
Claims (8)
- 【請求項１】半導体基体の主表面に一方導電型の第１の
半導体領域と、主表面から第１の半導体領域内に延びる
他方導電型の第２の半導体領域と、主表面及び第２の半
導体領域から離れた位置において第２の半導体領域から
順次遠ざかるように配置された第２の半導体領域を包囲
する複数個の他方導電型の第３の半導体領域と、主表面
において第２の半導体領域に設けられた電極とを具備し
ていて、 前記主表面から第３の半導体領域に達する凹部が設けら
れ、この凹部は絶縁物によって充填されていることを特
徴とする半導体装置。 - 【請求項２】請求項１において、半導体基体の主表面の
第２の半導体領域と第３の半導体領域との間及び第３の
半導体領域相互間に対応する個所に第１の半導体領域よ
り高不純物濃度を有する一方導電型または他方導電型の
複数個の第４の半導体領域を設けたことを特徴とする半
導体装置。 - 【請求項３】半導体基体の主表面に一方導電型の第１の
半導体領域と、主表面から第１の半導体領域内に延びる
他方導電型の第２の半導体領域と、第２の半導体領域か
ら順次遠ざかるように離れた位置において主表面から第
１の半導体領域内に延びる第２の半導体領域を包囲する
複数個の他方導電型の第３の半導体領域と、主表面にお
いて第２の半導体領域に設けられた電極とを具備し、第
３の半導体領域相互間の最小間隔個所が主表面から離れ
ていて、前記主表面から第３の半導体領域に達する凹部
が設けられ、この凹部は絶縁物によって充填されている
ことを特徴とする半導体装置。 - 【請求項４】請求項３において、半導体基体の主表面の
第２の半導体領域と第３の半導体領域との間及び第３の
半導体領域相互間に対応する個所に第１の半導体領域よ
り高不純物濃度を有する一方導電型または他方導電型の
複数個の第４の半導体領域を設けたことを特徴とする半
導体装置。 - 【請求項５】半導体基体の主表面に一方導電型の第１の
半導体領域と、主表面から第１の半導体領域内に延びる
他方導電型の第２の半導体領域と、主表面及び第２の半
導体領域から離れた位置において第２の半導体領域から
順次遠ざかるように、かつ遠ざかるように従って深さが
浅くなるように配置された第２の半導体領域を包囲する
複数個の他方導電型の第３の半導体領域と、主表面にお
いて第２の半導体領域に設けられた電極とを具備するこ
とを特徴とする半導体装置。 - 【請求項６】請求項５において、半導体基体の主表面か
ら第３の半導体領域に達する凹部が設けられ、この凹部
は絶縁物によって充填されていることを特徴とする半導
体装置。 - 【請求項７】請求項６において、第２の半導体領域から
遠ざかるように従って凹部の幅が小さくなるようにされ
ていることを特徴とする半導体装置。 - 【請求項８】請求項５，６または７において、半導体基
体の主表面の第２の半導体領域と第３の半導体領域との
間及び第３の半導体領域相互間に対応する個所に第１の
半導体領域より高不純物濃度を有する一方導電型または
他方導電型の複数個の第４の半導体領域を設けたことを
特徴とする半導体装置。
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|---|---|---|---|
| JP16087493A JP3211490B2 (ja) | 1993-06-30 | 1993-06-30 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16087493A JP3211490B2 (ja) | 1993-06-30 | 1993-06-30 | 半導体装置及びその製造方法 |
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|---|---|
| JPH07142713A JPH07142713A (ja) | 1995-06-02 |
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ID=15724242
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|---|---|---|---|
| JP16087493A Expired - Fee Related JP3211490B2 (ja) | 1993-06-30 | 1993-06-30 | 半導体装置及びその製造方法 |
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| JP (1) | JP3211490B2 (ja) |
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| JP2010062377A (ja) * | 2008-09-04 | 2010-03-18 | Sanyo Electric Co Ltd | 半導体装置及びその製造方法 |
| JP2011114028A (ja) * | 2009-11-24 | 2011-06-09 | Toyota Motor Corp | ＳｉＣ半導体装置とその製造方法 |
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-
1993
- 1993-06-30 JP JP16087493A patent/JP3211490B2/ja not_active Expired - Fee Related
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| JPH07142713A (ja) | 1995-06-02 |
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