JPH0534746B2 - - Google Patents

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JPH0534746B2
JPH0534746B2 JP59074205A JP7420584A JPH0534746B2 JP H0534746 B2 JPH0534746 B2 JP H0534746B2 JP 59074205 A JP59074205 A JP 59074205A JP 7420584 A JP7420584 A JP 7420584A JP H0534746 B2 JPH0534746 B2 JP H0534746B2
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Japan
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signal
selection
data
circuit
output
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Norihisa Shirota
Takao Yamazaki
Seiichiro Iwase
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Sony Corp
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    • H03—ELECTRONIC CIRCUITRY
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    • H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
    • H03K5/131—Digitally controlled
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
    • G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
    • G11B20/10—Digital recording or reproducing
    • G11B20/18—Error detection or correction; Testing, e.g. of drop-outs
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N5/00—Details of television systems
    • H04N5/76—Television signal recording
    • H04N5/91—Television signal processing therefor
    • H04N5/93—Regeneration of the television signal or of selected parts thereof
    • H04N5/95—Time-base error compensation
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
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    • H03K2005/0015—Layout of the delay element
    • H03K2005/00234—Layout of the delay element using circuits having two logic levels
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  • Multimedia (AREA)
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  • Signal Processing For Digital Recording And Reproducing (AREA)
  • Compression, Expansion, Code Conversion, And Decoders (AREA)
  • Pulse Circuits (AREA)

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、例えばデイジタルビデオ信号を記
録する時に、冗長データを付加するためのデータ
欠如区間を形成する場合、又はその逆にデータ欠
如区間を除去して、連続するデイジタルビデオ信
号を得るのに適用される時間軸変換回路に関す
る。
〔背景技術とその問題点〕
この発明は、時間軸変換をクロツクごとに遅延
量を変えられるデイジタル可変遅延回路により実
現しようとするものである。従来のデイジタル可
変遅延回路のひとつとして、入力端子と出力端子
の間に、８段、４段、２段、１段の段数を有する
シフトレジスタを縦続接続すると共に、このシフ
トレジスタ間の各接続点に、シフトレジスタを介
されたデータとこのシフトレジスタを介されない
データとの一方を選択するマルチプレクサを設
け、マルチプレクサを制御することにより、０、
１段、……15段のうちの所望の遅延量を設定でき
るものがある。この従来の可変遅延回路は、クロ
ツクごとに遅延量を変えることができず、任意の
データ欠如区間の生成又はその除去を行なう時間
軸変換回路として不向きであつた。
また、従来の可変遅延回路の他の例として、ｋ
段のシフトレジスタを例えば３個縦続接続し、こ
の縦続接続の出力と入力データと初段のシフトレ
ジスタの出力と第２番目のシフトレジスタの出力
との計４個のデータの何れかひとつをマルチプレ
クサにより選択するものがある。この可変遅延回
路は、１クロツク単位で任意の長さのデータ欠如
区間を形成することができず、汎用性が乏しい欠
点があつた。
従来の可変遅延回路の更に他の例を第１図に示
す。ｎ段のレジスタR1、R2、R3，……，Ro-1，
Rnが直列接続されたシフトレジスタ１に入力デ
ータが供給され、これらのレジスタの段間及びレ
ジスタRoの出力から夫々取り出されたｎビツト
がセレクタ２に供給される。シフトレジスタ１
は、入力データと同期したクロツクによりシフト
動作を行なうもので、セレクタ２は、ｎビツトか
ら１ビツトを選択して出力するものである。セレ
クタ２がどのビツトを選択するかがデコーダ３の
出力によつて制御される。したがつて、デコーダ
３に供給される選択信号によつて遅延量を希望す
るものにできる。
この従来の可変遅延回路は、段数ｎが大きくな
るにしたがつてセレクタ２及びデコーダ３におけ
る伝播遅延が大きくなると共に、セレクタ２の構
成が複雑となる問題点があつた。したがつて、サ
ンプリング周期が90nsecのように短いデイジタル
ビデオ信号の場合には、各クロツクごとに所望の
信号を安定な状態で得ることができなかつた。
これと共に、遅延量の設定をクロツクごとに変
えることが困難であつた。
従来では、可変遅延回路の代りに、RAM（ラ
ンダムアクセスメモリ）を用いて時間軸変換回路
を構成することが行なわれている。しかしなが
ら、デイジタルビデオ信号のような高速なデータ
の書込み及び読出しを行なうためには、RAMを
複数個例えばＫ個並列に用い、RAMへの書込み
速度及び読出し速度を１／Ｋに下げる必要があ
る。このように、RAMを並列動作させ、リード
カウンタを停止させることにより、データ欠如区
間を生成する場合、Ｋクロツク単位でしか、デー
タ欠如区間の長さを設定することができない問題
点があつた。
〔発明の目的〕
したがつて、この発明の目的は、デイジタルビ
デオ信号のような高速のデイジタル信号の場合で
も、１クロツク単位で任意の長さのデータ欠如区
間の生成又はデータ欠如区間の除去を行なうこと
ができる時間軸変換回路を提供することにある。
〔発明の概要〕
この発明は、連続したデータ時系列からなる１
ブロツクのデイジタル入力信号から１ブロツク内
にデータ欠如区間を含むデイジタル信号への変
換、又はその逆の変換を可変遅延回路により行な
うものである。
この可変遅延回路は、デイジタル入力信号が供
給され、単位遅延段が複数段直列に接続されたシ
フトレジスタと、データ欠如区間の生成又は削除
を行なうための選択信号を発生する選択信号形成
回路と、シフトレジスタから取り出された複数の
遅延時間の異なる出力信号から選択信号に応じて
一つの信号を選択する信号選択回路とを有するも
のである。
この発明は、信号選択回路をＮ個の第１の単位
選択回路と第２の単位選択回路とに分割する。第
１の単位選択回路は、シフトレジスタの複数の出
力信号のうちＭ個の出力信号が入力され、このう
ちの一つの信号を選択するものである。第２の単
位選択回路は、Ｎ個の第１の単位選択回路の出力
が供給され、このうちの一つの信号を選択するも
のである。少なくとも第２の単位選択回路の入出
力線に信号をその１クロツク周期の時間遅延する
遅延回路が挿入されることによりパイプライン処
理が施される。更に、選択信号は１クロツク周期
毎に変化し得るようになされると共に、選択信号
形成回路の出力側に遅延回路が挿入される。
〔実施例〕
以下、この発明の一実施例について図面を参照
して説明する。この一実施例は、第２図に示すよ
うに、16段のレジスタR1，R2，……R15，R16で
構成され、図示せずも、入力データのサンプリン
グクロツクと同期したシフトパルスが供給される
シフトレジスタ１１と、破線で囲んで示すセレク
タブロツク１２と、破線で囲んで示すデコーダブ
ロツク１３とからなるものである。
シフトレジスタ１１に直列の入力データが供給
され、レジスタR1〜R16の段間及びレジスタR16
の出力側から16個の出力信号が取り出される。こ
の16個の出力信号の４個ずつの出力信号がセレク
タブロツク１２のセレクタ２１，２２，２３，２
４に供給される。つまり、レジスタR1〜R5の直
列接続の段間から取り出された４個の出力信号が
セレクタ２１に供給され、レジスタR5〜R9の直
列接続の段間から取り出された４個の出力信号が
セレクタ２２に供給され、レジスタR9〜R13の直
列接続の段間から取り出された４個の出力信号が
セレクタ２３に供給され、レジスタR13〜R16の
直列接続の段間から取り出された４個の出力信号
がセレクタ２４に供給される。この一実施例は、
（Ｎ＝４）（Ｍ＝４）の構成である。データ幅は、
この一実施例では、説明の簡単のため１ビツト分
のみ図示しているが、データ幅のビツト数と等し
い数のシフトレジスタ１１及びセレクタブロツク
１２が並列に設けられている。
セレクタ２１，２２，２３，２４は、夫々４個
の入力のうち１個を選択して出力するものであ
る。これらのセレクタ２１〜２４の出力がレジス
タR21，R22，R23，R24に供給される、これらの
レジスタR21〜R24の夫々の出力がセレクタ２５
に供給される。このセレクタ２５は、４個の入力
のうちの１個を選択して出力するもので、セレク
タ２５の出力がレジスタR25に供給される。この
レジスタR25から入力に対して所定のクロツク周
期の遅延を有する出力データが取り出される。
デコーダブロツク１３には、４ビツトの選択信
号が供給され、そのうちの下位２ビツトS1、S2が
レジスタ３１を介してデコーダ３２に供給され、
４ビツトの選択信号P1〜P4に変換される。この
選択信号P1〜P4がレジスタ３３に供給される。
選択信号の上位２ビツトS3、S4がレジスタ３４を
介してデコーダ３５に供給され、４ビツトの選択
信号Q1〜Q4に変換される。このデコーダ３５の
出力がレジスタ３６を介してレジスタ３７に供給
される。レジスタ３３からの選択信号P1〜P4に
よつて、セレクタ２１，２２，２３，２４が制御
され、レジスタ３７からの選択信号Q1〜Q4によ
つて、セレクタ２５が制御される。
第３図は、デコーダ３２の一例の構成を示す。
ANDゲート４１，４２，４３，４４が設けられ、
ANDゲート４１に選択信号の２ビツトS1及びS2
が供給され、ANDゲート４２に1及びS2が供給
され、ANDゲート４３にS1及び2が供給され、
ANDゲート４４に1及び2が供給される。した
がつて、デコーダ３２の出力に取り出される選択
信号P1〜P4は、そのうちの１ビツトが１で他の
全てのビツトが０のものである。
第４図は、セレクタ２１の一例の構成を示す。
４個のANDゲート４５，４６，４７，４８の
夫々の一方の入力端子にシフトレジスタ１１のレ
ジスタR1〜R4の出力X1，X2，X3，X4が供給さ
れ、夫々の他方の入力端子にデコーダ３２で形成
された選択信号P1〜P4がレジスタ３３から供給
される。ANDゲート４５〜４８の出力がORゲー
ト４９に供給され、このORゲート４９から出力
信号Ｙが取り出される。選択信号P1〜P4により、
４個のANDゲート４５〜４８のうちの１個を通
じて、X1〜X4のうちの１個が出力信号Ｙとして
取り出される。
デコーダ３５は、図示せずも、第３図に示すも
のと同様の構成とされる。セレクタ２２，２３，
２４，２５は、図示せずも第４図に示すものと同
様の構成とされる。選択信号の下位２ビツトS1、
S2に応じて選択されたシフトレジスタ１１の出力
信号がセレクタ２１，２２，２３，２４から取り
出される。また、選択信号の上位２ビツトS3、S4
即ちデコーダ３５で形成された選択信号Q1〜Q4
に応じてセレクタ２１〜２４の出力信号のうちの
１個をセレクタ２５が選択する。したがつて、シ
フトレジスタ１１からの16個の出力信号のうちの
選択信号S1〜S4と対応する１個が出力信号として
取り出される。
選択信号S1〜S4が全ての０の時は、レジスタ
R1からセレクタ２１、レジスタR21、セレクタ２
５、レジスタR25までに至るパスを介して入力デ
ータが取り出され、したがつて、最小遅延量が３
段のレジスタとなる。選択信号S1〜S4が全て１の
時は、シフトレジスタ１１のレジスタR1〜R16、
セレクタ２４、レジスタR24、セレクタ２５、レ
ジスタR25までに至るパスを介して入力データが
取り出され、したがつて、最大遅延量が18段のレ
ジスタとなる。この３段から18段の範囲で選択信
号S1〜S4により所定の遅延量が設定される。つま
り、この一実施例は、第５図に示すように、０〜
15段の範囲で遅延量を可変される可変遅延回路５
１に３段のレジスタR31，R32，R33が接続された
構成と等価である。デイジタルビデオ信号処理等
のフイードバツクループを持たないデイジタル信
号処理では、10段程度の固定された遅延量は、特
に問題とならず、最小遅延量が３段でも不都合は
生じない。
この一実施例では、セレクタ２１〜２５の夫々
の入力側及び出力側にレジスタが設けられると共
に、デコーダ３２及び３５の夫々の入力側及び出
力側にレジスタが設けられている。デコーダ３５
の出力側に１段でなく２段のレジスタ３６，３７
が接続されるのは、レジスタR31，R22，R23，
R24で生じる遅れを補償するためである。このよ
うなパイプライン処理により、セレクタブロツク
１２とデコーダブロツク１３におけるゲート遅延
の影響を少なくでき、デイジタルビデオ信号のよ
うな高速なデータの場合でも、各クロツクごと
に、遅延量を選択することができる。
なお、シフトレジスタの段数、セレクタの入力
数及びその個数、セレクタのトリー状の配置の段
数などは、上述の一実施例以外に種々の値が可能
である。
上述の一実施例におけるデータの入出力関係に
ついて第６図を参照して説明する。第６図Ａは、
入力データの連続する時系列を示すもので、シフ
トレジスタ１１には、先に入力されたデータから
順に貯えられる。第６図Ｂに示すように、選択信
号S1〜S4が入力されると、その値（図示の場合は
ｍ）だけ過去にさかのぼつて対応した時刻が選ば
れる。この選択された時刻と対応するレジスタの
内容がDnであつたとすると、第６図Ｃに示すよ
うに、選択信号が供給された時刻の４クロツク後
の出力がDnになる。この４クロツクの遅れは、
パイプライン処理によつて生じるものである。
第７図を参照してデータ欠如区間を形成する時
の動作について説明する。第７図Ａは、連続した
12個のデータａ，ｂ，ｃ……１を１ブロツクとす
る入力データを示す。この入力データに対して第
７図Ｂに示すように、選択信号S1〜S4の値の０を
３クロツクの期間連続し、次に５クロツクの期間
を空けて選択信号の値の５を３クロツツの期間連
続し、更に次の５クロツクの期間の後の３クロツ
クの期間、選択信号の値を10とし、次の５クロツ
クの期間の後の３クロツクの期間、選択信号の値
を15とする。この第７図Ｂにおいて、選択信号S1
〜S4の値が指定されていない５クロツクの期間で
は、任意の値とされる。
このように、選択信号S1〜S4が変化させられる
と、第７図Ｃに示すように、選択信号に対して４
クロツク遅れたタイミングで、出力データが発生
する。この出力データは、12個の入力データが３
個づつのデータに分けられると共に、この３個づ
つのデータの間に５個のデータに相当する長さの
データ欠如区間を有するものとなる。第７図Ｂに
おいて、各５クロツクの期間の選択信号の値をそ
の前の各３クロツクの期間のものと一致させる
と、出力データは、abcdefghdefghijk………と変
化するものとなる。したがつて、第７図Ｃにおい
てデータが記入されていない各５クロツクの期間
の出力データは、ゼロとならない。しかし、この
期間のデータは、本来必要なものでなく、エラー
訂正符号の冗長データなどに置換されるもので、
実質的にデータ欠如区間となる。
第８図Ａは、第７図Ｃに示すのと同様のデータ
欠如区間を有するデータである。このデータが入
力データとしてシフトレジスタ１１に供給され、
選択信号S1〜S4の値が第８図Ｂに示すタイミング
で、３クロツクの期間ごとに15から５づつ０まで
減じられる。この選択信号の最初の15の値は、入
力データの最初のものから15クロツクの期間後に
発生する。
第８図Ｂに示す選択信号S1〜S4の変化より４ク
ロツクの期間後に、第８図Ｃに示すように、出力
データが発生する。この出力データの系列は、１
ブロツクの12個のデータがデータ欠如区間を含ま
ずに連続するものである。この時間軸圧縮時の入
力データ（第８図Ａ）中のデータ欠如区間は、デ
ータが存在してないタイムスロツトに限らず、任
意のデータが存在している区間でも良い。
時間軸伸長時に生じるデータ欠如区間に所定の
記号例えば全て０を挿入することもできる。つま
り、第９図Ａに示すように、１ブロツクの12個の
データの最初と最後に夫々ゼロを付加したものを
入力データとし、第９図Ｂに示すように、選択信
号S1〜S4を変化させる。この選択信号は、第７図
Ｂと同様に、３個のデータごとに５クロツクの期
間のデータ欠如区間を形成すると共に、このデー
タ欠如区間において、１ブロツクの最初又は終り
に付加されたゼロを選択するものとされる。した
がつて、出力データ中のデータ欠如区間は、第９
図Ｃに示すように全て０のものとなる。このデー
タ欠如区間に挿入する記号は、ゼロ以外の全て１
のものでも良い。
〔発明の効果〕 この発明に依れば、１クロツクごとに遅延量を
変えることができる可変遅延回路を用い、入力信
号系列の任意の場所に任意の長さのデータ欠如区
間を形成でき、又はその逆に入力信号系列から任
意の所にある任意の長さのデータ欠如区間を除去
することができる。この発明は、セレクタをトリ
ー状の配置とすると共にセレクタにパイプライン
処理を施すことにより、セレクタのゲート遅延の
影響を小さくでき、高速のデータの処理を可能に
した時間軸変換回路を実現できる。
【図面の簡単な説明】
第１図は従来の可変遅延回路のブロツク図、第
２図はこの発明の一実施例のブロツク図、第３図
はデコーダの一例のブロツク図、第４図はセレク
タの一例のブロツク図、第５図はこの発明の一実
施例の等価的な構成を示すブロツク図、第６図は
この発明の一実施例の遅延動作の説明に用いるタ
イムチヤート、第７図、第８図、第９図は夫々こ
の発明の一実施例の時間軸変換動作の説明に用い
るタイムチヤートである。 １１……シフトレジスタ、１２……セレクタブ
ロツク、１３……デコーダブロツク、２１，２
２，２３，２４，２５……セレクタ、３２，３５
……デコーダ。

Claims (1)

  1. 【特許請求の範囲】 １ 連続したデータ時系列からなる１ブロツクの
    デイジタル入力信号から上記１ブロツク内にデー
    タ欠如区間を含むデイジタル信号への変換、又は
    その逆の変換を行なう時間軸変換回路において、 上記デイジタル入力信号が供給され、単位遅延
    段が複数段直列に接続されたシフトレジスタと、
    上記データ欠如区間の生成又は削除を行なうため
    の選択信号を発生する選択信号形成回路と、上記
    シフトレジスタから取り出された複数の遅延時間
    の異なる出力信号から上記選択信号に応じて一つ
    の信号を選択する信号選択回路とを有し、上記信
    号選択回路は上記複数の出力信号のうちＭ個の出
    力信号が入力され一つの信号が選択される第１の
    単位選択回路がＮ個と、これらＮ個の第１の単位
    選択回路の出力が供給され、一つの信号が選択さ
    れる第２の単位選択回路とが設けられてなり、少
    なくとも上記第２の単位選択回路の入出力線に信
    号をその１クロツク周期の時間遅延する遅延回路
    が挿入されることによりパイプライン処理が施さ
    れ、上記選択信号は１クロツク周期毎に変化し得
    るようになされると共に、上記選択信号形成回路
    の出力側に遅延回路が挿入されてなることを特徴
    とする時間軸変換回路。
JP59074205A 1984-04-13 1984-04-13 時間軸変換回路 Granted JPS60219675A (ja)

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Application Number Priority Date Filing Date Title
JP59074205A JPS60219675A (ja) 1984-04-13 1984-04-13 時間軸変換回路
US06/721,658 US4677499A (en) 1984-04-13 1985-04-10 Digital time base corrector
EP85104421A EP0158980B1 (en) 1984-04-13 1985-04-11 Digital time base corrector
DE8585104421T DE3586291T2 (de) 1984-04-13 1985-04-11 Zeitbasiskorrektionsschaltung.

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JP59074205A JPS60219675A (ja) 1984-04-13 1984-04-13 時間軸変換回路

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JPS60219675A JPS60219675A (ja) 1985-11-02
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EP (1) EP0158980B1 (ja)
JP (1) JPS60219675A (ja)
DE (1) DE3586291T2 (ja)

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