JPS59223845A - Ｒａｍを用いたシフトレジスタ回路 - Google Patents
Ｒａｍを用いたシフトレジスタ回路Info
- Publication number
- JPS59223845A JPS59223845A JP58098025A JP9802583A JPS59223845A JP S59223845 A JPS59223845 A JP S59223845A JP 58098025 A JP58098025 A JP 58098025A JP 9802583 A JP9802583 A JP 9802583A JP S59223845 A JPS59223845 A JP S59223845A
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- JP
- Japan
- Prior art keywords
- address
- ram
- addresses
- shift register
- data
- Prior art date
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- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F5/00—Methods or arrangements for data conversion without changing the order or content of the data handled
- G06F5/06—Methods or arrangements for data conversion without changing the order or content of the data handled for changing the speed of data flow, i.e. speed regularising or timing, e.g. delay lines, FIFO buffers; over- or underrun control therefor
- G06F5/16—Multiplexed systems, i.e. using two or more similar devices which are alternately accessed for enqueue and dequeue operations, e.g. ping-pong buffers
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- Engineering & Computer Science (AREA)
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- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Pulse Circuits (AREA)
- Shift Register Type Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は必要な時間遅延させるために用いるシフトレジ
スタ回路に関する。
スタ回路に関する。
入力データを任意の時間遅延させるシフトレジスタ回路
としてディレイドタイプのフリップフロップが良く知ら
れている。第１図はこのディレイドタイプのフリップフ
ロップで構成されたシフトレジスタを示す図であり、第
２図はＮＭＯ８で構成したディレイドタイプのフリップ
フロップの詳細図である。この回路は第２図から明らか
なようにフリップフロップが１２個のトランジスタで構
成されており、素子数が多いという欠点があった。これ
を解決するためＫＲＡＭを用いて素子数を少なくしたシ
フトレジスタが実施されている。第３図はこのＲＡＭの
ｌ ｂｉｔの構成を示す図で、スタテイクタイプの場合
、６トランジスタで済み、素子数がディレイドタイプの
フリップフロップに比較し少なくなる特徴がある。しか
しながらシフトレジスタの機能は任意のｂｉｔ数遅らせ
たデータを読み出しているとき同時に新しいデータを書
き込む必要があるため、ＲＡＭの動作スピードを２倍に
し、デ−タの書込みと読み出しを交互に行なうか、また
はＲＡＭを必要数の２倍に設けて片方に書き込んでいる
とき、他方の読み出しをする方法を取る必要があるとい
う欠点があった。
としてディレイドタイプのフリップフロップが良く知ら
れている。第１図はこのディレイドタイプのフリップフ
ロップで構成されたシフトレジスタを示す図であり、第
２図はＮＭＯ８で構成したディレイドタイプのフリップ
フロップの詳細図である。この回路は第２図から明らか
なようにフリップフロップが１２個のトランジスタで構
成されており、素子数が多いという欠点があった。これ
を解決するためＫＲＡＭを用いて素子数を少なくしたシ
フトレジスタが実施されている。第３図はこのＲＡＭの
ｌ ｂｉｔの構成を示す図で、スタテイクタイプの場合
、６トランジスタで済み、素子数がディレイドタイプの
フリップフロップに比較し少なくなる特徴がある。しか
しながらシフトレジスタの機能は任意のｂｉｔ数遅らせ
たデータを読み出しているとき同時に新しいデータを書
き込む必要があるため、ＲＡＭの動作スピードを２倍に
し、デ−タの書込みと読み出しを交互に行なうか、また
はＲＡＭを必要数の２倍に設けて片方に書き込んでいる
とき、他方の読み出しをする方法を取る必要があるとい
う欠点があった。
本発明の目的はこのような従来の欠点を解決したＲＡＭ
を用いたシフトレジスタ回路を提供することにある。
を用いたシフトレジスタ回路を提供することにある。
前記目的を達成するために本発明によるＲＡＭを用いた
シフトレジスタ回路は次のアドレスは他のＲ，Ａ、 Ｍ
になるように割当てられたアドレスを持ち、かつ互に異
なるビット線に接続された同一ワード長の複数個のｌ（
ＡＭと、１回に前記Ｒ，ＡＭの連続した２つのアドレス
を出力し、順次、−アドレス分ずつ更新していくアドレ
スデコーダと、前記連続した２つのアドレスのうち、先
のアドレスのＲＡＭを選択し、そのアドレスより格納デ
ータを読み出す出力データセレクタと、前記連続し７’
Ｃ２つのアドレスのうち、後のアドレスのＲＡＭを選択
し、そのアドレスに入力データを書込む入力データ分配
器とから構成しである。
シフトレジスタ回路は次のアドレスは他のＲ，Ａ、 Ｍ
になるように割当てられたアドレスを持ち、かつ互に異
なるビット線に接続された同一ワード長の複数個のｌ（
ＡＭと、１回に前記Ｒ，ＡＭの連続した２つのアドレス
を出力し、順次、−アドレス分ずつ更新していくアドレ
スデコーダと、前記連続した２つのアドレスのうち、先
のアドレスのＲＡＭを選択し、そのアドレスより格納デ
ータを読み出す出力データセレクタと、前記連続し７’
Ｃ２つのアドレスのうち、後のアドレスのＲＡＭを選択
し、そのアドレスに入力データを書込む入力データ分配
器とから構成しである。
前記構成によれば本発明の目的は完全に達成できる。
以下、図面を参照して本発明をさらに詳しくある。図に
おいて、１１．１２は各１ビツト８ワードのＲＡＭであ
る。１５は端子２３に印加されるクロック信号により信
号を発生するアドレスデコーダである。このアドレスデ
コーダ１５は常に連続した２つのアドレス信号を発生す
る。したがってアドレスデコーダ１５は１１１ 、１２
１−４１２１．１１２→１１２ 、１２２のようにアド
レスを選択していく。ＲＡＭ１１．１２と入力データ分
配器１３との間および出力データセレクタ１４との間は
それぞれビット線３１．３２，３３．３４によって接続
されている。入力データ分配器１３と出力データセレク
タ１４はアドレスデコーダ１５と同様クロック信号によ
シ動作し、交互にＲＡＭＩＩと１２に接続される。した
がってアドレスデコーダ１５が１１１と１２１のアドレ
スのビットを選択したときは入力データ分配器１３はＲ
，Ａ Ｍ １ ］に接続され、１１１のアドレスのビッ
トに入力データを書込み、出力データセレクタ１４はＲ
Ａ Ｍ ］ ２に接続され、１２１のアドレスのビット
から格納データを読み出す。次に１２１と１１２のアド
レスのビットを選択したとき入力データ分配器１３はＲ
ＡＭ１２に接続され、 １２１のアドレスのビットに
入力データを書込み、出力データセレクタ１４はＲ，Ａ
Ｍｌｌに接続され、１１２のアドレスのビットから格納
データを読み出す。以下、このようにして順次アドレス
を選択し、データの書込みと読み出しを行っていく。
おいて、１１．１２は各１ビツト８ワードのＲＡＭであ
る。１５は端子２３に印加されるクロック信号により信
号を発生するアドレスデコーダである。このアドレスデ
コーダ１５は常に連続した２つのアドレス信号を発生す
る。したがってアドレスデコーダ１５は１１１ 、１２
１−４１２１．１１２→１１２ 、１２２のようにアド
レスを選択していく。ＲＡＭ１１．１２と入力データ分
配器１３との間および出力データセレクタ１４との間は
それぞれビット線３１．３２，３３．３４によって接続
されている。入力データ分配器１３と出力データセレク
タ１４はアドレスデコーダ１５と同様クロック信号によ
シ動作し、交互にＲＡＭＩＩと１２に接続される。した
がってアドレスデコーダ１５が１１１と１２１のアドレ
スのビットを選択したときは入力データ分配器１３はＲ
，Ａ Ｍ １ ］に接続され、１１１のアドレスのビッ
トに入力データを書込み、出力データセレクタ１４はＲ
Ａ Ｍ ］ ２に接続され、１２１のアドレスのビット
から格納データを読み出す。次に１２１と１１２のアド
レスのビットを選択したとき入力データ分配器１３はＲ
ＡＭ１２に接続され、 １２１のアドレスのビットに
入力データを書込み、出力データセレクタ１４はＲ，Ａ
Ｍｌｌに接続され、１１２のアドレスのビットから格納
データを読み出す。以下、このようにして順次アドレス
を選択し、データの書込みと読み出しを行っていく。
第５図はこの回路のアドレスの選択および書込みアドレ
ス、読みだしアドレスを示した図である。図中、（ａ）
はクロック信号を、（ｂ）はアドレスデコーダにより選
択されているアドレスを、（Ｃ）は入力データ分配器を
通して入力データが入っているＲＡＭアドレスを、（ｄ
）は出力データセレクタを通してデータを出力している
Ｒ、ＡＭのアドレスをそれぞれ示している。連続し選択
さね。
ス、読みだしアドレスを示した図である。図中、（ａ）
はクロック信号を、（ｂ）はアドレスデコーダにより選
択されているアドレスを、（Ｃ）は入力データ分配器を
通して入力データが入っているＲＡＭアドレスを、（ｄ
）は出力データセレクタを通してデータを出力している
Ｒ、ＡＭのアドレスをそれぞれ示している。連続し選択
さね。
ているアドレスの前のアドレスのＲＡＭＡｘら読みだし
が行われ、後のアドレスのＩｔ、 Ａ Ｍに書込みが行
われて最終的に１５ビツト遅れて入力データが出力端子
２２よシ読みだされる。しり７５ヨって第４図の実施例
では１６ビツトのＢ、 Ａ Ｍで１５ビツトのシフトレ
ジスタを構成したことにナル。
が行われ、後のアドレスのＩｔ、 Ａ Ｍに書込みが行
われて最終的に１５ビツト遅れて入力データが出力端子
２２よシ読みだされる。しり７５ヨって第４図の実施例
では１６ビツトのＢ、 Ａ Ｍで１５ビツトのシフトレ
ジスタを構成したことにナル。
第６図は本発明による他の実施例を示す回路図である。
この例の場合はＲＡＭが３個設けられており、アドレス
デコーダ３０は１１１．１２１→１２１ 、１３１→１
３１ 、１１２→１１２ 、１２２→１２２．１３２の
ようにアドレスを選択していく。第４図と同じような動
作で３０のＲ，Ａ Ｍで３ｎ−１ビツトのシフトレジス
タが作成できる。
デコーダ３０は１１１．１２１→１２１ 、１３１→１
３１ 、１１２→１１２ 、１２２→１２２．１３２の
ようにアドレスを選択していく。第４図と同じような動
作で３０のＲ，Ａ Ｍで３ｎ−１ビツトのシフトレジス
タが作成できる。
以上、詳しく説明したように本発明によればシフトレジ
スタは（シフト数＋１）ビットのＲＡＭによって構成で
きる。従来のＲＡＭをイ吏用する方法に比較し、ｌ’Ｌ
ＡＭの動作スピード°を２倍に１７た。９、ＲＡＭの数
を２倍にする必要＜２なくアドレスデコーダの変更とＩ
ｔ、 Ａ Ｍを１ビツト増加させるだけで構成できる。
スタは（シフト数＋１）ビットのＲＡＭによって構成で
きる。従来のＲＡＭをイ吏用する方法に比較し、ｌ’Ｌ
ＡＭの動作スピード°を２倍に１７た。９、ＲＡＭの数
を２倍にする必要＜２なくアドレスデコーダの変更とＩ
ｔ、 Ａ Ｍを１ビツト増加させるだけで構成できる。
捷た、従来のディレイドタイプのフリップフロップより
小さな面積で構成が可能である。
小さな面積で構成が可能である。
第１図はディレイドタイプのフリッププロップを使用し
た従来のシフトレジスタの一例ヲ示す回路図、第２図は
ディレイドタイプのフリップフロップの回路図、第３図
はスタティックＲＡＭの回路図、第４図は氷見１男によ
るＲＡＭを用いたシフトレジスタ回路の一実ＩＷｉ例な
示す回路図、第５図は第４図の７フトレジスタの動作を
説明するための図、第６図は本発明の他の実施例を示す
回路図である。 １１．１２・・・１ビツト８ワードＲＡ Ｍ１３．１９
・・・入力データ分配器 １４．２０・・・出力データセレクタ １５．３０・・・アドレスデコーダ １６．１７．１８−１ビツトｎワ一ドｆＬＡＭ２１・・
・データ入力端子 ２２・・・データ出力端子２３．
２４・・・クロック入力端子 ３１．３２．３３．３４．３５．３Ｇ・・・データ入出
力（ビット）線 ３．９．３７．３８・・・アドレス選択（ワード）線４
］、、４２．４３．４４・・・ディレイドタイプのフリ
ップフロップ ３１１．１１２，１１３，１２１，１２２，１２３．１
：Ｈ，１３２・・・１ビットＲ，ＡＭ 特許出願人 日本戚気株式会社 代理人 弁理士 井 ノ ロ 壽 第１図 才２図 ２３図
た従来のシフトレジスタの一例ヲ示す回路図、第２図は
ディレイドタイプのフリップフロップの回路図、第３図
はスタティックＲＡＭの回路図、第４図は氷見１男によ
るＲＡＭを用いたシフトレジスタ回路の一実ＩＷｉ例な
示す回路図、第５図は第４図の７フトレジスタの動作を
説明するための図、第６図は本発明の他の実施例を示す
回路図である。 １１．１２・・・１ビツト８ワードＲＡ Ｍ１３．１９
・・・入力データ分配器 １４．２０・・・出力データセレクタ １５．３０・・・アドレスデコーダ １６．１７．１８−１ビツトｎワ一ドｆＬＡＭ２１・・
・データ入力端子 ２２・・・データ出力端子２３．
２４・・・クロック入力端子 ３１．３２．３３．３４．３５．３Ｇ・・・データ入出
力（ビット）線 ３．９．３７．３８・・・アドレス選択（ワード）線４
］、、４２．４３．４４・・・ディレイドタイプのフリ
ップフロップ ３１１．１１２，１１３，１２１，１２２，１２３．１
：Ｈ，１３２・・・１ビットＲ，ＡＭ 特許出願人 日本戚気株式会社 代理人 弁理士 井 ノ ロ 壽 第１図 才２図 ２３図
Claims (1)
- 次のアドレスは他のＲ，Ａへ４になるように割当てられ
たアドレスを持ち、かつ互に異なるビット線に接続され
た同一ワード長の複数個のＩＩＡＭと、１回に前記Ｒ，
Ａ Ｍの連続した２つのアト°レスを出力し、順次、−
アドレス分ずつ更新していくアドレスデコーダと、前ｄ
己連続した２つのアドレスのうち、先のアドレスのＲＡ
Ｍを選択し、そのアドレスより格納データを読み出す
出力データセレクタと、前記連続した２つのアドレスの
うち、後のアドレスのＲＡＭを選択し、そのアドレスに
入力データを門込む入力データ分配器とから構成したＲ
ＡＭを用いたシフトレジスタ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58098025A JPS59223845A (ja) | 1983-06-03 | 1983-06-03 | Ｒａｍを用いたシフトレジスタ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58098025A JPS59223845A (ja) | 1983-06-03 | 1983-06-03 | Ｒａｍを用いたシフトレジスタ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59223845A true JPS59223845A (ja) | 1984-12-15 |
Family
ID=14208377
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58098025A Pending JPS59223845A (ja) | 1983-06-03 | 1983-06-03 | Ｒａｍを用いたシフトレジスタ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59223845A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN113205851A (zh) * | 2021-05-14 | 2021-08-03 | 西安智多晶微电子有限公司 | 一种基于ram的移位寄存器及其存储方法 |
-
1983
- 1983-06-03 JP JP58098025A patent/JPS59223845A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN113205851A (zh) * | 2021-05-14 | 2021-08-03 | 西安智多晶微电子有限公司 | 一种基于ram的移位寄存器及其存储方法 |
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