DE3586291T2 - Zeitbasiskorrektionsschaltung. - Google Patents

Description

• Die vorliegende Erfindung betrifft eine digitale Zeitbasiskorrektur, die angewendet wird, um ein Intervall ohne Daten bilden, ohne redundante Daten hinzuzufügen, falls z. B. ein digitales Videosignal aufgenommen wird oder um im Gegensatz dazu durch Entfernen eines datenlosen Intervalls ein kontinuierliches digitales Videosignal zu erhalten.
• Mit dieser Erfindung wird beabsichtigt, eine Zeitbasiskorrektur mit Hilfe eines digitalen variablen Verzögerungsschaltkreises zu realisieren, indem der Verzögerungsbetrag für jeden Takt variiert werden kann. Als eine der konventionellen digitalen veränderbaren Verzögerungsschaltungen ist eine Verzögerungsschaltung des Typs bekannt, in welchem Schieberegister mit acht Stufen, vier Stufen, zwei Stufen und einer Stufe in Kaskaden zwischen ihren Eingangs- und Ausgangsanschlüssen verbunden sind; ein Multiplexer zur Auswahl von entweder den durch das Schieberegister übertragenen Daten oder den Daten, die dieses Schieberegister nicht passieren, der an jedem Verbindungspunkt zwischen den Schieberegistern angeordnet ist; wobei ein gewünschter Verzögerungsbetrag, der aus null Stufen, einer Stufe, . . ., und fünfzehn Stufen durch Steuern der Multiplexer gesetzt werden kann. Ein solcher konventioneller variabler Verzögerungsschaltkreis kann nicht die Verzögerungszeit für jeden Takt verändern, so daß er zur Zeitbasiskorrektur zur Erzeugung oder Beseitigung von beliebigen datenlosen Intervallen ungeeignet ist.
• Als ein weiteres Beispiel für konventionelle Verzögerungsschaltungen ist eine Verzögerungsschaltung des Typs bekannt, in welchem, z. B., drei Schieberegister mit jeweils k-Stufen in Kaskaden verbunden sind und nur ein Datum von zusammen vier Daten eines Ausgangssignals dieser kaskadenförmigen Verbindung, ein Eingangsdatum, ein Ausgangssignal des Schieberegisters an der ersten Stufe und ein Ausgangssignal des zweiten Schieberegisters durch einen Multiplexer ausgewählt wird. Dieser variable Verzögerungsschaltkreis kann keine datenlosen Intervalle von beliebiger Länge auf Eintaktbasis bilden, so daß ein Nachteil, beispielsweise die fehlende allgemeine Anwendung, auftritt.
• Fig. 1 zeigt ein weiteres Beispiel eines konventionellen variablen Verzögerungsschaltkreises. Ein Eingangsdatum wird einem Schieberegister 1 zugeführt, in welchem Register R&sub1;, R&sub2;, R&sub3;, . . . Rn-1 und Rn der n Stufen seriell verbunden sind. Die n Bits, welche zwischen den jeweiligen Stufen der Register bzw. dem Ausgang des Registers Rn abgeleitet werden, werden einer Auswahl-Einrichtung 2 zugeführt. Das Schieberegister 1 führt die Schiebeoperation in Abhängigkeit von einem mit dem Eingangsdatum synchronisierten Takt aus. Die Auswahl- Einrichtung 2 wählt ein Bit der n Bits aus und gibt es aus. Die Auswahl des einen Bits durch die Auswahl-Einrichtung 2 wird von einem Ausgangssignal eines Decodierers 3 gesteuert. Die gewünschte Verzögerungszeit kann deshalb mit Hilfe eines Auswahlsignals, das dem Decodierer 3 zugeführt wird, erreicht werden. Eine Auswahlvorrichtung des eben beschriebenen Typs ist aus den Japanischen Patent-Abstrakts, Vol. 8, No. 70, April 3, 1984, bekannt.
• Die vorangegangene konventionelle variable Verzögerungsschaltung hat jene Nachteile, daß die Laufzeitverzögerungszeiten in der Auswahlvorrichtung 2 und dem Decodierer 3 mit Zunahme der Anzahl n der Stufen länger werden und der Aufbau der Auswahl-Einrichtung 2 auch kompliziert wird. Aus diesem Grund kann im Falle eines digitalen Videosignals, dessen Abtastperiode 90 Nanosekunden kurz ist, ein gewünschtes Signal nicht stabil für jeden Takt gewonnen werden.
• Darüberhinaus ist es schwierig, den einzustellenden Verzögerungsbetrag für jeden Takt zu verändern.
• Bisher wurde eine Zeitbasiskorrekturschaltung durch Verwendung eines RAMs (Schreib/Lesespeicher) anstelle eines variablen Verzögerungsschaltkreises aufgebaut. Um jedoch Hochgeschwindigkeitsdaten, wie beispielsweise ein digitales Videosignal, abzuspeichern und auszulesen, ist es notwendig, eine Vielzahl von z. B. K RAMs parallel zu verwenden und dadurch die Speicherzeit und die Auslesezeit des RAMs auf 1/K derjenigen eines einzelnen RAMs zu reduzieren. Falls ein datenloses Intervall durch den parallelen Betrieb der RAMs und das Anhalten eines Lesezählers, wie zuvor beschrieben, erzeugt wird, entsteht das Problem, daß die Länge eines datenlosen Intervalls nur in K-Takt-Basiseinheiten gesetzt werden kann.
• Es ist Aufgabe der vorliegenden Erfindung, eine digitale Zeitbasiskorrekturschaltung anzugeben, in der selbst bei Hochgeschwindigkeitsdigitalsignalen, wie beispielsweise ein digitales Videosignal, ein datenloses Intervall von beliebiger Länge erzeugt oder beseitigt werden kann und zwar in Eintakt-Basiseinheiten.
• Diese Erfindung beabsichtigt, einem variablen Verzögerungsschaltkreis zu ermöglichen, eine Umwandlung von einem digitalen Eingangssignal eines Blocks, der aus einer kontinuierlichen Datenzeitsequenz besteht, in ein digitales Signal mit datenlosen Intervallen in einem Block auszuführen oder die entgegengesetzte Umwandlung durchzuführen.
• Die variable Verzögerungsschaltung umfaßt ein Schieberegister, dem ein digitales Eingangssignal zugeführt wird und in dem mehrere Verzögerungsstufen seriell verbunden sind; eine Auswahlsignalgenerierungsschaltung zum Generieren eines Auswahlsignals, welches ein datenloses Intervall erzeugt oder löscht; und eine Signalauswahlschaltung zur Auswahl eines von mehreren Ausgangssignalen mit verschiedenen Verzögerungszeiten, das in Abhängigkeit von dem Auswahlsignal von dem Schieberegister geholt wird.
• Erfindungsgemäß wird die Signalauswahlschaltung in N erste Auswahlschaltungseinheiten und eine zweite Auswahlschaltungseinheit aufgeteilt. M dieser Vielzahl von Ausgangssignalen des Schieberegisters bilden die Eingangssignale der ersten Auswahlschaltungseinheit, wodurch eines der Signale ausgewählt wird. Die Ausgangssignale der N ersten Auswahlschaltungseinheiten werden der zweiten Auswahlschaltungseinheit zugeführt, wodurch eines der Signale ausgewählt wird. Der Pipeline-Vorgang wird durch Einfügen einer Verzögerungsschaltung in eine Eingangs/Ausgangsleitung von zumindest der zweiten Auswahlschaltungseinheit zur Verzögerung eines Signals für die Zeit seiner einen Taktperiode ausgeführt. Desweiteren wird das Auswahlsignal für jede Eintaktperiode variabel gemacht und zur gleichen Zeit wird eine Verzögerungsschaltung auf der Ausgangsseite der Auswahlsignalgenierungsschaltung eingefügt.
• Die bisher genannten und anderen Aufgaben, Merkmale und Vorteile der vorliegenden Erfindung werden durch die folgende detaillierte Beschreibung in Verbindung mit den begleitenden Figuren deutlich.
• Fig. 1 ist ein Blockdiagramm einer konventionellen variablen Verzögerungsschaltung;
• Fig. 2 ist ein Blockdiagramm eines erfindungsgemäßen Ausführungsbeispiels;
• Fig. 3 ist ein beispielhaftes Blockdiagramm eines Decodierers;
• Fig. 4 ist ein beispielhaftes Blockdiagramm einer Auswahl- Einrichtung;
• Fig. 5 ist ein Blockdiagramm, das eine äquivalente Anordnung des erfindungsgemäßen Ausführungsbeispiels zeigt;
• Fig. 6 ist ein Zeitdiagramm zur Erläuterung der Verzögerungsoperationen im erfindungsgemäßen Ausführungsbeispiel; und
• Fig. 7, 8 bzw. 9 sind Zeitdiagramme zur Erläuterung der Zeitbasiskorrekturoperation im erfindungsgemäßen Ausführungsbeispiel.
• Ein Ausführungsbeispiel der vorliegenden Erfindung wird nun mit Bezug auf die Zeichnungen im folgenden erläutert. Wie in Fig. 2 gezeigt, setzt sich das Ausführungsbeispiel aus Registern R&sub1;, R&sub2;, . . .., R&sub1;&sub5; und R&sub1;&sub6; von 16 Stufen zusammen. Obgleich nicht gezeigt, umfaßt das Ausführungsbeispiel ein Schieberegister 11, dem ein mit einem Abtasttakt der Eingangsdaten synchronisierter Schiebeimpuls zugeführt wird; einen von Strichlinien umrandeten Auswahlblock 12; und einen von Strichlinien umrandeten Decodierblock 13.
• Das serielle Eingangsdatum wird dem Schieberegister 11 zugeführt, und 16 Ausgangssignale werden zwischen den jeweiligen Stufen der Register R&sub1; bis R&sub1;&sub6; und der Ausgangsseite des Registers R&sub1;&sub6; abgegriffen. Jeweils vier der 16 Ausgangssignale werden den Auswahl-Einrichtung 21, 22, 23 bzw. 24 im Block 12 zugeführt. D.h., daß die vier Ausgangssignale, die zwischen den jeweiligen Stufen der Serienverbindung der Register R&sub1; bis R&sub5; abgezweigt werden, der Auswahl-Einrichtung 21 zugeführt werden. Die vier Ausgangssignale, die zwischen den jeweiligen Stufen der Serienverbindung der Register R&sub5; bis R&sub9; abgenommen werden, werden der Auswahl-Einrichtung 22 zugeführt. Die vier Ausgangssignale, die zwischen den jeweiligen Stufen der Serienverbindung der Register R&sub9; bis R&sub1;&sub3; abgezweigt werden, werden der Auswahl-Einrichtung 23 zugeführt. Die vier Ausgangssignale, die zwischen den jeweiligen Stufen der Serienverbindung der Register R&sub1;&sub3; bis R&sub1;&sub6; und von dem Register R&sub1;&sub6; abgezweigt werden, werden der Auswahl-Einrichtung 24 zugeführt. In diesem Ausführungsbeispiel wird angenommen, daß N = 4 und M = 4 ist. Bezüglich der Datenbreite wird in diesem Ausführungsbeispiel der Einfachheit halber nur die Datenbreite von einem Bit gezeigt; die Schieberegister 11 und Auswahlblocks 12 bis zu derjenigen Anzahl, die der Anzahl der Bits der Datenbreite entsprechen, sind jedoch parallel angeordnet.
• Jede der Auswahl-Einrichtungen 21 bis 24 wählt eines der vier Eingangssignale aus und gibt es dann aus. Die Ausgangssignale der Auswahl-Einrichtungen 21 bis 24 werden den Registern R&sub2;&sub1;, R&sub2;&sub2;, R&sub2;&sub3; und R&sub2;&sub4; zugeführt. Die jeweiligen Ausgangssignale der Register R&sub2;&sub1; bis R&sub2;&sub4; werden einer Auswahl-Einrichtung 25 zugeführt. Die Auswahl-Einrichtung 25 wählt eines dieser vier Eingangssignale aus und gibt es dann aus. Ein Ausgangssignal der Auswahl-Einrichtung 25 wird einem Register R&sub2;&sub5; zugeführt. Ein Ausgangsdatum mit einer vorbestimmten Taktperiodenverzögerung für den Eingang wird von dem Register R&sub2;&sub5; abgezweigt.
• Das Auswahlsignal der vier Bits S&sub1; bis S&sub4; wird dem Decodierblock 13 zugeführt. Die beiden niederwertigen Bits S&sub1; und S&sub2; werden über ein Register 31 einem Decodierer 32 zugeführt und in ein Auswahlsignal von vier Bits P&sub1; bis P&sub4; umgewandelt. Dieses Auswahlsignal P&sub1; bis P&sub4; wird einem Register 33 zugeführt. Die beiden höherwertigen Bits S&sub3; und S&sub4; des vorerwähnten Auswahlsignals werden über ein Register 34 einem Decodierer 35 zugeführt und in ein Auswahlsignal von vier Bits Q&sub1; bis Q&sub4; umgewandelt. Ein Ausgangssignal des Decodierers 35 wird über ein Register 36 einem Register 37 zugeführt. Die Auswahl-Einrichtungen 21 bis 24 werden durch das Auswahlsignal P&sub1; bis P&sub4; des Registers 33 gesteuert, während die Auswahl-Einrichtung 25 durch das Auswahlsignal Q&sub1; bis Q&sub4; des Registers 37 gesteuert wird.
• Fig. 3 zeigt beispielhaft eine Anordnung eines Decodierers 33. Die UND-Glieder 41, 42, 43 und 44 sind so angeordnet, daß die beiden Bits und S&sub2; des Auswahlsignals dem UND-Glied 41, die Bits S&sub1; und dem UND-Glied 47, die Bits S&sub1; und S&sub2; dem UND-Glied 43 und die Bits und dem UND-Glied 44 zugeführt werden. Deshalb ist ein Bit des Auswahlsignal P&sub1;- P&sub4;, welches als Ausgangssignal vom Decodierer 32 abgezweigt wird, "1" und sind die übrigen Bits "0".
• Fig. 4 zeigt beispielhaft eine Anordnung einer Auswahl-Einrichtung 21. Die Ausgangssignale X&sub1;, X&sub2;, X&sub3; und X&sub4; der Register R&sub1; bis R&sub4; des Schieberegisters 11 werden jeweils einem Eingangsanschluß von vier UND-Gliedern 45, 46, 47 und 48 zugeführt. Das von dem Decodierer 32 gebildete Auswahlsignal P&sub1; bis P&sub4; wird von dem Register 33 zu den anderen Eingangsanschlüssen der UND-Glieder 45 bis 48 geführt. Die Ausgangssignale der UND-Glieder 45 bis 48 werden einem ODER-Glied 49 zugeführt und ein Ausgangssignal Y wird von dem ODER-Glied 49 abgenommen. Eines der Ausgangssignale X&sub1; bis X&sub4; wird durch das Auswahlsignal P&sub1; bis P&sub4; über eines der vier UND-Glieder 45 bis 48 als Ausgangssignal Y herausgeführt.
• Obwohl nicht gezeigt, besitzt der Decodierer 25 einen Aufbau, ähnlich dem in Fig. 3. Obwohl nicht gezeigt, besitzt jede der Auswahl-Einrichtungen 22 bis 25 einen Aufbau, ähnlich dem in Fig. 4 gezeigt. Das Ausgangssignal des Schieberegisters 11, welches in Abhängigkeit von den beiden niederwertigen Bits S&sub1; und S&sub2; des Auswahlsignals ausgewählt wird, wird von den Auswahl-Einrichtungen 21 bis 24 abgezweigt. Eines der Ausgangssignale der Auswahl-Einrichtungen 21 bis 24 wird von der Auswahl-Einrichtung 25 abhängig von den beiden höherwertigen Bits S&sub3; und S&sub4; des Auswahlsignals, nämlich das vom Decodierer 35 gebildete Auswahlsignals Q&sub1; bis Q&sub4;, ausgewählt. Deshalb wird eines der 16 Ausgangssignale des Schieberegisters 11 entsprechend dem Auswahlsignal S&sub1; bis S&sub4; als Ausgangssignal herausgeführt.
• Falls alle Bits S&sub1; bis S&sub4; des Auswahlsignals "0" sind, wird das Eingangsdatum entlang des Pfades von dem Register R&sub1; über die Auswahleinrichtung 21, das Register R&sub2;&sub1; und Auswahl-Einrichtung 25 zum Register R&sub2;&sub5; geführt, so daß das Register mit dem Minimumverzögerungsbetrag von drei Stufen gebildet wird. Falls die Bits S&sub1; bis S&sub4; des Auswahlsignals alle "1" sind, wird das Eingangsdatum entlang des Pfades von den Registern R&sub1; bis R&sub1;&sub6; des Schieberegisters 11 über die Auswahl-Einrichtung 24, das Register R&sub2;&sub4; und die Auswahl-Einrichtung 25 zu dem Register R&sub2;&sub5; geführt, so daß das Register mit dem maximalen Verzögerungsbetrag von 18 Stufen gebildet ist. Ein vorbestimmter Verzögerungsbetrag innerhalb des Bereichs von drei Stufen bis 18 Stufen wird gemäß dem Auswahlsignal S&sub1; bis S&sub4; gesetzt. Wie in Fig. 5 ist nämlich dieses Ausführungsbeispiel äquivalent zu der Anordnung in der Register R&sub3;&sub1;, R&sub3;&sub2; und R&sub3;&sub3; der drei Stufen zu einem variablen Verzögerungsschaltkreis 51 geschaltet werden, dessen Verzögerungsbetrag innerhalb eines Bereichs von 0 bis 15 Stufen variierbar ist. In einem digitalen Signalverfahren ohne eine Rückführungsschleife, wie beispielsweise ein digitales Videosignalverfahren oder ähnliches, verursacht der feste Verzögerungsbetrag von etwa 10 Stufen keine Probleme und selbst wenn der minimale Verzögerungsbetrag drei Stufen beträgt, werden keine Unannehmlichkeiten verursacht.
• In diesem Ausführungsbeispiel sind die Register auf der Eingangs- und Ausgangsseite der jeweiligen Auswahl-Einrichtungen 21 bis 25 vorgesehen, während die Register auf den Eingangs- und Ausgangsseiten der jeweiligen Decodierer 32 und 35 angeordnet sind. Ein Grund, warum die Register 36 und 37 von zwei Stufen anstelle von einer Stufe auf der Ausgangsseite des Decodierers 35 angeschlossen sind, liegt darin, die Zeitverzögerung, die in den Registern R&sub2;&sub1; bis R&sub2;&sub4; verursacht wird, zu kompensieren. Ein solcher Pipeline-Vorgang ermöglicht es den Einfluß der Glied-Verzögerungen in dem Auswahlblock 12 und dem Decodiererblock 13 zu reduzieren. Der Verzögerungsbetrag kann auch für jeden Takt ausgewählt werden, selbst bei Hochgeschwindigkeitsdaten wie einem digitalen Videosignal.
• Darüberhinaus kann die Anzahl der Stufen des Schieberegisters, die Anzahl der Eingangssignale der Auswahl-Einrichtung, die Anzahl der Auswahl-Einrichtungen, die Anzahl der Stufen der Auswahl-Einrichtungen mit einer baumähnlichen Struktur, usw. auf andere von dem vorausgegangenen Ausführungsbeispiel unterschiedliche Werte gesetzt werden.
• Das Eingangs/Ausgangsverhältnis der Daten in dem vorangegangenen Ausführungsbeispiel wird mit Bezug auf Fig. 6 erläutert. Fig. 6A zeigt eine Zeitsequenz mit kontinuierlichen Eingangsdaten. Die Daten werden sequentiell in dem Schieberegister 11 gemäß der Eingangsordnung abgespeichert. Falls das Auswahlsignal S&sub1;-S&sub4; eingegeben wird, geht die Zeitsequenz, wie in Fig. 6B gezeigt, nur um ihren Wert (m im Fall der gezeigten Figur) zeitlich zurück und die entsprechende Zeit wird ausgewählt. Wird angenommen, daß der Inhalt des Registers, das dieser ausgewählten Zeit entspricht, Dm ist, wird das Ausgangssignal, welches vier Takte nach der Zeit generiert wurde, zu der das Auswahlsignal zugeführt wurde, zu Dm, wie in Fig. 6C gezeigt. Diese Verzögerung von vier Takten wird aufgrund des Pipeline-Vorgangs verursacht.
• Der Ablauf zu Bildung der datenlosen Intervalle wird mit Bezug auf Fig. 7 erläutert. Fig. 7A zeigt die Eingangsdaten, in welchen ein Block aus zwölf kontinuierlichen Daten a, b, c, ...., 1 besteht. Für diese Eingangsdaten wird, wie in Fig. 7B gezeigt, der Wert "0" des Auswahlsignals S&sub1;-S&sub4; drei Takt Intervalle lang gehalten; dann wird ein Intervall von fünf Takten eingeschoben und der Wert "5" des Auswahlsignals über ein Intervall von drei Takten aufrechterhalten; desweiteren wird der Wert "10" des Auswahlsignals über einen Intervall von drei Takten nach einem Intervall von nächsten fünf Takten aufrechterhalten; und nachfolgend wird der Wert "15" des Auswahlsignals über eine Dauer von drei Takten nach einem Intervall von nächsten fünf Takten aufrechterhalten. In Fig. 7B sind beliebige Werte für jedes Intervall von fünf Takten, in denen der Wert des Auswahlsignals S&sub1;-S&sub4; nicht bestimmt ist, angegeben.
• Wie zuvor beschrieben, werden die Ausgangsdaten zu einer Zeit generiert, die um vier Takte bezüglich des Auswahlsignals verzögert war, falls das Auswahlsignal S&sub1;-S&sub4; variiert wird, wie in Fig. 7C gezeigt. Diese Ausgangsdaten setzen sich so zusammen, daß zwölf Eingangsdaten in jeweils drei Daten gruppiert werden und daß datenlose Intervalle mit einer Länge, die fünf Daten entspricht, zwischen diese Gruppen, wobei jede aus drei Eingangsdaten besteht, geschoben werden. Die Ausgangsdaten werden geändert in beispielsweise a b c d e f g h d e f g h i j k . . ., indem, wie in Fig. 7 gezeigt, der Wert des Auswahlsignals für jedes 5-Takt-Intervall in Übereinstimmung mit demjenigen für jedes vorangegangene 3-Takt-Intervall gebracht wird. Die Ausgangsdaten für jedes 5-Takt-Intervall, welchen keine Daten eingeschrieben werden, werden deshalb nicht Null, wie in Fig. 7C gezeigt. Die Daten für dieses Intervall sind jedoch an sich unnötig und können durch redundanten Daten oder ähnliches, wie beispielsweise Fehlerkorrekturcodes, ersetzt werden; dieses Intervall wird deshalb das datenlose Intervall.
• Fig. 8A zeigt Daten mit einem datenlosen Intervall, die den in Fig. 7C gezeigten gleichen. Diese Daten werden als Eingangsdaten dem Schieberegister 11 zugeführt und der Wert des Auswahlsignals S&sub1;-S&sub4; wird von "15" auf "0" in fünfer Einheiten alle 3-Takt-Intervalle zu in Fig. 8B gezeigten Zeitpunkten vermindert. Der erste Wert "15" des Auswahlsignals wird nach einem Intervall von 15 Takten beginnend vom ersten der Eingangsdaten verursacht.
• Wie in Fig. 8C gezeigt, werden die Ausgangsdaten generiert, nach einem Intervall von vier Takten beginnend mit dem Wechsel des Ausgangssignals S&sub1;-S&sub4;, wie in Fig. 8B gezeigt. Die Folge dieser Ausgangsdaten ist so, daß 12 Daten eines Blocks ohne ein datenloses Intervall aufeinander folgen. Dieses datenlose Intervall unter den Eingangsdaten (Fig. 8A) während der Zeitbasisverdichtung ist nicht auf den Zeitschlitz beschränkt, in welchem keine Daten existieren, sondern kann ein Intervall sein, in dem beliebige Daten existieren.
• Vorbestimmte Symbole, z. B. alle "0", können auch in die datenlosen Intervalle eingefügt werden, die während der Zeitbasisdehnung verursacht werden. Wie in Fig. 9A gezeigt, wird nämlich ein Datum "Null" jeweils vor den ersten Daten und nach den letzten Daten unter den zwölf Daten eines Blocks hinzugefügt, um neue Eingangsdaten zu erzeugen. Dann wird, wie in Fig. 9B gezeigt, das Auswahlsignal S&sub1;-S&sub4; variiert. Entsprechend dem Fall von Fig. 7B bildet dieses Auswahlsignal das datenlose Intervall entsprechend dem 5-Takt-Intervall für jede drei Daten. In diesem datenlosen Intervall wird das Datum "0", welches dem ersten oder dem letzten Teil eines Blocks hinzugefügt wurde, ausgewählt. Deshalb werden alle der datenlosen Intervalle unter den Ausgangsdaten zu "0", wie in Fig. 9C gezeigt. Die Symbole, die in diese datenlosen Intervalle eingefügt werden, können alle "1" anstelle von "0" sein.
• Erfindungsgemäß kann das datenlose Intervall mit einer beliebigen Länge an einer beliebigen Stelle der Eingangssignalsequenz gebildet werden, indem ein variabler Verzögerungsschaltkreis verwendet wird, der der Verzögerungsbetrag für jeden einen Takt variieren kann. Oder es kann entgegengesetzt dazu das datenlose Intervall von beliebiger Länge, welches an einer beliebigen Position angeordnet ist, aus der Eingangssignalsequenz entfernt werden. In dieser Erfindung sind die Auswahl-Einrichtungen baumförmig angeordnet, und der Pipeline-Vorgang wird auch für die Auswahl-Einrichtungen ausgeführt, wodurch die Realisation einer digitalen Zeitbasiskorrektur ermöglicht wird, welche den Einfluß der Gliedverzögerung der Auswahl-Einrichtungen vermindert und die Daten mit hoher Geschwindigkeit verarbeiten kann.

Claims (5)

1. Digitale Zeitbasiskorrekturschaltung zum Korrigieren der Zeitbasis eines digitalen Eingangssignals mit einer festgelegten Taktfrequenz, umfassend;

(A) eine mit dem digitalen Eingangssignal versorgte Verzögerungsschaltung (11, 51) zum Generieren mehrerer verzögerter Ausgangssignale, wobei die verzögerten Ausgangssignale um unterschiedliche Zeitdauern gegeneinander verzögert sind;

(B) eine mit den Ausgangssignalen der Verzögerungsschaltung als Eingangssignale versorgte Auswahlschaltung zum Auswählen einer der Eingangssignale,

gekennzeichnet durch

(B1) eine erste Gruppe von Auswahlschaltungen (21, 22, 23, 24), deren jede als Eingangssignal mit der Ausgangssignale versorgt ist, wobei M eine positive ganze Zahl ist;

(C) mehrere Verzögerungsschaltungs-Einheiten (R&sub2;&sub1;, R&sub2;&sub2;, R&sub2;&sub3;, R&sub2;&sub4;), wobei jede der Verzögerungsschaltungen (R21, R22, R23, R24) mit dem Ausgang jeder der Auswahlschaltungen (21, 22, 23, 24) verbunden ist, zum Verzögern des Ausgangssignals der Auswahlschaltung (21, 22, 23, 24) um eine Taktperiode;

(D) eine mit den Ausgangssignalen der Verzögerungsschaltungs- Einheiten (R21, R22, R23, R24) versorgten zweiten Auswahlschaltung (25) zum Auswählen einer der Ausgangssignale;

(E) eine Auswahlsignalgenerierungsschaltung (13), die mit einem digitalen Auswahlsignal versorgt ist, welches in jeder Taktperiode variiert wird, zum Generieren eines ersten und eines zweiten Auswahlsignals; und

(F) eine erste und eine zweite Registereinrichtung (33, 37), die mit den Ausgangssignalen der Auswahlsignalgenerierungsschaltung (13) verbunden sind, zum Verzögern des ersten bzw. des zweiten Auswahlsignals, wobei das Ausgangssignal der ersten Registereinrichtung (33) der ersten Gruppe von Auswahlschaltungen (21, 22, 23, 24) zugeführt ist und das Ausgangssignal der zweiten Registereinrichtung (37) der zweiten Auswahlschaltung (25) zugeführt ist.

2. Digitale Zeitbasiskorrekturschaltung nach Anspruch 1, dadurch gekennzeichnet, daß die erste Registereinrichtung (33) das erste Auswahlsignal um eine Taktperiode verzögert und die zweite Registereinrichtung (37) das zweite Auswahlsignal um zwei Taktperioden verzögert.

3. Digitale Zeitbasiskorrekturschaltung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die Verzögerungsschaltung mehrere Register (R&sub1;, R&sub2;...) umfaßt und daß jedes der mehreren Ausgangssignale am Ausgang jedes Registers (R&sub1;, R&sub2;...) erhalten wird.

4. Digitale Zeitbasiskorrekturschaltung nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß die Auswahlsignalgenerierungsschaltung (13) eine erste und eine zweite Dekodierschaltung (32, 35) zum Generieren des ersten bzw. des zweiten Auswahlsignals umfaßt, wobei die niederwertigen Bits des digitalen Auswahlsignals der ersten Dekodiereinrichtung (32) und die höherwertigen Bits des digitalen Auswahlsignals der zweiten Dekodiereinrichtung (35) zugeführt sind.

5. Digitale Zeitbasiskorrekturschaltung nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß das digitale Eingangssignal eine serielle Datenfolge in einem Block ist und daß das Ausgangssignal der zweiten Auswahlschaltung (25) eine Datenleerperiode in dem einen Block aufweist.