JPH05325554A - 半導体メモリ - Google Patents
半導体メモリInfo
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- JPH05325554A JPH05325554A JP4126974A JP12697492A JPH05325554A JP H05325554 A JPH05325554 A JP H05325554A JP 4126974 A JP4126974 A JP 4126974A JP 12697492 A JP12697492 A JP 12697492A JP H05325554 A JPH05325554 A JP H05325554A
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Abstract
(57)【要約】
【目的】データ線の浮遊容量を低減し読出し時のアクセ
スタイムを短縮する。 【構成】書込み回路１に、書込み許可信号ＷＥｂがイン
アクティブレベルのとき選択され第１，第２のデータ線
ＤＬ１，ＤＬ２を所定のレベルにプリチャージする機能
を付加する。書込み後の書込み回路１と第１，第２のデ
ータ線ＤＬ１，ＤＬ２との切離しタイミングを遅らせる
遅延素子Ｄ１を設ける。
スタイムを短縮する。 【構成】書込み回路１に、書込み許可信号ＷＥｂがイン
アクティブレベルのとき選択され第１，第２のデータ線
ＤＬ１，ＤＬ２を所定のレベルにプリチャージする機能
を付加する。書込み後の書込み回路１と第１，第２のデ
ータ線ＤＬ１，ＤＬ２との切離しタイミングを遅らせる
遅延素子Ｄ１を設ける。
Description
【０００１】
【産業上の利用分野】本発明は半導体メモリに関し、特
に書込み込データ線を所定のレベルにプリチャージする
構成の半導体メモリに関する。
に書込み込データ線を所定のレベルにプリチャージする
構成の半導体メモリに関する。
【０００２】
【従来の技術】従来、この種の半導体メモリは、一例と
して図５に示すように、第１及び第２のデータ入出力端
をもち行方向，列方向に配列された複数のメモリセルＭ
Ｃ、選択レベルのときこれら複数のメモリセルＭＣを行
単位で選択状態とする複数のワード線ＷＬ、並びに複数
のメモリセルＭＣの各列ごとに設けられ対応する列の選
択状態のメモリセルの第１及び第２のデータ入出力端へ
のデータの供給、このメモリセルの第１及び第２のデー
タ入出力端からのデータの伝達を行う複数の対をなす第
１及び第２のデータ線ＤＬ１，ＤＬ２を備えたメモリセ
ルアレイ３と、行アドレス信号ＡＤｒに従って複数のワ
ード線ＷＬのうちの１つを選択レベルとするワード選択
デコーダ６と、書込み許可信号ＷＥｂがアクティブレベ
ル（低レベル）のとき列アドレス信号ＡＤｃに従って複
数の対をなす第１及び第２のデータ線のうちの１対を選
択する書込み用の列選択デコーダ７ｃ及び列選択回路２
ａと、インバータＩＶ３〜ＩＶ５を備え書込みデータＤ
Ｔｗに従って選択された対をなす第１及び第２のデータ
線ＤＬ１，ＤＬ２の一方を高レベルに他方を低レベルに
する書込み回路１ａと、書込み許可信号ＷＥｂがアクテ
ィブレベルからインアクティブレベル（高レベル）へと
変化するとき低レベル，ワンショットのプリチャージパ
ルスＰを発生するプリチャージ制御回路９と、トランジ
スタＱ９〜Ｑ１１を備えプリチャージパルスＰに従って
対をなす第１及び第２のデータ線ＤＬ１，ＤＬ２を高レ
ベル（電源電位レベル）にプリチャージ、及び平衡化す
るプリチャージ回路８と、トランジスタＱ５，Ｑ６を備
え対をなす第１及び第２のデータ線ＤＬ１，ＤＬ２を高
電位にプルアップするためのプルアップ回路４と、列ア
ドレス信号ＡＤｃに従って複数の対をなすデータ線ＤＬ
１，ＤＬ２のうちの１対を選択する読出し用の列選択デ
コーダ７ｂ及び列選択回路２ｂと、選択された対をなす
第１及び第２のデータ線ＤＬ１，ＤＬ２間のデータを増
幅するセンス増幅器５とを有する構成となっている。
して図５に示すように、第１及び第２のデータ入出力端
をもち行方向，列方向に配列された複数のメモリセルＭ
Ｃ、選択レベルのときこれら複数のメモリセルＭＣを行
単位で選択状態とする複数のワード線ＷＬ、並びに複数
のメモリセルＭＣの各列ごとに設けられ対応する列の選
択状態のメモリセルの第１及び第２のデータ入出力端へ
のデータの供給、このメモリセルの第１及び第２のデー
タ入出力端からのデータの伝達を行う複数の対をなす第
１及び第２のデータ線ＤＬ１，ＤＬ２を備えたメモリセ
ルアレイ３と、行アドレス信号ＡＤｒに従って複数のワ
ード線ＷＬのうちの１つを選択レベルとするワード選択
デコーダ６と、書込み許可信号ＷＥｂがアクティブレベ
ル（低レベル）のとき列アドレス信号ＡＤｃに従って複
数の対をなす第１及び第２のデータ線のうちの１対を選
択する書込み用の列選択デコーダ７ｃ及び列選択回路２
ａと、インバータＩＶ３〜ＩＶ５を備え書込みデータＤ
Ｔｗに従って選択された対をなす第１及び第２のデータ
線ＤＬ１，ＤＬ２の一方を高レベルに他方を低レベルに
する書込み回路１ａと、書込み許可信号ＷＥｂがアクテ
ィブレベルからインアクティブレベル（高レベル）へと
変化するとき低レベル，ワンショットのプリチャージパ
ルスＰを発生するプリチャージ制御回路９と、トランジ
スタＱ９〜Ｑ１１を備えプリチャージパルスＰに従って
対をなす第１及び第２のデータ線ＤＬ１，ＤＬ２を高レ
ベル（電源電位レベル）にプリチャージ、及び平衡化す
るプリチャージ回路８と、トランジスタＱ５，Ｑ６を備
え対をなす第１及び第２のデータ線ＤＬ１，ＤＬ２を高
電位にプルアップするためのプルアップ回路４と、列ア
ドレス信号ＡＤｃに従って複数の対をなすデータ線ＤＬ
１，ＤＬ２のうちの１対を選択する読出し用の列選択デ
コーダ７ｂ及び列選択回路２ｂと、選択された対をなす
第１及び第２のデータ線ＤＬ１，ＤＬ２間のデータを増
幅するセンス増幅器５とを有する構成となっている。
【０００３】次にこの半導体メモリの動作について説明
する。図６はこの半導体メモリの動作を説明するための
各部信号の波形図である。
する。図６はこの半導体メモリの動作を説明するための
各部信号の波形図である。
【０００４】読出し時、行アドレス信号ＡＤｒを入力し
たワード選択デコーダ６によってメモリセルＭＣの一行
が選択される。データ線ＤＬ１，ＤＬ２の電位は、メモ
リセルＭＣのインバータＩＶ１，ＩＶ２によって保持さ
れた電位により決定される。データ線ＤＬ１，ＤＬ２の
電位は、列選択デコーダ７ｂによりオン状態となってい
るトランジスタＱ７，Ｑ８を通してセンス増幅器５に伝
わり、このセンス増幅器５により増幅され読出しデータ
ＤＴｒとして出力される。このとき、書込み許可信号Ｗ
Ｅｂは高レベルであるので書込み用の列選択デコーダ７
ｃにより、トランジスタＱ３，Ｑ４はオフ状態となって
おり、書込み回路１ａの出力はデータ線ＤＬ１，ＤＬ２
から切離されている。
たワード選択デコーダ６によってメモリセルＭＣの一行
が選択される。データ線ＤＬ１，ＤＬ２の電位は、メモ
リセルＭＣのインバータＩＶ１，ＩＶ２によって保持さ
れた電位により決定される。データ線ＤＬ１，ＤＬ２の
電位は、列選択デコーダ７ｂによりオン状態となってい
るトランジスタＱ７，Ｑ８を通してセンス増幅器５に伝
わり、このセンス増幅器５により増幅され読出しデータ
ＤＴｒとして出力される。このとき、書込み許可信号Ｗ
Ｅｂは高レベルであるので書込み用の列選択デコーダ７
ｃにより、トランジスタＱ３，Ｑ４はオフ状態となって
おり、書込み回路１ａの出力はデータ線ＤＬ１，ＤＬ２
から切離されている。
【０００５】書込み時、書込み許可信号ＷＥｂ及び列ア
ドレス信号ＡＤｃにより列選択デコーダ７ｃは選択され
たトランジスタＱ３，Ｑ４をオン状態とする。選択され
たメモリセルＭＣの記憶内容により、インバータＩＶ１
（ＩＶ２），トランジスタＱ１（Ｑ２），トランジスタ
Ｑ３（Ｑ４），インバータＩＶ４（ＩＶ５）の経路で電
流が流れる。インバータＩＶ４（ＩＶ５）のトランジス
タのオン抵抗をインバータＩＶ１（ＩＶ２）のトラジス
タのオン抵抗よりも小さくし、インバータＩＶ１（ＩＶ
２）の出力端の電位をインバータＩＶ２（ＩＶ１）の反
転レベルより低くすることで、メモリセルＭＣのインバ
ータＩＶ１，ＩＶ２の出力レベルが反転し、データが書
込まれる。
ドレス信号ＡＤｃにより列選択デコーダ７ｃは選択され
たトランジスタＱ３，Ｑ４をオン状態とする。選択され
たメモリセルＭＣの記憶内容により、インバータＩＶ１
（ＩＶ２），トランジスタＱ１（Ｑ２），トランジスタ
Ｑ３（Ｑ４），インバータＩＶ４（ＩＶ５）の経路で電
流が流れる。インバータＩＶ４（ＩＶ５）のトランジス
タのオン抵抗をインバータＩＶ１（ＩＶ２）のトラジス
タのオン抵抗よりも小さくし、インバータＩＶ１（ＩＶ
２）の出力端の電位をインバータＩＶ２（ＩＶ１）の反
転レベルより低くすることで、メモリセルＭＣのインバ
ータＩＶ１，ＩＶ２の出力レベルが反転し、データが書
込まれる。
【０００６】書込み終了時、データ線ＤＬ１，ＤＬ２の
一方の電位は接地電位レベルまで低下しており、アドレ
ス信号がこの状態で変化し選択されているメモリセルＭ
Ｃが変わったとき、一時的にインバータＩＶ１，ＩＶ２
の一方の出力が低下しデータが反転，破壊されることが
ある。これを防止する為に、プリチャージ制御回路９に
より書込み後一定期間のパルスを出力し、このパルス
（Ｐ）によりトランジスタＱ９〜Ｑ１１をオン状態とす
ることでデータ線ＤＬ１，ＤＬ２を高レベルにプリチャ
ージ，バランスさせる。このパルス（Ｐ）のアクティブ
レベル（低レベル）の期間はデータ線ＤＬ１，ＤＬ２の
電位がメモリセルＭＣのインバータＩＶ１，ＩＶ２の反
転レベル以上の電位にプリチャージされるまでであり、
トランジスタＱ９〜Ｑ１１の電流駆動能力ｇｍに依存す
る。
一方の電位は接地電位レベルまで低下しており、アドレ
ス信号がこの状態で変化し選択されているメモリセルＭ
Ｃが変わったとき、一時的にインバータＩＶ１，ＩＶ２
の一方の出力が低下しデータが反転，破壊されることが
ある。これを防止する為に、プリチャージ制御回路９に
より書込み後一定期間のパルスを出力し、このパルス
（Ｐ）によりトランジスタＱ９〜Ｑ１１をオン状態とす
ることでデータ線ＤＬ１，ＤＬ２を高レベルにプリチャ
ージ，バランスさせる。このパルス（Ｐ）のアクティブ
レベル（低レベル）の期間はデータ線ＤＬ１，ＤＬ２の
電位がメモリセルＭＣのインバータＩＶ１，ＩＶ２の反
転レベル以上の電位にプリチャージされるまでであり、
トランジスタＱ９〜Ｑ１１の電流駆動能力ｇｍに依存す
る。
【０００７】
【発明が解決しようとする課題】この従来の半導体メモ
リでは、書込み後データ線の電位がメモリセルＭＣのデ
ータ反転レベル以下まで低下し、この状態から選択され
るメモリセルが重なったとき一時的にメモリセルに保持
されているデータの電位が反転レベルよりも低下し、デ
ータが反転，破壊される恐れがあるため、書込み後、プ
リチャージ制御回路９及びプリチャージ回路８によりデ
ータ線ＤＬ１，ＤＬ２をメモリセルＭＣＮのデータ反転
レベル以上にプリチャージしていた。また、データ線Ｄ
Ｌ１，ＤＬ２のプリチャージ時間はプリチャージ回路の
トランジスタＱ９〜Ｑ１１の電流駆動能力ｇｍに依存す
ることから、高速アクセスを行う為にこれらトランジス
タの電流駆動能力ｇｍを大きくするとデータ線ＤＬ１，
ＤＬ２の浮遊容量が増大し、データ読出し時のアクセス
タイムがむしろ遅くなるという問題があった。
リでは、書込み後データ線の電位がメモリセルＭＣのデ
ータ反転レベル以下まで低下し、この状態から選択され
るメモリセルが重なったとき一時的にメモリセルに保持
されているデータの電位が反転レベルよりも低下し、デ
ータが反転，破壊される恐れがあるため、書込み後、プ
リチャージ制御回路９及びプリチャージ回路８によりデ
ータ線ＤＬ１，ＤＬ２をメモリセルＭＣＮのデータ反転
レベル以上にプリチャージしていた。また、データ線Ｄ
Ｌ１，ＤＬ２のプリチャージ時間はプリチャージ回路の
トランジスタＱ９〜Ｑ１１の電流駆動能力ｇｍに依存す
ることから、高速アクセスを行う為にこれらトランジス
タの電流駆動能力ｇｍを大きくするとデータ線ＤＬ１，
ＤＬ２の浮遊容量が増大し、データ読出し時のアクセス
タイムがむしろ遅くなるという問題があった。
【０００８】本発明の目的は、データ読出し時のアクセ
スタイムを短縮することができる半導体メモリを提供す
ることにある。
スタイムを短縮することができる半導体メモリを提供す
ることにある。
【０００９】
【課題を解決するための手段】本発明の半導体メモリ
は、第１及び第２のデータ入出力端をもち行方向，列方
向に配列された複数のメモリセル、これら複数のメモリ
セルを行単位で選択状態とする複数のワード線、並びに
前記複数のメモリセルの各列ごとに設けられ対応する列
の選択状態のメモリセルの第１及び第２のデータ入出力
端へのデータの供給、このメモリセルの第１及び第２の
データ入出力端からのデータの伝達を行う複数の対をな
す第１及び第２のデータ線を備えたメモリセルアレイ
と、書込み許可信号を所定の時間遅延させる遅延素子
と、この遅延素子から出力される遅延書込み許可信号が
アクティブレベルのとき列アドレス信号に従って前記複
数の対をなす第１及び第２のデータ線のうちの所定のも
のを選択する列選択回路と、前記書込み許可信号がアク
ティブレベルのとき書込みデータに従って選択された前
記対をなす第１及び第２のデータ線のうちの一方を第１
のレベル他方を第２のレベルにしインアクティブレベル
のときこれら第１及び第２のデータ線を共に第１のレベ
ルにする書込み回路とを有している。
は、第１及び第２のデータ入出力端をもち行方向，列方
向に配列された複数のメモリセル、これら複数のメモリ
セルを行単位で選択状態とする複数のワード線、並びに
前記複数のメモリセルの各列ごとに設けられ対応する列
の選択状態のメモリセルの第１及び第２のデータ入出力
端へのデータの供給、このメモリセルの第１及び第２の
データ入出力端からのデータの伝達を行う複数の対をな
す第１及び第２のデータ線を備えたメモリセルアレイ
と、書込み許可信号を所定の時間遅延させる遅延素子
と、この遅延素子から出力される遅延書込み許可信号が
アクティブレベルのとき列アドレス信号に従って前記複
数の対をなす第１及び第２のデータ線のうちの所定のも
のを選択する列選択回路と、前記書込み許可信号がアク
ティブレベルのとき書込みデータに従って選択された前
記対をなす第１及び第２のデータ線のうちの一方を第１
のレベル他方を第２のレベルにしインアクティブレベル
のときこれら第１及び第２のデータ線を共に第１のレベ
ルにする書込み回路とを有している。
【００１０】
【実施例】次に本発明の実施例について図面を参照して
説明する。
説明する。
【００１１】図１は本発明の一実施例を示す回路図であ
る。
る。
【００１２】この実施例が図５に示された従来の半導体
メモリと相違する点は、書込み回路１を、書込みデータ
ＤＴｗのレベルを反転するインバータＩＶ３と、書込み
データＤＴｗ及び書込み許可信号ＷＥｂを入力する第１
のＮＯＲゲートＧ１と、インバータＩＶ３の出力データ
及び書込み許可信号ＷＥｂを入力する第２のＮＯＲゲー
トＧ２と、トランジスタＱ３を介してＮＯＲゲートＧ１
の出力データをデータ線ＤＬ１へ供給するインバータＩ
Ｖ４と、トランジスタＱ４を介してＮＯＲゲートＧ２の
出力データをデータ線ＤＬ２へ供給するインバータＩＶ
５とを備え、書込み許可信号ＷＥｂがアクティブレベル
（低レベル）のとき書込みデータＤＴｗに従って選択さ
れた対をなすデータ線ＤＬ１，ＤＬ２のうちの一方を高
レベルに他方を低レベルにしインアクティブレベル（高
レベル）のときこれら対をなすデータ線を共に高レベル
にする回路とし、書込み許可信号ＷＥｂを所定の御時間
遅延させる遅延素子Ｄ１を設け、書込み用の列選択デコ
ーダ７ａを、この遅延素子Ｄ１から出力される遅延書込
み許可信号がアクティブレベルのとき列アドレス信号Ａ
Ｄｃに従って複数の対をなすデータ線ＤＬ１，ＤＬ２の
うちの１対を選択する回路とし、従来のプリチャージ制
御回路９及びプリチャージ回路８を不要とした点にあ
る。
メモリと相違する点は、書込み回路１を、書込みデータ
ＤＴｗのレベルを反転するインバータＩＶ３と、書込み
データＤＴｗ及び書込み許可信号ＷＥｂを入力する第１
のＮＯＲゲートＧ１と、インバータＩＶ３の出力データ
及び書込み許可信号ＷＥｂを入力する第２のＮＯＲゲー
トＧ２と、トランジスタＱ３を介してＮＯＲゲートＧ１
の出力データをデータ線ＤＬ１へ供給するインバータＩ
Ｖ４と、トランジスタＱ４を介してＮＯＲゲートＧ２の
出力データをデータ線ＤＬ２へ供給するインバータＩＶ
５とを備え、書込み許可信号ＷＥｂがアクティブレベル
（低レベル）のとき書込みデータＤＴｗに従って選択さ
れた対をなすデータ線ＤＬ１，ＤＬ２のうちの一方を高
レベルに他方を低レベルにしインアクティブレベル（高
レベル）のときこれら対をなすデータ線を共に高レベル
にする回路とし、書込み許可信号ＷＥｂを所定の御時間
遅延させる遅延素子Ｄ１を設け、書込み用の列選択デコ
ーダ７ａを、この遅延素子Ｄ１から出力される遅延書込
み許可信号がアクティブレベルのとき列アドレス信号Ａ
Ｄｃに従って複数の対をなすデータ線ＤＬ１，ＤＬ２の
うちの１対を選択する回路とし、従来のプリチャージ制
御回路９及びプリチャージ回路８を不要とした点にあ
る。
【００１３】次にこの実施例の動作について説明する。
図２〜図４はそれぞれこの実施例の全体の動作を説明す
るための各部信号の波形図、読出し動作を説明するため
のトランジスタレベルの回路図及び特性図、並びに書込
み動作を説明するためトランジスタレベルの回路図及び
特性図である。
図２〜図４はそれぞれこの実施例の全体の動作を説明す
るための各部信号の波形図、読出し動作を説明するため
のトランジスタレベルの回路図及び特性図、並びに書込
み動作を説明するためトランジスタレベルの回路図及び
特性図である。
【００１４】まず、読出し時には、ワード線ＷＬによっ
てメモリセルＭＣのトランジスタＱ１，Ｑ２がオン状態
となる。データ線ＤＬ１，ＤＬ２の電位は図３に示すよ
うに、メモリセルＭＣのインバータＩＶ１，ＩＶ２の出
力電位によって決定する。データ線ＤＬ１，ＤＬ２の電
位はメモリセルＭＣのレベルが反転する電位より高く設
計され、選択されたメモリセルが切り替わるときにデー
タが破壊されることはない。列選択デコーダ７ｂの出力
信号（Ｓｃｒ）によってトランジスタＱ７，Ｑ８はオン
状態となり、これらトランジスタＱ７，Ｑ８を通して伝
達されたデータ線ＤＬ１，ＤＬ２の電位差をセンス増幅
器５で増幅し読出しデータ信号ＤＴｒを出力する。この
とき遅延書込み許可信号によってトランジスタＱ３，Ｑ
４はオフ状態となり書込み回路１の出力はデータ線ＤＬ
１，ＤＬ２から切離される。
てメモリセルＭＣのトランジスタＱ１，Ｑ２がオン状態
となる。データ線ＤＬ１，ＤＬ２の電位は図３に示すよ
うに、メモリセルＭＣのインバータＩＶ１，ＩＶ２の出
力電位によって決定する。データ線ＤＬ１，ＤＬ２の電
位はメモリセルＭＣのレベルが反転する電位より高く設
計され、選択されたメモリセルが切り替わるときにデー
タが破壊されることはない。列選択デコーダ７ｂの出力
信号（Ｓｃｒ）によってトランジスタＱ７，Ｑ８はオン
状態となり、これらトランジスタＱ７，Ｑ８を通して伝
達されたデータ線ＤＬ１，ＤＬ２の電位差をセンス増幅
器５で増幅し読出しデータ信号ＤＴｒを出力する。この
とき遅延書込み許可信号によってトランジスタＱ３，Ｑ
４はオフ状態となり書込み回路１の出力はデータ線ＤＬ
１，ＤＬ２から切離される。
【００１５】書込み時、遅延書込み許可信号と列アドレ
ス信号ＡＤｃを入力した列選択デコーダ７ａの出力信号
（Ｓｃｗ）によってトランジスタＱ３，Ｑ４はオン状態
となる。一方ワード線ＷＬによってメモリセルＭＣのト
ランジスタＱ１，Ｑ２がオン状態となり、図４に示すよ
うに、インバータＩＶ２（ＩＶ１），トランジスタＱ１
（Ｑ２），トランジスタＱ３（Ｑ４），インバータＩＶ
４（ＩＶ５）の経路で電流ｉが流れる。インバータＩＶ
４（ＩＶ５）のトランジスタのオン抵抗をインバータＩ
Ｖ２（ＩＶ１）のトランジスタのオン抵抗よりも小さく
し、インバータＩＶ２の出力Ｎ１の電位をインバータＩ
Ｖ１の反転レベルよりも低くすることで、メモリセルＭ
ＣのインバータＩＶ１，ＩＶ２の出力が反転し、データ
が書込まれる。
ス信号ＡＤｃを入力した列選択デコーダ７ａの出力信号
（Ｓｃｗ）によってトランジスタＱ３，Ｑ４はオン状態
となる。一方ワード線ＷＬによってメモリセルＭＣのト
ランジスタＱ１，Ｑ２がオン状態となり、図４に示すよ
うに、インバータＩＶ２（ＩＶ１），トランジスタＱ１
（Ｑ２），トランジスタＱ３（Ｑ４），インバータＩＶ
４（ＩＶ５）の経路で電流ｉが流れる。インバータＩＶ
４（ＩＶ５）のトランジスタのオン抵抗をインバータＩ
Ｖ２（ＩＶ１）のトランジスタのオン抵抗よりも小さく
し、インバータＩＶ２の出力Ｎ１の電位をインバータＩ
Ｖ１の反転レベルよりも低くすることで、メモリセルＭ
ＣのインバータＩＶ１，ＩＶ２の出力が反転し、データ
が書込まれる。
【００１６】書込み終了時、データ線ＤＬ１，ＤＬ２の
一方の電位はインバータＩＶ１，ＩＶ２の反転レベルよ
り低くなっており、アドレス信号が変化し選択されてい
るメモリセルＭＣが変わったとき一時的に次に選択され
たメモリセルのインバータＩＶ１，ＩＶ２の出力が低下
しデータが反転，破壊されることがあるが、この現象を
防止する為に書込み終了と同時に書込み許可信号ＷＥｂ
により書込み回路１のインバータＩＶ４，ＩＶ５の出力
が高レベルとなり、トランジスタＱ３，Ｑ４を通してデ
ータ線ＤＬ１，ＤＬ２の電位を引上げる。データ線ＤＬ
１，ＤＬ２の電位がインバータＩＶ１，ＩＶ２の反転レ
ベルより高くなった後、遅延素子Ｄ１により遅らされた
書込み許可信号ＷＥｂを入力した列選択デコーダ７ａに
よってトランジスタＱ３，Ｑ４がオフ状態となり、書込
み回路１の出力がデータ線ＤＬ１，ＤＬ２と切離され
る。
一方の電位はインバータＩＶ１，ＩＶ２の反転レベルよ
り低くなっており、アドレス信号が変化し選択されてい
るメモリセルＭＣが変わったとき一時的に次に選択され
たメモリセルのインバータＩＶ１，ＩＶ２の出力が低下
しデータが反転，破壊されることがあるが、この現象を
防止する為に書込み終了と同時に書込み許可信号ＷＥｂ
により書込み回路１のインバータＩＶ４，ＩＶ５の出力
が高レベルとなり、トランジスタＱ３，Ｑ４を通してデ
ータ線ＤＬ１，ＤＬ２の電位を引上げる。データ線ＤＬ
１，ＤＬ２の電位がインバータＩＶ１，ＩＶ２の反転レ
ベルより高くなった後、遅延素子Ｄ１により遅らされた
書込み許可信号ＷＥｂを入力した列選択デコーダ７ａに
よってトランジスタＱ３，Ｑ４がオフ状態となり、書込
み回路１の出力がデータ線ＤＬ１，ＤＬ２と切離され
る。
【００１７】こうすることによりデータ線ＤＬ１，ＤＬ
２の浮遊容量を増すことなく書込み終了後データ線ＤＬ
１，ＤＬ２の電位をメモリセルＭＣのインバータＩＶ
１，ＩＶ２の反転レベルより高くすることが可能とな
り、読出し時のアクセスタイムを短くすることができ
る。
２の浮遊容量を増すことなく書込み終了後データ線ＤＬ
１，ＤＬ２の電位をメモリセルＭＣのインバータＩＶ
１，ＩＶ２の反転レベルより高くすることが可能とな
り、読出し時のアクセスタイムを短くすることができ
る。
【００１８】
【発明の効果】以上説明したように本発明は、書込み回
路に、書込み許可信号がインアクティブレベルのとき選
択された第１，第２のデータ線を所定のレベルにプリチ
ャージする機能を付加し、また書込み後の書込み回路と
第１，第２のデータ線との切離しタイミングを遅らせる
遅延素子を設けた構成とすることにより、従来例のプリ
チャージ制御回路及びプリチャージ回路を除去すること
ができるので、データ線の浮遊容量を低減することがで
き、従って読出し時のアクセスタイムを短縮することが
できる効果がある。
路に、書込み許可信号がインアクティブレベルのとき選
択された第１，第２のデータ線を所定のレベルにプリチ
ャージする機能を付加し、また書込み後の書込み回路と
第１，第２のデータ線との切離しタイミングを遅らせる
遅延素子を設けた構成とすることにより、従来例のプリ
チャージ制御回路及びプリチャージ回路を除去すること
ができるので、データ線の浮遊容量を低減することがで
き、従って読出し時のアクセスタイムを短縮することが
できる効果がある。
【図１】本発明の一実施例を示す回路図である。
【図２】図１に示された実施例の全体の動作を説明する
ための各部信号の波形図である。
ための各部信号の波形図である。
【図３】図１に示された実施例の読出し動作を説明する
ためのトランジスタレベルの回路図及び特性図である。
ためのトランジスタレベルの回路図及び特性図である。
【図４】図１に示された実施例の書込み動作を説明する
ためのトランジスタレベルの回路図及び特性図である。
ためのトランジスタレベルの回路図及び特性図である。
【図５】従来の半導体メモリの一例を示す回路図であ
る。
る。
【図６】図５に示された半導体メモリの動作を説明する
ための各部信号の波形図である。
ための各部信号の波形図である。
１，１ａ 書込み回路 ２ａ，２ｂ 列選択回路 ３ メモリセルアレイ ４ プルアップ回路 ５ センス増幅器 ６ ワード選択デコーダ ７ａ〜７ｃ 列選択デコーダ ８ プリチャージ回路 ９ プリチャージ制御回路 Ｄ１ 遅延素子 ＤＬ１，ＤＬ２ データ線 Ｇ１，Ｇ２ ＮＯＲゲート ＩＶ１〜ＩＶ５ インバータ Ｑ１〜Ｑ１１ トランジスタ ＷＬ１ ワード線
Claims (3)
- 【請求項１】 第１及び第２のデータ入出力端をもち行
方向，列方向に配列された複数のメモリセル、これら複
数のメモリセルを行単位で選択状態とする複数のワード
線、並びに前記複数のメモリセルの各列ごとに設けられ
対応する列の選択状態のメモリセルの第１及び第２のデ
ータ入出力端へのデータの供給、このメモリセルの第１
及び第２のデータ入出力端からのデータの伝達を行う複
数の対をなす第１及び第２のデータ線を備えたメモリセ
ルアレイと、書込み許可信号を所定の時間遅延させる遅
延素子と、この遅延素子から出力される遅延書込み許可
信号がアクティブレベルのとき列アドレス信号に従って
前記複数の対をなす第１及び第２のデータ線のうちの所
定のものを選択する列選択回路と、前記書込み許可信号
がアクティブレベルのとき書込みデータに従って選択さ
れた前記対をなす第１及び第２のデータ線のうちの一方
を第１のレベル他方を第２のレベルにしインアクティブ
レベルのときこれら第１及び第２のデータ線を共に第１
のレベルにする書込み回路とを有することを特徴とする
半導体メモリ。 - 【請求項２】 第１のレベルを第１及び第２のデータ線
のプリチャージ電位とした請求項１記載の半導体メモ
リ。 - 【請求項３】 書込み回路が、書込みデータのレベルを
反転するインバータと、前記書込みデータ及び書込み許
可信号を入力し出力を第１のデータ線へ供給する第１の
ＮＯＲゲートと、前記インバータの出力データ及び書込
み許可信号を入力し出力を第２のデータ線へ供給する第
２ＮＯＲゲートとを含んで構成された請求項１記載の半
導体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4126974A JPH05325554A (ja) | 1992-05-20 | 1992-05-20 | 半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4126974A JPH05325554A (ja) | 1992-05-20 | 1992-05-20 | 半導体メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05325554A true JPH05325554A (ja) | 1993-12-10 |
Family
ID=14948509
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4126974A Pending JPH05325554A (ja) | 1992-05-20 | 1992-05-20 | 半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05325554A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100709451B1 (ko) * | 2000-11-16 | 2007-04-18 | 주식회사 하이닉스반도체 | 글로벌 판독 데이터 버스라인 프리챠지회로 |
-
1992
- 1992-05-20 JP JP4126974A patent/JPH05325554A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100709451B1 (ko) * | 2000-11-16 | 2007-04-18 | 주식회사 하이닉스반도체 | 글로벌 판독 데이터 버스라인 프리챠지회로 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19990202 |