JPH10283776A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH10283776A JPH10283776A JP9086250A JP8625097A JPH10283776A JP H10283776 A JPH10283776 A JP H10283776A JP 9086250 A JP9086250 A JP 9086250A JP 8625097 A JP8625097 A JP 8625097A JP H10283776 A JPH10283776 A JP H10283776A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 58
- 230000002093 peripheral effect Effects 0.000 claims description 76
- 230000004913 activation Effects 0.000 claims description 63
- 230000008859 change Effects 0.000 claims description 62
- 230000004044 response Effects 0.000 claims description 53
- 239000011159 matrix material Substances 0.000 claims description 8
- 230000008878 coupling Effects 0.000 claims description 2
- 238000010168 coupling process Methods 0.000 claims description 2
- 238000005859 coupling reaction Methods 0.000 claims description 2
- 238000000034 method Methods 0.000 claims 1
- 239000000872 buffer Substances 0.000 description 56
- 238000001514 detection method Methods 0.000 description 40
- 238000010586 diagram Methods 0.000 description 34
- 230000000295 complement effect Effects 0.000 description 16
- 239000003990 capacitor Substances 0.000 description 12
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 11
- 230000003213 activating effect Effects 0.000 description 6
- 230000004048 modification Effects 0.000 description 6
- 238000012986 modification Methods 0.000 description 6
- 101000801058 Homo sapiens TM2 domain-containing protein 2 Proteins 0.000 description 3
- 102100033691 TM2 domain-containing protein 2 Human genes 0.000 description 3
- 230000002779 inactivation Effects 0.000 description 3
- 230000003071 parasitic effect Effects 0.000 description 3
- 239000013256 coordination polymer Substances 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 238000000249 far-infrared magnetic resonance spectroscopy Methods 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 102000005861 leptin receptors Human genes 0.000 description 2
- 108010019813 leptin receptors Proteins 0.000 description 2
- 230000003321 amplification Effects 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000009849 deactivation Effects 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
- 230000001960 triggered effect Effects 0.000 description 1
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
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- G11C11/409—Read-write [R-W] circuits
- G11C11/4091—Sense or sense/refresh amplifiers, or associated sense circuitry, e.g. for coupled bit-line precharging, equalising or isolating
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
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- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
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- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/4074—Power supply or voltage generation circuits, e.g. bias voltage generators, substrate voltage generators, back-up power, power control circuits
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- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4096—Input/output [I/O] data management or control circuits, e.g. reading or writing circuits, I/O drivers or bit-line switches
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Abstract
(57)【要約】
【課題】 内部データ線対の電圧のイコライズが不完全
な場合におけるデータ衝突によるセンスアンプのラッチ
データの反転を防止する。 【解決手段】 複数の内部電源電圧発生回路（１，２）
からの内部電源電圧を有し、センスアンプ（６）へ与え
られる第１の内部電源電圧（ＶｃｃＡ）と同じ電圧レベ
ルの列選択信号（ＣＳＬ）を発生して、ビット線対と内
部データ線対とを接続するＩ／Ｏゲート回路へ与える。
Ｉ／Ｏゲートの電流駆動力を相対的に小さくし、センス
アンプのセンスノードの急激な電位変化を防止する。
な場合におけるデータ衝突によるセンスアンプのラッチ
データの反転を防止する。 【解決手段】 複数の内部電源電圧発生回路（１，２）
からの内部電源電圧を有し、センスアンプ（６）へ与え
られる第１の内部電源電圧（ＶｃｃＡ）と同じ電圧レベ
ルの列選択信号（ＣＳＬ）を発生して、ビット線対と内
部データ線対とを接続するＩ／Ｏゲート回路へ与える。
Ｉ／Ｏゲートの電流駆動力を相対的に小さくし、センス
アンプのセンスノードの急激な電位変化を防止する。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体記憶装置
に関し、特に、電圧レベルの異なる複数の内部電源電圧
を生成する内部電源電圧発生回路を有する半導体記憶装
置に関する。
に関し、特に、電圧レベルの異なる複数の内部電源電圧
を生成する内部電源電圧発生回路を有する半導体記憶装
置に関する。
【０００２】
【従来の技術】図１７は、従来の半導体記憶装置の全体
の構成を概略的に示す図である。図１７において、半導
体記憶装置は、行列状に配列される複数のメモリセルＭ
Ｃを有するメモリセルアレイ９００を含む。このメモリ
セルアレイ９００においては、メモリセルの各行に対応
してワード線ＷＬが配置され、またメモリセルＭＣの各
列に対応してビット線対ＢＬＰが配置される。ワード線
ＷＬには、対応の行のメモリセルＭＣが接続され、ビッ
ト線対ＢＬＰには、対応の列のメモリセルが接続され
る。ビット線対ＢＬＰは、後に詳細に説明するが、相補
なデータ信号を伝達するビット線ＢＬおよび／ＢＬを有
する。
の構成を概略的に示す図である。図１７において、半導
体記憶装置は、行列状に配列される複数のメモリセルＭ
Ｃを有するメモリセルアレイ９００を含む。このメモリ
セルアレイ９００においては、メモリセルの各行に対応
してワード線ＷＬが配置され、またメモリセルＭＣの各
列に対応してビット線対ＢＬＰが配置される。ワード線
ＷＬには、対応の行のメモリセルＭＣが接続され、ビッ
ト線対ＢＬＰには、対応の列のメモリセルが接続され
る。ビット線対ＢＬＰは、後に詳細に説明するが、相補
なデータ信号を伝達するビット線ＢＬおよび／ＢＬを有
する。
【０００３】半導体記憶装置は、さらに、外部からのア
ドレス信号を受けて内部アドレス信号を発生するアドレ
スバッファ９０２と、このアドレスバッファ９０２から
の内部行アドレス信号に従って、メモリセルアレイ９０
０のアドレス指定された行に対応するワード線を選択状
態へ駆動する行選択回路９０４と、アドレスバッファ９
０２からの内部列アドレス信号に従って、メモリセルア
レイ９００のアドレス指定された列を選択するための列
選択信号を発生する列選択回路９０６と、メモリセルア
レイ９００のビット線対ＢＬＰそれぞれに対応して設け
られ、活性化時対応のビット線対の電位を差動増幅する
センスアンプと、列選択回路９０６からの列選択信号に
従って、メモリセルアレイ９００のアドレス指定された
列に対応するビット線対を内部Ｉ／Ｏ線９０７に接続す
るＩ／Ｏゲートを含む。図１７においては、センスアン
プとＩ／Ｏゲートを１つのブロック９０８で示す。
ドレス信号を受けて内部アドレス信号を発生するアドレ
スバッファ９０２と、このアドレスバッファ９０２から
の内部行アドレス信号に従って、メモリセルアレイ９０
０のアドレス指定された行に対応するワード線を選択状
態へ駆動する行選択回路９０４と、アドレスバッファ９
０２からの内部列アドレス信号に従って、メモリセルア
レイ９００のアドレス指定された列を選択するための列
選択信号を発生する列選択回路９０６と、メモリセルア
レイ９００のビット線対ＢＬＰそれぞれに対応して設け
られ、活性化時対応のビット線対の電位を差動増幅する
センスアンプと、列選択回路９０６からの列選択信号に
従って、メモリセルアレイ９００のアドレス指定された
列に対応するビット線対を内部Ｉ／Ｏ線９０７に接続す
るＩ／Ｏゲートを含む。図１７においては、センスアン
プとＩ／Ｏゲートを１つのブロック９０８で示す。
【０００４】半導体記憶装置は、さらに、この装置外部
との間でデータの入出力を行なうための入出力バッファ
９１０と、この入出力バッファ９１０と内部Ｉ／Ｏ線９
０７の間で内部データの授受を行なうリード／ライト回
路９１２を含む。リード／ライト回路９１２は、メモリ
セルアレイ９００から読出されたメモリセルデータを増
幅して入出力バッファ９１０に含まれる出力バッファへ
伝達するプリアンプと、この入出力バッファ９１０に含
まれる入力バッファから与えられる内部書込データに従
って、所定のタイミングで書込データを生成して内部Ｉ
／Ｏ線９０７へ伝達するライトドライバを含む。
との間でデータの入出力を行なうための入出力バッファ
９１０と、この入出力バッファ９１０と内部Ｉ／Ｏ線９
０７の間で内部データの授受を行なうリード／ライト回
路９１２を含む。リード／ライト回路９１２は、メモリ
セルアレイ９００から読出されたメモリセルデータを増
幅して入出力バッファ９１０に含まれる出力バッファへ
伝達するプリアンプと、この入出力バッファ９１０に含
まれる入力バッファから与えられる内部書込データに従
って、所定のタイミングで書込データを生成して内部Ｉ
／Ｏ線９０７へ伝達するライトドライバを含む。
【０００５】この半導体記憶装置は、さらに、外部から
与えられる制御クロック信号、すなわち、ロウアドレス
ストローブ信号／ＲＡＳ、コラムアドレスストローブ信
号／ＣＡＳおよびライトイネーブル信号／ＷＥを受けて
行選択およびデータ入出力に関連する動作を制御するた
めの制御信号を発生するタイミング制御回路９１４と、
このタイミング制御回路９１４からの内部信号に従っ
て、アドレスバッファ９０２から与えられる内部列アド
レス信号の変化を検出するＡＴＤ回路９１６を含む。Ａ
ＴＤ回路９１６からのアドレス変化検出信号ＡＴＤは、
また、タイミング制御回路９１４へ与えられ、列選択に
関連する回路の動作タイミングを決定するために用いら
れる。
与えられる制御クロック信号、すなわち、ロウアドレス
ストローブ信号／ＲＡＳ、コラムアドレスストローブ信
号／ＣＡＳおよびライトイネーブル信号／ＷＥを受けて
行選択およびデータ入出力に関連する動作を制御するた
めの制御信号を発生するタイミング制御回路９１４と、
このタイミング制御回路９１４からの内部信号に従っ
て、アドレスバッファ９０２から与えられる内部列アド
レス信号の変化を検出するＡＴＤ回路９１６を含む。Ａ
ＴＤ回路９１６からのアドレス変化検出信号ＡＴＤは、
また、タイミング制御回路９１４へ与えられ、列選択に
関連する回路の動作タイミングを決定するために用いら
れる。
【０００６】ロウアドレスストローブ信号／ＲＡＳは、
この半導体記憶装置のスタンバイサイクルおよびアクテ
ィブサイクルを決定する信号であり、ロウアドレススト
ローブ信号／ＲＡＳが活性状態のＬレベルとなると、こ
の半導体記憶装置がアクティブサイクルに入り、メモリ
セル選択動作を行なう。コラムアドレスストローブ信号
／ＣＡＳは、コラムアドレス信号のラッチタイミングお
よびデータ入出力タイミングを与える。ライトイネーブ
ル信号／ＷＥは、データの書込／読出モードを指定す
る。データの読出動作タイミングは、コラムアドレスス
トローブ信号／ＣＡＳの活性化により決定される。デー
タの入力タイミングは、コラムアドレスストローブ信号
／ＣＡＳおよびライトイネーブル信号／ＷＥ両者の活性
化により決定される。
この半導体記憶装置のスタンバイサイクルおよびアクテ
ィブサイクルを決定する信号であり、ロウアドレススト
ローブ信号／ＲＡＳが活性状態のＬレベルとなると、こ
の半導体記憶装置がアクティブサイクルに入り、メモリ
セル選択動作を行なう。コラムアドレスストローブ信号
／ＣＡＳは、コラムアドレス信号のラッチタイミングお
よびデータ入出力タイミングを与える。ライトイネーブ
ル信号／ＷＥは、データの書込／読出モードを指定す
る。データの読出動作タイミングは、コラムアドレスス
トローブ信号／ＣＡＳの活性化により決定される。デー
タの入力タイミングは、コラムアドレスストローブ信号
／ＣＡＳおよびライトイネーブル信号／ＷＥ両者の活性
化により決定される。
【０００７】ＡＴＤ回路９１６は、このロウアドレスス
トローブ信号／ＲＡＳが活性状態とされた後に、所定の
タイミングで活性化され、列選択回路９０６およびリー
ド／ライト回路９１２の動作タイミングおよび入出力バ
ッファ９１０における内部読出データの取込タイミング
を決定する。
トローブ信号／ＲＡＳが活性状態とされた後に、所定の
タイミングで活性化され、列選択回路９０６およびリー
ド／ライト回路９１２の動作タイミングおよび入出力バ
ッファ９１０における内部読出データの取込タイミング
を決定する。
【０００８】以下の説明において、「ロウ系動作」は、
行アドレスが入力されて、対応のメモリセルの記憶デー
タがセンスアンプにより増幅されるまでの一連の動作を
示し、「コラム系動作」は、コラムアドレスが入力され
て、対応のビット線対と内部Ｉ／Ｏ線対が接続されて、
メモリセルからのデータの読出／書込が行なわれるまで
の動作を示す。ロウ系動作は、ロウアドレスストローブ
信号／ＲＡＳによって駆動され、一方、コラム系動作
は、アドレス変化検出信号ＡＴＤをトリガとして行なわ
れる。通常、コラムアドレスストローブ信号／ＣＡＳに
よってコラム系の動作が駆動されるが、アドレス信号が
与えられてからデータ読出が行なわれるまでのアドレス
アクセス時間が仕様により決定され、このアクセスタイ
ムに正確に対応するためである。
行アドレスが入力されて、対応のメモリセルの記憶デー
タがセンスアンプにより増幅されるまでの一連の動作を
示し、「コラム系動作」は、コラムアドレスが入力され
て、対応のビット線対と内部Ｉ／Ｏ線対が接続されて、
メモリセルからのデータの読出／書込が行なわれるまで
の動作を示す。ロウ系動作は、ロウアドレスストローブ
信号／ＲＡＳによって駆動され、一方、コラム系動作
は、アドレス変化検出信号ＡＴＤをトリガとして行なわ
れる。通常、コラムアドレスストローブ信号／ＣＡＳに
よってコラム系の動作が駆動されるが、アドレス信号が
与えられてからデータ読出が行なわれるまでのアドレス
アクセス時間が仕様により決定され、このアクセスタイ
ムに正確に対応するためである。
【０００９】図１８は、図１７に示す半導体記憶装置の
メモリセルアレイ９００およびブロック９０８の１列に
関連する部分の構成を概略的に示す図である。図１８に
おいて、ビット線対ＢＬＰは、相補ビット線ＢＬおよび
／ＢＬを有する。このビット線対ＢＬＰに１列のメモリ
セルＭＣが接続される。図１８においては、１つのワー
ド線ＷＬとビット線ＢＬの交差部に対応して配置される
メモリセルＭＣを代表的に示す。このメモリセルＭＣ
は、情報を記憶するメモリセルキャパシタＭＱと、ワー
ド線ＷＬ上の信号電位に応答して導通し、メモリセルキ
ャパシタＭＱを対応のビット線ＢＬに接続するｎチャネ
ルＭＯＳトランジスタで構成されるアクセストランジス
タＭＴを含む。このメモリセルキャパシタＭＱの一方電
極ノード（セルプレート電極ノード）へは、一定の電圧
（電源電圧の１／２）のセルプレート電圧Ｖｃｐが与え
られる。このセルプレート電圧Ｖｃｐを基準として、正
または負の電荷がメモリセルキャパシタＭＱの他方電極
ノード（ストレージノード）に蓄積される。
メモリセルアレイ９００およびブロック９０８の１列に
関連する部分の構成を概略的に示す図である。図１８に
おいて、ビット線対ＢＬＰは、相補ビット線ＢＬおよび
／ＢＬを有する。このビット線対ＢＬＰに１列のメモリ
セルＭＣが接続される。図１８においては、１つのワー
ド線ＷＬとビット線ＢＬの交差部に対応して配置される
メモリセルＭＣを代表的に示す。このメモリセルＭＣ
は、情報を記憶するメモリセルキャパシタＭＱと、ワー
ド線ＷＬ上の信号電位に応答して導通し、メモリセルキ
ャパシタＭＱを対応のビット線ＢＬに接続するｎチャネ
ルＭＯＳトランジスタで構成されるアクセストランジス
タＭＴを含む。このメモリセルキャパシタＭＱの一方電
極ノード（セルプレート電極ノード）へは、一定の電圧
（電源電圧の１／２）のセルプレート電圧Ｖｃｐが与え
られる。このセルプレート電圧Ｖｃｐを基準として、正
または負の電荷がメモリセルキャパシタＭＱの他方電極
ノード（ストレージノード）に蓄積される。
【００１０】ビット線ＢＬ，／ＢＬに対し、ビット線イ
コライズ指示信号φＢＱに応答してビット線ＢＬおよび
／ＢＬを中間電圧Ｖｂｌにイコライズするイコライズ／
プリチャージ回路９０１が設けられる。このビット線プ
リチャージ電圧Ｖｂｌも、電源電圧Ｖｃｃの１／２の中
間電圧レベルである。ビット線イコライズ指示信号φＢ
Ｑは、スタンバイサイクル時に活性状態とされ、アクテ
ィブサイクル時に非活性状態とされる。
コライズ指示信号φＢＱに応答してビット線ＢＬおよび
／ＢＬを中間電圧Ｖｂｌにイコライズするイコライズ／
プリチャージ回路９０１が設けられる。このビット線プ
リチャージ電圧Ｖｂｌも、電源電圧Ｖｃｃの１／２の中
間電圧レベルである。ビット線イコライズ指示信号φＢ
Ｑは、スタンバイサイクル時に活性状態とされ、アクテ
ィブサイクル時に非活性状態とされる。
【００１１】センスアンプ＋Ｉ／Ｏゲートブロック９０
８は、ビット線ＢＬおよび／ＢＬの各対に対して設けら
れ、センスアンプ活性化信号φＳＡの活性化時活性化さ
れ、ビット線ＢＬおよび／ＢＬの電位を差動増幅しかつ
ラッチするセンスアンプ回路９０８ａと、列選択回路９
０６（図１７参照）から与えられる列選択信号ＣＳＬに
従って導通し、ビット線ＢＬおよび／ＢＬを内部Ｉ／Ｏ
線に含まれる内部データ線対９０７ａに接続するＩ／Ｏ
ゲート回路９０８ｂを含む。このＩ／Ｏゲート回路９０
８ｂは、ビット線ＢＬおよび／ＢＬそれぞれに対して設
けられるｎチャネルＭＯＳトランジスタを含む。次に、
この図１７および図１８に示す半導体記憶装置の動作を
図１９に示す波形図を参照して説明する。
８は、ビット線ＢＬおよび／ＢＬの各対に対して設けら
れ、センスアンプ活性化信号φＳＡの活性化時活性化さ
れ、ビット線ＢＬおよび／ＢＬの電位を差動増幅しかつ
ラッチするセンスアンプ回路９０８ａと、列選択回路９
０６（図１７参照）から与えられる列選択信号ＣＳＬに
従って導通し、ビット線ＢＬおよび／ＢＬを内部Ｉ／Ｏ
線に含まれる内部データ線対９０７ａに接続するＩ／Ｏ
ゲート回路９０８ｂを含む。このＩ／Ｏゲート回路９０
８ｂは、ビット線ＢＬおよび／ＢＬそれぞれに対して設
けられるｎチャネルＭＯＳトランジスタを含む。次に、
この図１７および図１８に示す半導体記憶装置の動作を
図１９に示す波形図を参照して説明する。
【００１２】時刻ｔ１以前においては、ロウアドレスス
トローブ信号／ＲＡＳはＨレベルの非活性状態にあり、
半導体記憶装置はスタンバイサイクルにある。この状態
においては、ビット線イコライズ指示信号φＢＱはＨレ
ベルの活性状態にあり、イコライズ／プリチャージ回路
９０１が活性化され、ビット線ＢＬおよび／ＢＬは中間
電圧レベルのＶｂｌレベルにプリチャージされる。ま
た、ワード線ＷＬは非選択状態のＬレベルにあり、また
列選択信号ＣＳＬもＬレベルの非選択状態にある。
トローブ信号／ＲＡＳはＨレベルの非活性状態にあり、
半導体記憶装置はスタンバイサイクルにある。この状態
においては、ビット線イコライズ指示信号φＢＱはＨレ
ベルの活性状態にあり、イコライズ／プリチャージ回路
９０１が活性化され、ビット線ＢＬおよび／ＢＬは中間
電圧レベルのＶｂｌレベルにプリチャージされる。ま
た、ワード線ＷＬは非選択状態のＬレベルにあり、また
列選択信号ＣＳＬもＬレベルの非選択状態にある。
【００１３】時刻ｔ１において、ロウアドレスストロー
ブ信号／ＲＡＳがＬレベルに立下がると、アクティブサ
イクルが始まり、メモリセル選択動作が始まる。このロ
ウアドレスストローブ信号／ＲＡＳの立下がりに従っ
て、外部から与えられるアドレス信号ＡＤが行アドレス
信号Ｘとして取込まれ、行選択回路９０４へ与えられ
る。行選択回路９０４は、タイミング制御回路９１４の
制御の下に活性化され、行アドレス信号Ｘに対応する行
に対応して設けられたワード線ＷＬを選択状態へ駆動す
る。一方、このロウアドレスストローブ信号／ＲＡＳの
立下がりに応答して、ビット線イコライズ指示信号φＢ
ＱはＬレベルの非活性状態となり、イコライズ／プリチ
ャージ回路９０１が非活性状態とされ、ビット線ＢＬお
よび／ＢＬはプリチャージ電圧Ｖｂｌでフローティング
状態となっている。ワード線ＷＬが選択されてその電位
が上昇すると、図１８に示すアクセストランジスタＭＴ
が導通し、メモリセルキャパシタＭＱの蓄積電荷がビッ
ト線ＢＬに伝達される。図１９においては、メモリセル
ＭＣが、Ｈレベルのデータを格納している場合のビット
線ＢＬの電位変化が一例として示される。このビット線
ＢＬおよび／ＢＬの電位差が十分に拡大すると、センス
アンプ活性化信号φＳＡが活性化され、センスアンプ回
路９０８ａ（図１８参照）がこのビット線ＢＬおよび／
ＢＬの電位を差動増幅する。これにより、ビット線ＢＬ
の電位が電源電圧ＶｃｃレベルのＨレベルとなり、ビッ
ト線／ＢＬの電位が接地電圧レベルのＬレベルとなる。
ブ信号／ＲＡＳがＬレベルに立下がると、アクティブサ
イクルが始まり、メモリセル選択動作が始まる。このロ
ウアドレスストローブ信号／ＲＡＳの立下がりに従っ
て、外部から与えられるアドレス信号ＡＤが行アドレス
信号Ｘとして取込まれ、行選択回路９０４へ与えられ
る。行選択回路９０４は、タイミング制御回路９１４の
制御の下に活性化され、行アドレス信号Ｘに対応する行
に対応して設けられたワード線ＷＬを選択状態へ駆動す
る。一方、このロウアドレスストローブ信号／ＲＡＳの
立下がりに応答して、ビット線イコライズ指示信号φＢ
ＱはＬレベルの非活性状態となり、イコライズ／プリチ
ャージ回路９０１が非活性状態とされ、ビット線ＢＬお
よび／ＢＬはプリチャージ電圧Ｖｂｌでフローティング
状態となっている。ワード線ＷＬが選択されてその電位
が上昇すると、図１８に示すアクセストランジスタＭＴ
が導通し、メモリセルキャパシタＭＱの蓄積電荷がビッ
ト線ＢＬに伝達される。図１９においては、メモリセル
ＭＣが、Ｈレベルのデータを格納している場合のビット
線ＢＬの電位変化が一例として示される。このビット線
ＢＬおよび／ＢＬの電位差が十分に拡大すると、センス
アンプ活性化信号φＳＡが活性化され、センスアンプ回
路９０８ａ（図１８参照）がこのビット線ＢＬおよび／
ＢＬの電位を差動増幅する。これにより、ビット線ＢＬ
の電位が電源電圧ＶｃｃレベルのＨレベルとなり、ビッ
ト線／ＢＬの電位が接地電圧レベルのＬレベルとなる。
【００１４】このセンスアンプのセンス動作と並行し
て、コラムアドレスストローブ信号／ＣＡＳに従って、
アドレス信号が列アドレス信号Ｙとして取込まれ、列選
択動作が始まる。実際の列選択動作は、このセンスアン
プのセンス動作完了後に行なわれ、時刻ｔ２においてセ
ンス動作が完了すると、このコラムアドレスストローブ
信号／ＣＡＳに従って列選択動作が行なわれ、時刻ｔ３
において列選択信号ＣＳＬが選択状態のＨレベルとな
り、Ｉ／Ｏゲート回路９０８ｂが導通し、ビット線Ｂ
Ｌ，／ＢＬが内部Ｉ／Ｏ線対９０７ａに接続される。こ
の内部Ｉ／Ｏ線対は、図示しないイコライズ回路により
イコライズされており、内部データ線対９０７ａの電位
が、センスアンプ回路９０８ａにより駆動されて、Ｈレ
ベルおよびＬレベルに変化する。この後、選択列に対す
るデータの書込／読出が行なわれる。
て、コラムアドレスストローブ信号／ＣＡＳに従って、
アドレス信号が列アドレス信号Ｙとして取込まれ、列選
択動作が始まる。実際の列選択動作は、このセンスアン
プのセンス動作完了後に行なわれ、時刻ｔ２においてセ
ンス動作が完了すると、このコラムアドレスストローブ
信号／ＣＡＳに従って列選択動作が行なわれ、時刻ｔ３
において列選択信号ＣＳＬが選択状態のＨレベルとな
り、Ｉ／Ｏゲート回路９０８ｂが導通し、ビット線Ｂ
Ｌ，／ＢＬが内部Ｉ／Ｏ線対９０７ａに接続される。こ
の内部Ｉ／Ｏ線対は、図示しないイコライズ回路により
イコライズされており、内部データ線対９０７ａの電位
が、センスアンプ回路９０８ａにより駆動されて、Ｈレ
ベルおよびＬレベルに変化する。この後、選択列に対す
るデータの書込／読出が行なわれる。
【００１５】次いで、ロウアドレスストローブ信号／Ｒ
ＡＳがＨレベルの非活性状態となり、ワード線ＷＬの電
位がＬレベルに低下し、センスアンプ活性化信号φＳＡ
が非活性状態となり、次いでビット線イコライズ指示信
号φＢＱがＨレベルの活性状態となる。これにより、ビ
ット線ＢＬおよび／ＢＬは再び中間電圧レベルのプリチ
ャージ電圧Ｖｂｌレベルにプリチャージされイコライズ
される。またコラムアドレスストローブ信号／ＣＡＳが
Ｈレベルの非活性状態となると、列選択信号ＣＳがＬレ
ベルに立下がる。
ＡＳがＨレベルの非活性状態となり、ワード線ＷＬの電
位がＬレベルに低下し、センスアンプ活性化信号φＳＡ
が非活性状態となり、次いでビット線イコライズ指示信
号φＢＱがＨレベルの活性状態となる。これにより、ビ
ット線ＢＬおよび／ＢＬは再び中間電圧レベルのプリチ
ャージ電圧Ｖｂｌレベルにプリチャージされイコライズ
される。またコラムアドレスストローブ信号／ＣＡＳが
Ｈレベルの非活性状態となると、列選択信号ＣＳがＬレ
ベルに立下がる。
【００１６】図２０は、図１７に示す半導体記憶装置の
タイミング制御回路、行選択回路および列選択回路の構
成を概略的に示す図である。図２０において、メモリセ
ルアレイ９００においては、ワード線ＷＬとビット線対
ＢＬＰと、このビット線対ＢＬＰに接続されるＩ／Ｏゲ
ート回路９０８ｂを代表的に示す。
タイミング制御回路、行選択回路および列選択回路の構
成を概略的に示す図である。図２０において、メモリセ
ルアレイ９００においては、ワード線ＷＬとビット線対
ＢＬＰと、このビット線対ＢＬＰに接続されるＩ／Ｏゲ
ート回路９０８ｂを代表的に示す。
【００１７】タイミング制御回路９１４は、外部から与
えられるロウアドレスストローブ信号／ＲＡＳを受け
て、内部ロウアドレスストローブ信号ｉｎｔ／ＲＡＳを
生成するＲＡＳバッファ９１４ａと、この内部ロウアド
レスストローブ信号ｉｎｔ／ＲＡＳに従って、アドレス
取込タイミングを制御する信号ＲＡＬ、ＲＡＤＥおよび
ＣＡＩを生成するアドレス制御回路９１４ｂと、ＲＡＳ
バッファ９１４ａからの内部ロウアドレスストローブ信
号ｉｎｔ／ＲＡＳに従ってビット線イコライズ指示信号
φＢＱを発生するビット線イコライズ制御回路９１４ｃ
と、内部ロウアドレスストローブ信号ｉｎｔ／ＲＡＳに
従ってワード線を選択状態へ駆動するタイミングを規定
するワード線駆動信号ＲＸを発生するワード線ドライブ
制御回路９１４ｄと、ビット線イコライズ制御回路９１
４ｃの出力するビット線イコライズ指示信号φＢＱと内
部ロウアドレスストローブ信号ｉｎｔ／ＲＡＳに従って
センスアンプ活性化信号φＳＡを発生するセンスアンプ
制御回路９１４ｅを含む。
えられるロウアドレスストローブ信号／ＲＡＳを受け
て、内部ロウアドレスストローブ信号ｉｎｔ／ＲＡＳを
生成するＲＡＳバッファ９１４ａと、この内部ロウアド
レスストローブ信号ｉｎｔ／ＲＡＳに従って、アドレス
取込タイミングを制御する信号ＲＡＬ、ＲＡＤＥおよび
ＣＡＩを生成するアドレス制御回路９１４ｂと、ＲＡＳ
バッファ９１４ａからの内部ロウアドレスストローブ信
号ｉｎｔ／ＲＡＳに従ってビット線イコライズ指示信号
φＢＱを発生するビット線イコライズ制御回路９１４ｃ
と、内部ロウアドレスストローブ信号ｉｎｔ／ＲＡＳに
従ってワード線を選択状態へ駆動するタイミングを規定
するワード線駆動信号ＲＸを発生するワード線ドライブ
制御回路９１４ｄと、ビット線イコライズ制御回路９１
４ｃの出力するビット線イコライズ指示信号φＢＱと内
部ロウアドレスストローブ信号ｉｎｔ／ＲＡＳに従って
センスアンプ活性化信号φＳＡを発生するセンスアンプ
制御回路９１４ｅを含む。
【００１８】このタイミング制御回路９１４は、さら
に、センスアンプ制御回路９１４ｅからのセンスアンプ
活性化信号φＳＡに従って、コラム系回路の動作を制御
するためのコラムイネーブル信号／ＣＥおよびコラムア
ドレスイネーブル信号ＣＡＤＥを生成するコラム系イン
ターロック制御回路９１４ｆを含む。コラム系インター
ロック制御回路９１４ｆは、センスアンプ活性化信号φ
ＳＡが活性化されてから所定時間経過後に、コラムイネ
ーブル信号／ＣＥおよびコラムアドレスイネーブル信号
ＣＡＤＥを活性状態へ駆動する。このコラムイネーブル
信号／ＣＥの活性化に従ってコラム系回路が動作可能と
なり、またコラムアドレスイネーブル信号ＣＡＤＥの活
性化に従って、内部コラムアドレスの生成が可能とな
る。
に、センスアンプ制御回路９１４ｅからのセンスアンプ
活性化信号φＳＡに従って、コラム系回路の動作を制御
するためのコラムイネーブル信号／ＣＥおよびコラムア
ドレスイネーブル信号ＣＡＤＥを生成するコラム系イン
ターロック制御回路９１４ｆを含む。コラム系インター
ロック制御回路９１４ｆは、センスアンプ活性化信号φ
ＳＡが活性化されてから所定時間経過後に、コラムイネ
ーブル信号／ＣＥおよびコラムアドレスイネーブル信号
ＣＡＤＥを活性状態へ駆動する。このコラムイネーブル
信号／ＣＥの活性化に従ってコラム系回路が動作可能と
なり、またコラムアドレスイネーブル信号ＣＡＤＥの活
性化に従って、内部コラムアドレスの生成が可能とな
る。
【００１９】このタイミング制御回路９１４は、さら
に、外部から与えられるコラムアドレスストローブ信号
／ＣＡＳを受け、コラムアドレスラッチ指示信号ＣＡＬ
を生成するＣＡＳバッファ９１４ｇと、ＣＡＳバッファ
９１４ｇからの内部コラムアドレスストローブ信号とラ
イトイネーブル信号／ＷＥに従って、リード／ライト回
路に含まれるリード回路（プリアンプ）から出力バッフ
ァへのデータ転送を制御するデータ転送指示信号ＤＴを
生成する出力制御回路９１４ｉと、ＡＴＤ回路９１６か
らのアドレス変化検出信号に従ってコラム系回路に対す
る制御信号を発生するコラム系制御回路９１４ｈを含
む。図２０においては、このコラム系制御回路９１４ｈ
からの、コラムデコーダ（列選択回路）９０６ａに与え
られるコラムデコーダイネーブル信号ＣＤＥと内部デー
タ線対９０７ａに設けられたＩＯイコライズ回路９２０
に対するイコライズ指示信号ＩＯＥＱを示す。
に、外部から与えられるコラムアドレスストローブ信号
／ＣＡＳを受け、コラムアドレスラッチ指示信号ＣＡＬ
を生成するＣＡＳバッファ９１４ｇと、ＣＡＳバッファ
９１４ｇからの内部コラムアドレスストローブ信号とラ
イトイネーブル信号／ＷＥに従って、リード／ライト回
路に含まれるリード回路（プリアンプ）から出力バッフ
ァへのデータ転送を制御するデータ転送指示信号ＤＴを
生成する出力制御回路９１４ｉと、ＡＴＤ回路９１６か
らのアドレス変化検出信号に従ってコラム系回路に対す
る制御信号を発生するコラム系制御回路９１４ｈを含
む。図２０においては、このコラム系制御回路９１４ｈ
からの、コラムデコーダ（列選択回路）９０６ａに与え
られるコラムデコーダイネーブル信号ＣＤＥと内部デー
タ線対９０７ａに設けられたＩＯイコライズ回路９２０
に対するイコライズ指示信号ＩＯＥＱを示す。
【００２０】コラムデコーダ９０６ａは、図１７に示す
列選択回路９０６に含まれる。この列選択回路９０６
は、またコラムプリデコーダを含んでもよい。コラムデ
コーダ９０６ａから列選択信号ＣＳＬが生成されてＩ／
Ｏゲート回路９０８ｂに与えられる。ＩＯイコライズ回
路９２０は、データ線イコライズ指示信号ＩＯＥＱの活
性化時、内部データ線対９０７ａの電位をイコライズす
る。
列選択回路９０６に含まれる。この列選択回路９０６
は、またコラムプリデコーダを含んでもよい。コラムデ
コーダ９０６ａから列選択信号ＣＳＬが生成されてＩ／
Ｏゲート回路９０８ｂに与えられる。ＩＯイコライズ回
路９２０は、データ線イコライズ指示信号ＩＯＥＱの活
性化時、内部データ線対９０７ａの電位をイコライズす
る。
【００２１】アドレスバッファ９０２は、外部から与え
られるアドレス信号を受けて、内部ロウアドレス信号を
生成するロウアドレスバッファ９０２ｒと、外部から与
えられるアドレス信号を受けて内部コラムアドレス信号
を生成するコラムアドレスバッファ９０２ｃを含む。ロ
ウアドレスバッファ９０２ｒは、アドレス制御回路９１
４ｂからのロウアドレスラッチ指示信号ＲＡＬに従って
外部からのアドレス信号を取込みかつラッチするアドレ
スラッチ回路９０２ｒａと、アドレス制御回路９１４ｂ
からのロウアドレスイネーブル信号ＲＡＤＥの活性化に
応答して、このアドレスラッチ回路９０２ｒａから与え
られた内部ロウアドレス信号に従って相補な内部ロウア
ドレス信号を生成する内部アドレス発生回路９０２ｒｂ
を含む。
られるアドレス信号を受けて、内部ロウアドレス信号を
生成するロウアドレスバッファ９０２ｒと、外部から与
えられるアドレス信号を受けて内部コラムアドレス信号
を生成するコラムアドレスバッファ９０２ｃを含む。ロ
ウアドレスバッファ９０２ｒは、アドレス制御回路９１
４ｂからのロウアドレスラッチ指示信号ＲＡＬに従って
外部からのアドレス信号を取込みかつラッチするアドレ
スラッチ回路９０２ｒａと、アドレス制御回路９１４ｂ
からのロウアドレスイネーブル信号ＲＡＤＥの活性化に
応答して、このアドレスラッチ回路９０２ｒａから与え
られた内部ロウアドレス信号に従って相補な内部ロウア
ドレス信号を生成する内部アドレス発生回路９０２ｒｂ
を含む。
【００２２】この内部アドレス発生回路９０２ｒｂから
の相補内部ロウアドレス信号は、行選択回路に含まれる
ロウデコーダ／ドライバ９０４ａへ与えられる。このロ
ウデコーダ／ドライバ９０４ａは、内部アドレス発生回
路９０２ｒｂから与えられるアドレス信号をデコード
し、ワード線ドライブ制御回路９１４ｄから与えられる
ワード線駆動信号ＲＸに従ってアドレス指定された行に
対応するワード線を選択状態へ駆動する。行選択回路９
０４は、このロウデコーダ／ドライバ９０４ａに加え
て、ロウプリデコーダを含んでもよい。
の相補内部ロウアドレス信号は、行選択回路に含まれる
ロウデコーダ／ドライバ９０４ａへ与えられる。このロ
ウデコーダ／ドライバ９０４ａは、内部アドレス発生回
路９０２ｒｂから与えられるアドレス信号をデコード
し、ワード線ドライブ制御回路９１４ｄから与えられる
ワード線駆動信号ＲＸに従ってアドレス指定された行に
対応するワード線を選択状態へ駆動する。行選択回路９
０４は、このロウデコーダ／ドライバ９０４ａに加え
て、ロウプリデコーダを含んでもよい。
【００２３】ＡＴＤ回路９１６は、コラム系インターロ
ック制御回路９１４ｆからのコラムイネーブル信号／Ｃ
Ｅの活性化に応答して活性化される。次に、この図２０
に示すタイミング制御回路の動作を、図２１および図２
２に示す信号波形図を参照して説明する。
ック制御回路９１４ｆからのコラムイネーブル信号／Ｃ
Ｅの活性化に応答して活性化される。次に、この図２０
に示すタイミング制御回路の動作を、図２１および図２
２に示す信号波形図を参照して説明する。
【００２４】まず、図２１を参照して、コラムアドレス
ストローブ信号／ＣＡＳがコラムイネーブル信号／ＣＥ
の活性化よりも前に活性状態とされる場合の動作につい
て説明する。
ストローブ信号／ＣＡＳがコラムイネーブル信号／ＣＥ
の活性化よりも前に活性状態とされる場合の動作につい
て説明する。
【００２５】時刻ｔ１以前において、ロウアドレススト
ローブ信号／ＲＡＳおよびコラムアドレスストローブ信
号／ＣＡＳがともにＨレベルの非活性状態にある。半導
体記憶装置は、スタンバイ状態にあり、アドレス制御回
路９１４ｂからのロウアドレスラッチ指示信号ＲＡＬは
非活性状態にあり、またコラムアドレス禁止信号ＣＡＩ
は活性状態にある。この状態においては、ロウアドレス
ラッチ回路９０２ｒａは、外部から与えられるアドレス
信号に従って内部アドレス信号を生成する。一方、コラ
ムアドレスバッファ９０２ｃは、コラムアドレス禁止信
号ＣＡＩの活性化に従って外部からのアドレス信号の取
込が禁止される。ＩＯイコライズ回路９２０は、データ
線イコライズ指示信号ＩＯＥＱの活性化に従って内部デ
ータ線対９０７ａを所定の電圧レベルにイコライズして
いる。
ローブ信号／ＲＡＳおよびコラムアドレスストローブ信
号／ＣＡＳがともにＨレベルの非活性状態にある。半導
体記憶装置は、スタンバイ状態にあり、アドレス制御回
路９１４ｂからのロウアドレスラッチ指示信号ＲＡＬは
非活性状態にあり、またコラムアドレス禁止信号ＣＡＩ
は活性状態にある。この状態においては、ロウアドレス
ラッチ回路９０２ｒａは、外部から与えられるアドレス
信号に従って内部アドレス信号を生成する。一方、コラ
ムアドレスバッファ９０２ｃは、コラムアドレス禁止信
号ＣＡＩの活性化に従って外部からのアドレス信号の取
込が禁止される。ＩＯイコライズ回路９２０は、データ
線イコライズ指示信号ＩＯＥＱの活性化に従って内部デ
ータ線対９０７ａを所定の電圧レベルにイコライズして
いる。
【００２６】時刻ｔ１において、ロウアドレスストロー
ブ信号／ＲＡＳが活性状態のＬレベルに立下がると、ア
クティブサイクルが始まる。このロウアドレスストロー
ブ信号／ＲＡＳの立下がりに応答して、ビット線イコラ
イズ制御回路９１４ｃからのビット線イコライズ指示信
号φＢＱがＬレベルとなり、ビット線対のイコライズが
停止する。また、このロウアドレスストローブ信号／Ｒ
ＡＳの立下がりに応答して、ロウアドレスラッチ指示信
号ＲＡＬがＨレベルに立上がり、アドレスラッチ回路９
０２ｒａがラッチ状態となり、次いでロウアドレスイネ
ーブル信号ＲＡＤＥが活性状態となり、内部アドレス発
生回路９０２ｒｂからの相補内部ロウアドレス信号がこ
のアドレスラッチ回路９０２ｒａによりラッチされたア
ドレス信号に対応した状態となる。
ブ信号／ＲＡＳが活性状態のＬレベルに立下がると、ア
クティブサイクルが始まる。このロウアドレスストロー
ブ信号／ＲＡＳの立下がりに応答して、ビット線イコラ
イズ制御回路９１４ｃからのビット線イコライズ指示信
号φＢＱがＬレベルとなり、ビット線対のイコライズが
停止する。また、このロウアドレスストローブ信号／Ｒ
ＡＳの立下がりに応答して、ロウアドレスラッチ指示信
号ＲＡＬがＨレベルに立上がり、アドレスラッチ回路９
０２ｒａがラッチ状態となり、次いでロウアドレスイネ
ーブル信号ＲＡＤＥが活性状態となり、内部アドレス発
生回路９０２ｒｂからの相補内部ロウアドレス信号がこ
のアドレスラッチ回路９０２ｒａによりラッチされたア
ドレス信号に対応した状態となる。
【００２７】このアドレスラッチ回路９０２ｒａによる
ロウアドレスのラッチが完了すると、コラムアドレス禁
止信号ＣＡＩが非活性状態となり、コラムアドレスバッ
ファ９０２ｃが、外部からのアドレス信号を取込むこと
が可能となる。
ロウアドレスのラッチが完了すると、コラムアドレス禁
止信号ＣＡＩが非活性状態となり、コラムアドレスバッ
ファ９０２ｃが、外部からのアドレス信号を取込むこと
が可能となる。
【００２８】このロウアドレスストローブ信号／ＲＡＳ
の立下がりに従って取込まれてラッチされたアドレス信
号Ｘに従って行選択動作が行なわれ、所定のタイミング
でワード線ドライブ制御回路９１４ｄからワード線駆動
信号ＲＸが生成され、このワード線駆動信号ＲＸに従っ
てロウデコーダ／ドライバ９０４ａがアドレス指定され
たワード線を選択状態へ駆動する。次いで、センスアン
プ制御回路９１４ｅからのセンスアンプ活性化信号φＳ
Ａが時刻ｔ２において活性状態とされ、選択ワード線に
接続されるメモリセルのデータの検知および増幅が行な
われる。
の立下がりに従って取込まれてラッチされたアドレス信
号Ｘに従って行選択動作が行なわれ、所定のタイミング
でワード線ドライブ制御回路９１４ｄからワード線駆動
信号ＲＸが生成され、このワード線駆動信号ＲＸに従っ
てロウデコーダ／ドライバ９０４ａがアドレス指定され
たワード線を選択状態へ駆動する。次いで、センスアン
プ制御回路９１４ｅからのセンスアンプ活性化信号φＳ
Ａが時刻ｔ２において活性状態とされ、選択ワード線に
接続されるメモリセルのデータの検知および増幅が行な
われる。
【００２９】このセンスアンプ活性化信号φＳＡの活性
化より遅い時刻ｔ２においてコラムアドレスストローブ
信号／ＣＡＳがＬレベルの活性状態となり、応じてコラ
ムアドレスラッチ指示信号ＣＡＬがＨレベルの活性状態
となる。これにより、コラムアドレスバッファ９０２ｃ
が外部から与えられるアドレス信号をラッチする。この
状態においては、まだコラムイネーブル信号／ＣＥは非
活性状態にあり、ＡＴＤ回路９１６も非活性状態にあ
る。また、コラムアドレスイネーブル信号ＣＡＤＥも非
活性状態にあり、コラムアドレスバッファ９０２ｃから
の内部列アドレス信号はすべて非選択状態にあり、列選
択動作は行なわれない。
化より遅い時刻ｔ２においてコラムアドレスストローブ
信号／ＣＡＳがＬレベルの活性状態となり、応じてコラ
ムアドレスラッチ指示信号ＣＡＬがＨレベルの活性状態
となる。これにより、コラムアドレスバッファ９０２ｃ
が外部から与えられるアドレス信号をラッチする。この
状態においては、まだコラムイネーブル信号／ＣＥは非
活性状態にあり、ＡＴＤ回路９１６も非活性状態にあ
る。また、コラムアドレスイネーブル信号ＣＡＤＥも非
活性状態にあり、コラムアドレスバッファ９０２ｃから
の内部列アドレス信号はすべて非選択状態にあり、列選
択動作は行なわれない。
【００３０】センスアンプ活性化信号φＳＡが活性化さ
れ、所定の時間が経過すると、時刻ｔ３においては、コ
ラム系インターロック制御回路９１４ｆからのコラムイ
ネーブル信号／ＣＥがＬレベルの活性状態となり、また
コラムアドレスイネーブル信号ＣＡＤＥも活性状態のＨ
レベルとなる。時刻ｔ２以前にアドレス信号が変化する
が、コラムイネーブル信号／ＣＥはＨレベルの非活性状
態にあり、アドレス変化検出信号ＡＴＤはＨレベルを保
持する。このコラムアドレスイネーブル信号ＣＡＤＥの
活性化に従ってコラムアドレスバッファ９０２ｃからの
内部アドレス信号が既にラッチされたアドレス信号に対
応する状態となる。また、ＡＴＤ回路９１６がコラムイ
ネーブル信号／ＣＥの活性化に応答して活性状態とさ
れ、アドレス変化検出信号ＡＴＤをＬレベルに立下げ
て、コラム系制御回路９１４ｈへ与える。コラム系制御
回路９１４ｈは、このアドレス変化検出信号ＡＴＤの立
下がりに応答して、コラムデコーダイネーブル信号ＣＤ
Ｅを活性状態へ駆動する。応じて、コラムデコーダ９０
６ａがコラムアドレスバッファ９０２ｃから与えられた
相補内部列アドレス信号をデコードし、アドレス指定さ
れた列を選択状態へ駆動するための列選択信号ＣＳＬを
選択状態へ駆動する。このときまた、コラム系制御回路
９１４ｈは、内部データ線イコライズ指示信号ＩＯＥＱ
を非活性状態へ駆動し、ＩＯイコライズ回路９２０が非
活性状態とされ、内部データ線のイコライズ動作を停止
する。これにより、Ｉ／Ｏゲート回路９０８ｂを介して
ビット線対ＢＬＰのデータが内部データ線対９０７ａに
伝達され、リード／ライト回路へ伝達され、選択メモリ
セルに対するデータの読出または書込が行なわれる。
れ、所定の時間が経過すると、時刻ｔ３においては、コ
ラム系インターロック制御回路９１４ｆからのコラムイ
ネーブル信号／ＣＥがＬレベルの活性状態となり、また
コラムアドレスイネーブル信号ＣＡＤＥも活性状態のＨ
レベルとなる。時刻ｔ２以前にアドレス信号が変化する
が、コラムイネーブル信号／ＣＥはＨレベルの非活性状
態にあり、アドレス変化検出信号ＡＴＤはＨレベルを保
持する。このコラムアドレスイネーブル信号ＣＡＤＥの
活性化に従ってコラムアドレスバッファ９０２ｃからの
内部アドレス信号が既にラッチされたアドレス信号に対
応する状態となる。また、ＡＴＤ回路９１６がコラムイ
ネーブル信号／ＣＥの活性化に応答して活性状態とさ
れ、アドレス変化検出信号ＡＴＤをＬレベルに立下げ
て、コラム系制御回路９１４ｈへ与える。コラム系制御
回路９１４ｈは、このアドレス変化検出信号ＡＴＤの立
下がりに応答して、コラムデコーダイネーブル信号ＣＤ
Ｅを活性状態へ駆動する。応じて、コラムデコーダ９０
６ａがコラムアドレスバッファ９０２ｃから与えられた
相補内部列アドレス信号をデコードし、アドレス指定さ
れた列を選択状態へ駆動するための列選択信号ＣＳＬを
選択状態へ駆動する。このときまた、コラム系制御回路
９１４ｈは、内部データ線イコライズ指示信号ＩＯＥＱ
を非活性状態へ駆動し、ＩＯイコライズ回路９２０が非
活性状態とされ、内部データ線のイコライズ動作を停止
する。これにより、Ｉ／Ｏゲート回路９０８ｂを介して
ビット線対ＢＬＰのデータが内部データ線対９０７ａに
伝達され、リード／ライト回路へ伝達され、選択メモリ
セルに対するデータの読出または書込が行なわれる。
【００３１】時刻ｔ４において、ロウアドレスストロー
ブ信号／ＲＡＳがＨレベルに立上がると、この半導体記
憶装置は再びスタンバイ状態へ復帰する。このロウアド
レスストローブ信号／ＲＡＳの立上がりに応答して、ロ
ウアドレスイネーブル信号ＲＡＤＥがＬレベルの非活性
状態となり、次いでロウアドレスラッチ指示信号ＲＡＬ
がＬレベルの非活性状態となる。これにより、アドレス
ラッチ回路９０２ｒａは、外部からのアドレス信号を取
込む状態に設定され、一方、内部アドレス発生回路９０
２ｒｂはその相補内部アドレス信号とともに非選択状態
に駆動する。
ブ信号／ＲＡＳがＨレベルに立上がると、この半導体記
憶装置は再びスタンバイ状態へ復帰する。このロウアド
レスストローブ信号／ＲＡＳの立上がりに応答して、ロ
ウアドレスイネーブル信号ＲＡＤＥがＬレベルの非活性
状態となり、次いでロウアドレスラッチ指示信号ＲＡＬ
がＬレベルの非活性状態となる。これにより、アドレス
ラッチ回路９０２ｒａは、外部からのアドレス信号を取
込む状態に設定され、一方、内部アドレス発生回路９０
２ｒｂはその相補内部アドレス信号とともに非選択状態
に駆動する。
【００３２】さらに、このロウアドレスストローブ信号
／ＲＡＳの立上がりに応答して、ワード線駆動信号ＲＸ
およびセンスアンプ活性化信号φＳＡが非活性状態へ駆
動される。このセンスアンプ活性化信号φＳＡの非活性
化に応答して、コラムアドレスイネーブル信号ＣＡＤＥ
およびコラムイネーブル信号／ＣＥが非活性状態とな
る。
／ＲＡＳの立上がりに応答して、ワード線駆動信号ＲＸ
およびセンスアンプ活性化信号φＳＡが非活性状態へ駆
動される。このセンスアンプ活性化信号φＳＡの非活性
化に応答して、コラムアドレスイネーブル信号ＣＡＤＥ
およびコラムイネーブル信号／ＣＥが非活性状態とな
る。
【００３３】このロウアドレスストローブ信号／ＲＡＳ
の立上がりに応答して、コラムアドレス禁止信号ＣＡＩ
がＨレベルに立上がり、コラムアドレスバッファ９０２
ｃが、外部からのアドレス信号を取込むのが禁止され、
また、コラムイネーブル信号／ＣＥもＨレベルの非活性
状態となり、応じてＡＴＤ回路９１６からアドレス変化
検出信号ＡＴＤがＨレベルに立上がり、コラムデコーダ
イネーブル信号ＣＤＥが非活性状態となり、またＩＯイ
コライズ回路９２０は、内部データ線イコライズ指示信
号ＩＯＥＱの活性化に応答して、活性化されて内部デー
タ線対９０７ａを所定の電圧レベルにイコライズする。
の立上がりに応答して、コラムアドレス禁止信号ＣＡＩ
がＨレベルに立上がり、コラムアドレスバッファ９０２
ｃが、外部からのアドレス信号を取込むのが禁止され、
また、コラムイネーブル信号／ＣＥもＨレベルの非活性
状態となり、応じてＡＴＤ回路９１６からアドレス変化
検出信号ＡＴＤがＨレベルに立上がり、コラムデコーダ
イネーブル信号ＣＤＥが非活性状態となり、またＩＯイ
コライズ回路９２０は、内部データ線イコライズ指示信
号ＩＯＥＱの活性化に応答して、活性化されて内部デー
タ線対９０７ａを所定の電圧レベルにイコライズする。
【００３４】次に、コラムアドレスストローブ信号／Ｃ
ＡＳがＨレベルに立上がり、コラムアドレスラッチ指示
信号ＣＡＬがＬレベルとなる。さらに、ビット線イコラ
イズ指示信号φＢＱがＨレベルの活性状態となり、ビッ
ト線対ＢＬＰの電位のプリチャージ／イコライズが行な
われる。
ＡＳがＨレベルに立上がり、コラムアドレスラッチ指示
信号ＣＡＬがＬレベルとなる。さらに、ビット線イコラ
イズ指示信号φＢＱがＨレベルの活性状態となり、ビッ
ト線対ＢＬＰの電位のプリチャージ／イコライズが行な
われる。
【００３５】この図２１に示す動作において、コラムア
ドレスストローブ信号／ＣＡＳがコラムイネーブル信号
／ＣＥの活性化より前に活性状態とされた場合には、コ
ラムイネーブル信号／ＣＥの活性化に従って、列選択動
作が始まり、選択メモリセルへのアクセスが行なわれ
る。
ドレスストローブ信号／ＣＡＳがコラムイネーブル信号
／ＣＥの活性化より前に活性状態とされた場合には、コ
ラムイネーブル信号／ＣＥの活性化に従って、列選択動
作が始まり、選択メモリセルへのアクセスが行なわれ
る。
【００３６】次に、図２２を参照して、コラムイネーブ
ル信号／ＣＥが活性状態とされた後に、コラムアドレス
ストローブ信号／ＣＡＳがＬレベルの活性状態となる場
合の動作について説明する。
ル信号／ＣＥが活性状態とされた後に、コラムアドレス
ストローブ信号／ＣＡＳがＬレベルの活性状態となる場
合の動作について説明する。
【００３７】時刻ｔ０において、ロウアドレスストロー
ブ信号／ＲＡＳがＬレベルの活性状態となる。このロウ
アドレスストローブ信号／ＲＡＳの活性化に応答して、
そのときに与えられているアドレス信号ＡＤは、ロウア
ドレス信号（Ｘ）として取込まれ、行選択動作が行なわ
れる。この選択動作に従って、選択ワード線に接続され
るメモリセルのデータが対応のビット線に読出される。
図２２において、２つのビット線対ＢＬＰ０およびＢＬ
Ｐ１を代表的に示し、ビット線対ＢＬＰ０には、Ｈレベ
ルのデータが読出され、ビット線対ＢＬＰ１には、Ｌレ
ベルのデータが読出された場合の波形が一例として示さ
れる。
ブ信号／ＲＡＳがＬレベルの活性状態となる。このロウ
アドレスストローブ信号／ＲＡＳの活性化に応答して、
そのときに与えられているアドレス信号ＡＤは、ロウア
ドレス信号（Ｘ）として取込まれ、行選択動作が行なわ
れる。この選択動作に従って、選択ワード線に接続され
るメモリセルのデータが対応のビット線に読出される。
図２２において、２つのビット線対ＢＬＰ０およびＢＬ
Ｐ１を代表的に示し、ビット線対ＢＬＰ０には、Ｈレベ
ルのデータが読出され、ビット線対ＢＬＰ１には、Ｌレ
ベルのデータが読出された場合の波形が一例として示さ
れる。
【００３８】この状態においては、まだ、コラムイネー
ブル信号／ＣＥおよびコラムアドレスイネーブル信号Ｃ
ＡＤＥはともに非活性状態にあり、内部列アドレス信号
の発生および列選択動作は禁止されている。
ブル信号／ＣＥおよびコラムアドレスイネーブル信号Ｃ
ＡＤＥはともに非活性状態にあり、内部列アドレス信号
の発生および列選択動作は禁止されている。
【００３９】センスアンプが活性化され、選択メモリセ
ルデータに従って各ビット線対のデータがそれぞれＨレ
ベルおよびＬレベルに確定すると、時刻ｔ１において、
図２０に示すコラム系インターロック制御回路からのコ
ラムイネーブル信号／ＣＥおよびコラムアドレスイネー
ブル信号ＣＡＤＥが活性状態となる。ロウアドレススト
ローブ信号／ＲＡＳがＬレベルの活性状態にあり、また
コラムアドレスストローブ信号／ＣＡＳがＨレベルにあ
るため、コラムアドレスバッファ９０２ｃは、外部から
与えられるアドレス信号を取込み、このコラムアドレス
イネーブル信号ＣＡＤＥに従って相補内部コラムアドレ
ス信号を生成する。このコラムアドレスバッファ９０２
ｃからの内部コラムアドレス信号は既に変化を完了して
おり、ＡＴＤ回路９１６は、コラムイネーブル信号／Ｃ
Ｅの立下がりに応答してアドレス変化検出信号ＡＴＤを
Ｌレベルに立下げる。このアドレス変化検出信号ＡＴＤ
の立下がりに応答して、コラムデコーダイネーブル信号
ＣＤＥが活性状態とされ、また内部データ線イコライズ
指示信号ＩＯＥＱが非活性状態とされる。これにより、
コラムデコーダ９０６ａが、そのときの与えられたアド
レス信号Ｙ０に従って列選択動作を行なう。図２２にお
いては、この列アドレス信号Ｙ０に従ってビット線対Ｂ
ＬＰ０が選択され、内部データ線９０７ａに、このビッ
ト線対ＢＬＰ０のＨレベルデータが読出された場合の波
形が示される。
ルデータに従って各ビット線対のデータがそれぞれＨレ
ベルおよびＬレベルに確定すると、時刻ｔ１において、
図２０に示すコラム系インターロック制御回路からのコ
ラムイネーブル信号／ＣＥおよびコラムアドレスイネー
ブル信号ＣＡＤＥが活性状態となる。ロウアドレススト
ローブ信号／ＲＡＳがＬレベルの活性状態にあり、また
コラムアドレスストローブ信号／ＣＡＳがＨレベルにあ
るため、コラムアドレスバッファ９０２ｃは、外部から
与えられるアドレス信号を取込み、このコラムアドレス
イネーブル信号ＣＡＤＥに従って相補内部コラムアドレ
ス信号を生成する。このコラムアドレスバッファ９０２
ｃからの内部コラムアドレス信号は既に変化を完了して
おり、ＡＴＤ回路９１６は、コラムイネーブル信号／Ｃ
Ｅの立下がりに応答してアドレス変化検出信号ＡＴＤを
Ｌレベルに立下げる。このアドレス変化検出信号ＡＴＤ
の立下がりに応答して、コラムデコーダイネーブル信号
ＣＤＥが活性状態とされ、また内部データ線イコライズ
指示信号ＩＯＥＱが非活性状態とされる。これにより、
コラムデコーダ９０６ａが、そのときの与えられたアド
レス信号Ｙ０に従って列選択動作を行なう。図２２にお
いては、この列アドレス信号Ｙ０に従ってビット線対Ｂ
ＬＰ０が選択され、内部データ線９０７ａに、このビッ
ト線対ＢＬＰ０のＨレベルデータが読出された場合の波
形が示される。
【００４０】時刻ｔ２において、アドレス信号が変化さ
れると、この状態においても、まだコラムアドレススト
ローブ信号／ＣＡＳがＨレベルであり、ＡＴＤ回路９１
６がワンショットのアドレス変化検出信号ＡＴＤを発生
する。このアドレス変化検出信号ＡＴＤの活性化（立上
がり）に応答して、コラムデコーダイネーブル信号ＣＤ
ＥがＬレベルの非活性状態となり、また内部データ線イ
コライズ指示信号ＩＯＥＱがＨレベルの活性状態とされ
る。これにより、内部列アドレス信号Ｙ０に従った列選
択動作が停止し、ビット線対ＢＬＰ０は内部データ線対
９０７ａから切離され、この内部データ線対９０７ａ
が、ＩＯイコライズ回路９２０により、所定の電圧レベ
ルにイコライズされる。
れると、この状態においても、まだコラムアドレススト
ローブ信号／ＣＡＳがＨレベルであり、ＡＴＤ回路９１
６がワンショットのアドレス変化検出信号ＡＴＤを発生
する。このアドレス変化検出信号ＡＴＤの活性化（立上
がり）に応答して、コラムデコーダイネーブル信号ＣＤ
ＥがＬレベルの非活性状態となり、また内部データ線イ
コライズ指示信号ＩＯＥＱがＨレベルの活性状態とされ
る。これにより、内部列アドレス信号Ｙ０に従った列選
択動作が停止し、ビット線対ＢＬＰ０は内部データ線対
９０７ａから切離され、この内部データ線対９０７ａ
が、ＩＯイコライズ回路９２０により、所定の電圧レベ
ルにイコライズされる。
【００４１】このアドレス変化検出信号ＡＴＤは所定の
時間幅を有するワンショットのパルス信号であり、再び
アドレス変化検出信号ＡＴＤがＬレベルに立下がると、
コラムデコーダイネーブル信号ＣＤＥが活性状態とさ
れ、また内部データ線イコライズ指示信号ＩＯＥＱがＬ
レベルの非活性状態となる。これにより、内部データ線
対９０７ａのイコライズ動作が完了し、アドレス信号Ｙ
１に従って列選択動作が行なわれ、ビット線対ＢＬＰ１
が内部データ線対９０７ａに接続される。
時間幅を有するワンショットのパルス信号であり、再び
アドレス変化検出信号ＡＴＤがＬレベルに立下がると、
コラムデコーダイネーブル信号ＣＤＥが活性状態とさ
れ、また内部データ線イコライズ指示信号ＩＯＥＱがＬ
レベルの非活性状態となる。これにより、内部データ線
対９０７ａのイコライズ動作が完了し、アドレス信号Ｙ
１に従って列選択動作が行なわれ、ビット線対ＢＬＰ１
が内部データ線対９０７ａに接続される。
【００４２】時刻ｔ３において、この内部データ線対９
０７ａのイコライズが完了した時点において、まだ内部
データ線対９０７ａのイコライズが完了していない場合
においても、ビット線対ＢＬＰ１に設けられたセンスア
ンプ回路の機能により、内部データ線対９０７ａのデー
タは、ビット線対ＢＬＰ１のデータＬに応じて変化す
る。
０７ａのイコライズが完了した時点において、まだ内部
データ線対９０７ａのイコライズが完了していない場合
においても、ビット線対ＢＬＰ１に設けられたセンスア
ンプ回路の機能により、内部データ線対９０７ａのデー
タは、ビット線対ＢＬＰ１のデータＬに応じて変化す
る。
【００４３】時刻ｔ４においてコラムアドレスストロー
ブ信号／ＣＡＳがＬレベルに立下がると、図１９に示す
コラムアドレスラッチ指示信号ＣＡＬが活性状態とさ
れ、コラムアドレスバッファ９０２ｃがアドレスラッチ
状態となり、この間、内部列アドレス信号は変化しな
い。
ブ信号／ＣＡＳがＬレベルに立下がると、図１９に示す
コラムアドレスラッチ指示信号ＣＡＬが活性状態とさ
れ、コラムアドレスバッファ９０２ｃがアドレスラッチ
状態となり、この間、内部列アドレス信号は変化しな
い。
【００４４】この図２２に示すように、コラムイネーブ
ル信号／ＣＥの活性化の後に、コラムアドレスストロー
ブ信号／ＣＡＳが活性化される場合、アドレス信号ＡＤ
の内部ロウアドレス信号Ｘが変化しない場合において
も、コラムアドレスバッファ９０２ｃが活性化され、そ
のときに与えられたアドレス信号に従って相補内部列ア
ドレス信号を生成し、コラムイネーブル信号／ＣＥの活
性化により、アドレス変化検出信号ＡＴＤをＬレベルに
立下げて列選択を行なう。以降、アドレス信号が変化す
ると、ＡＴＤ回路９１６からのアドレス変化検出信号Ａ
ＴＤが活性状態とされ、列選択動作が行なわれる。この
動作は、コラムアドレスストローブ信号／ＣＡＳが活性
状態とされるまで、アドレス信号の変化に従って繰返さ
れ、コラム系回路が動作する。コラムアドレスストロー
ブ信号／ＣＡＳは、装置外部とのデータの入出力タイミ
ングおよびコラムアドレス信号のラッチタイミングを与
えているだけである。
ル信号／ＣＥの活性化の後に、コラムアドレスストロー
ブ信号／ＣＡＳが活性化される場合、アドレス信号ＡＤ
の内部ロウアドレス信号Ｘが変化しない場合において
も、コラムアドレスバッファ９０２ｃが活性化され、そ
のときに与えられたアドレス信号に従って相補内部列ア
ドレス信号を生成し、コラムイネーブル信号／ＣＥの活
性化により、アドレス変化検出信号ＡＴＤをＬレベルに
立下げて列選択を行なう。以降、アドレス信号が変化す
ると、ＡＴＤ回路９１６からのアドレス変化検出信号Ａ
ＴＤが活性状態とされ、列選択動作が行なわれる。この
動作は、コラムアドレスストローブ信号／ＣＡＳが活性
状態とされるまで、アドレス信号の変化に従って繰返さ
れ、コラム系回路が動作する。コラムアドレスストロー
ブ信号／ＣＡＳは、装置外部とのデータの入出力タイミ
ングおよびコラムアドレス信号のラッチタイミングを与
えているだけである。
【００４５】この場合、内部データ線対９０７ａのイコ
ライズ期間は、アドレス変化検出信号ＡＴＤのパルス幅
により決定される。アドレス変化検出信号ＡＴＤのパル
ス幅を十分大きくすれば、すなわち、内部データ線イコ
ライズ指示信号ＩＯＥＱのパルス幅を十分大きくすれ
ば、内部データ線対は確実に所定の電圧レベルにイコラ
イズされる。しかしながらこの場合、列選択動作開始が
遅れるため、高速アクセスが実現されない。したがっ
て、この内部データ線対イコライズ期間を長くすること
はできない（コラムデコーダは、内部データ線対イコラ
イズ信号の非活性化の後に活性状態とされている）。し
たがって、このような列選択動作はページモードなどの
高速シリアルアクセスモードにおいて通常生じており、
このような不十分な内部データ線対のイコライズに対し
ても確実にメモリセルデータを読出すための対策が必要
となる。
ライズ期間は、アドレス変化検出信号ＡＴＤのパルス幅
により決定される。アドレス変化検出信号ＡＴＤのパル
ス幅を十分大きくすれば、すなわち、内部データ線イコ
ライズ指示信号ＩＯＥＱのパルス幅を十分大きくすれ
ば、内部データ線対は確実に所定の電圧レベルにイコラ
イズされる。しかしながらこの場合、列選択動作開始が
遅れるため、高速アクセスが実現されない。したがっ
て、この内部データ線対イコライズ期間を長くすること
はできない（コラムデコーダは、内部データ線対イコラ
イズ信号の非活性化の後に活性状態とされている）。し
たがって、このような列選択動作はページモードなどの
高速シリアルアクセスモードにおいて通常生じており、
このような不十分な内部データ線対のイコライズに対し
ても確実にメモリセルデータを読出すための対策が必要
となる。
【００４６】図２３は、センスアンプ回路とＩ／Ｏゲー
ト回路の部分の構成を示す図である。図２３において、
センスアンプ回路ＳＡ（９０８ａ）は、その一方導通端
子がセンスノードＳＮＤａに出力されかつそのゲートが
センスノードＳＮＤｂに接続されるｐチャネルＭＯＳト
ランジスタＰ１と、その一方導通ノードがセンスノード
ＳＮＤｂに接続されかつそのゲートがセンスノードＳＮ
Ｄａに接続されるｐチャネルＭＯＳトランジスタＰ２
と、センスアンプ活性化信号φＳＰの活性化に応答し
て、電源電圧ＶｃｃをｐチャネルＭＯＳトランジスタＰ
１およびＰ２の他方導通端子（ソース）へ伝達するｐチ
ャネルＭＯＳトランジスタＰ３を含む。センスノードＳ
ＮＤａは、ビット線ＢＬ上のノードであり、センスノー
ドＳＮＤｂは、ビット線／ＢＬ上のノードである。
ト回路の部分の構成を示す図である。図２３において、
センスアンプ回路ＳＡ（９０８ａ）は、その一方導通端
子がセンスノードＳＮＤａに出力されかつそのゲートが
センスノードＳＮＤｂに接続されるｐチャネルＭＯＳト
ランジスタＰ１と、その一方導通ノードがセンスノード
ＳＮＤｂに接続されかつそのゲートがセンスノードＳＮ
Ｄａに接続されるｐチャネルＭＯＳトランジスタＰ２
と、センスアンプ活性化信号φＳＰの活性化に応答し
て、電源電圧ＶｃｃをｐチャネルＭＯＳトランジスタＰ
１およびＰ２の他方導通端子（ソース）へ伝達するｐチ
ャネルＭＯＳトランジスタＰ３を含む。センスノードＳ
ＮＤａは、ビット線ＢＬ上のノードであり、センスノー
ドＳＮＤｂは、ビット線／ＢＬ上のノードである。
【００４７】センスアンプ回路ＳＡは、さらに、この一
方導通端子がセンスノードＳＮＤａに接続され、かつそ
のゲートがセンスノードＳＮＤｂに接続されるｎチャネ
ルＭＯＳトランジスタＮ１と、その一方導通端子がセン
スノードＳＮＤｂに接続され、かつそのゲートがセンス
ノードＳＮＤａに接続されるｎチャネルＭＯＳトランジ
スタＮ２と、センスアンプ活性化信号φＳＮの活性化時
導通し、ｎチャネルＭＯＳトランジスタＮ１およびＮ２
の他方導通端子（ソース）へ接地電圧Ｖｓｓを伝達する
ｎチャネルＭＯＳトランジスタＮ３を含む。
方導通端子がセンスノードＳＮＤａに接続され、かつそ
のゲートがセンスノードＳＮＤｂに接続されるｎチャネ
ルＭＯＳトランジスタＮ１と、その一方導通端子がセン
スノードＳＮＤｂに接続され、かつそのゲートがセンス
ノードＳＮＤａに接続されるｎチャネルＭＯＳトランジ
スタＮ２と、センスアンプ活性化信号φＳＮの活性化時
導通し、ｎチャネルＭＯＳトランジスタＮ１およびＮ２
の他方導通端子（ソース）へ接地電圧Ｖｓｓを伝達する
ｎチャネルＭＯＳトランジスタＮ３を含む。
【００４８】このセンスアンプ回路ＳＡは、センスノー
ドＳＮＤａおよびＳＮＤｂの高電位のセンスノードを電
源電圧Ｖｃｃレベルに駆動し、一方低電位のセンスノー
ドを接地電圧レベルに駆動する。
ドＳＮＤａおよびＳＮＤｂの高電位のセンスノードを電
源電圧Ｖｃｃレベルに駆動し、一方低電位のセンスノー
ドを接地電圧レベルに駆動する。
【００４９】Ｉ／Ｏゲート回路９０８ｂは、列選択信号
ＣＳＬａの活性化に応答して導通し、ビット線ＢＬおよ
び／ＢＬを内部データバス線９０７ａａおよび９０７ａ
ｂに接続するｎチャネルＭＯＳトランジスタで構成され
るトランスファゲートＴａおよびＴｂを含む。この内部
データバス線９０７ａａおよび９０７ａｂに対し、ＩＯ
イコライズ回路９２０が設けられる。このＩＯイコライ
ズ回路９２０は、内部データ線イコライズ指示信号ＩＯ
ＥＱの活性化に応答して導通し、内部データ線９０７ａ
ａおよび９０７ａｂを電気的に短絡するｎチャネルＭＯ
Ｓトランジスタを含む。次にこの図２３に示すセンスア
ンプ回路と、Ｉ／Ｏゲート回路の動作について簡単に説
明する。
ＣＳＬａの活性化に応答して導通し、ビット線ＢＬおよ
び／ＢＬを内部データバス線９０７ａａおよび９０７ａ
ｂに接続するｎチャネルＭＯＳトランジスタで構成され
るトランスファゲートＴａおよびＴｂを含む。この内部
データバス線９０７ａａおよび９０７ａｂに対し、ＩＯ
イコライズ回路９２０が設けられる。このＩＯイコライ
ズ回路９２０は、内部データ線イコライズ指示信号ＩＯ
ＥＱの活性化に応答して導通し、内部データ線９０７ａ
ａおよび９０７ａｂを電気的に短絡するｎチャネルＭＯ
Ｓトランジスタを含む。次にこの図２３に示すセンスア
ンプ回路と、Ｉ／Ｏゲート回路の動作について簡単に説
明する。
【００５０】図２３に示すように、ビット線ＢＬの電位
が接地電圧ＶｓｓレベルのＬレベル、ビット線／ＢＬが
電源電圧ＶｃｃレベルのＨレベルにあり、また内部デー
タ線９０７ａａおよび９０７ａｂには、図示しない別の
ビット線対からＨレベルのデータが読出されており、内
部データ線９０７ａａがＨレベル、内部データ線９０７
ａｂがＬレベルの状態を考える。また、内部データ線９
０７ａａおよび９０７ａｂには、それぞれ寄生容量Ｃｐ
が存在している。
が接地電圧ＶｓｓレベルのＬレベル、ビット線／ＢＬが
電源電圧ＶｃｃレベルのＨレベルにあり、また内部デー
タ線９０７ａａおよび９０７ａｂには、図示しない別の
ビット線対からＨレベルのデータが読出されており、内
部データ線９０７ａａがＨレベル、内部データ線９０７
ａｂがＬレベルの状態を考える。また、内部データ線９
０７ａａおよび９０７ａｂには、それぞれ寄生容量Ｃｐ
が存在している。
【００５１】今、図２４に示すように、図示しないビッ
ト線対のデータが内部データ線９０７ａａおよび９０７
ａｂに読出され、内部データ線９０７ａａの電位がＨレ
ベル、内部データ線９０７ａｂの電位がＬレベルの状態
である。アドレス信号が変化すると、内部データ線イコ
ライズ指示信号ＩＯＥＱが時刻ｔａにおいてＨレベルの
活性状態となり、内部データ線９０７ａａおよび９０７
ａｂが電気的に短絡され、この電位が中間電位レベル方
向へ変化する。この電位変化は、寄生容量Ｃｐに蓄積さ
れた電荷の移動により生じる。内部データ線イコライズ
指示信号ＩＯＥＱが時刻ｔｂにおいて、非活性状態とな
ると、この内部データ線９０７ａａおよび９０７ａｂの
イコライズが停止する。この時刻ｔｂにおいて、内部デ
ータ線９０７ａａおよび９０７ａｂの電位は、完全にイ
コライズされておらず、内部データ線９０７ａａの電位
は、内部データ線９０７ａｂの電位よりも高いレベルに
ある。
ト線対のデータが内部データ線９０７ａａおよび９０７
ａｂに読出され、内部データ線９０７ａａの電位がＨレ
ベル、内部データ線９０７ａｂの電位がＬレベルの状態
である。アドレス信号が変化すると、内部データ線イコ
ライズ指示信号ＩＯＥＱが時刻ｔａにおいてＨレベルの
活性状態となり、内部データ線９０７ａａおよび９０７
ａｂが電気的に短絡され、この電位が中間電位レベル方
向へ変化する。この電位変化は、寄生容量Ｃｐに蓄積さ
れた電荷の移動により生じる。内部データ線イコライズ
指示信号ＩＯＥＱが時刻ｔｂにおいて、非活性状態とな
ると、この内部データ線９０７ａａおよび９０７ａｂの
イコライズが停止する。この時刻ｔｂにおいて、内部デ
ータ線９０７ａａおよび９０７ａｂの電位は、完全にイ
コライズされておらず、内部データ線９０７ａａの電位
は、内部データ線９０７ａｂの電位よりも高いレベルに
ある。
【００５２】この状態において、時刻ｔｂにおいて、列
選択信号ＣＳＬａが選択状態へ駆動され、Ｉ／Ｏゲート
回路９０８ｂが導通し、ビット線ＢＬおよび／ＢＬが内
部データ線９０７ａａおよび９０７ａｂに電気的に接続
される。センスアンプ回路ＳＡは、センスノードＳＮＤ
ａおよびＳＮＤｂを介してビット線ＢＬおよび／ＢＬの
電位をそれぞれＬレベルおよびＨレベルに保持してい
る。しかしながら、このとき、急激に、センスノードＳ
ＮＤａおよびＳＮＤｂが、内部データ線９０７ａａおよ
び９０７ａｂに電気的に接続されると、このセンスノー
ドＳＮＤａおよびＳＮＤｂの電位が変化する。センスア
ンプ回路ＳＡは、この新たに付加された逆データ電位に
充電された寄生容量Ｃｐを駆動する必要がある。このた
め、センスアンプの電源電圧Ｖｃｃの電圧レベルが低下
し、応じてセンスアンプの駆動能力が低下する。センス
ノードＳＮＤａおよびＳＮＤｂの電位が逆データにより
急激に変化した場合、センスアンプ回路ＳＡは、元のデ
ータを保持することができず、そのラッチ状態が反転
し、ビット線ＢＬおよび／ＢＬの電位レベルがそれぞれ
ＨレベルおよびＬレベルとなり、メモリセルデータが反
転する。
選択信号ＣＳＬａが選択状態へ駆動され、Ｉ／Ｏゲート
回路９０８ｂが導通し、ビット線ＢＬおよび／ＢＬが内
部データ線９０７ａａおよび９０７ａｂに電気的に接続
される。センスアンプ回路ＳＡは、センスノードＳＮＤ
ａおよびＳＮＤｂを介してビット線ＢＬおよび／ＢＬの
電位をそれぞれＬレベルおよびＨレベルに保持してい
る。しかしながら、このとき、急激に、センスノードＳ
ＮＤａおよびＳＮＤｂが、内部データ線９０７ａａおよ
び９０７ａｂに電気的に接続されると、このセンスノー
ドＳＮＤａおよびＳＮＤｂの電位が変化する。センスア
ンプ回路ＳＡは、この新たに付加された逆データ電位に
充電された寄生容量Ｃｐを駆動する必要がある。このた
め、センスアンプの電源電圧Ｖｃｃの電圧レベルが低下
し、応じてセンスアンプの駆動能力が低下する。センス
ノードＳＮＤａおよびＳＮＤｂの電位が逆データにより
急激に変化した場合、センスアンプ回路ＳＡは、元のデ
ータを保持することができず、そのラッチ状態が反転
し、ビット線ＢＬおよび／ＢＬの電位レベルがそれぞれ
ＨレベルおよびＬレベルとなり、メモリセルデータが反
転する。
【００５３】このようなデータの衝突によるデータの反
転を防止するためには、センスアンプのセンスノードＳ
ＮＤａおよびＳＮＤｂの電圧レベルの変化を比較的緩や
かにすることが要求されるとともに、このＩ／Ｏゲート
回路９０８ｂに含まれるトランスファゲートＴａおよび
Ｔｂの駆動力と、センスアンプを構成するＭＯＳトラン
ジスタＰ１〜Ｐ３およびＮ１〜Ｎ３の駆動力をバランス
させる必要がある。すなわち、図２５に示すように、セ
ンスノードＳＮＤａおよびＳＮＤｂの電位変化が急激な
場合には、センスアンプはこの急激な電圧変化に従って
そのラッチ状態が反転し、一方緩やかにセンスノードの
電圧レベルが変化する場合には元のラッチ状態を保持す
る。
転を防止するためには、センスアンプのセンスノードＳ
ＮＤａおよびＳＮＤｂの電圧レベルの変化を比較的緩や
かにすることが要求されるとともに、このＩ／Ｏゲート
回路９０８ｂに含まれるトランスファゲートＴａおよび
Ｔｂの駆動力と、センスアンプを構成するＭＯＳトラン
ジスタＰ１〜Ｐ３およびＮ１〜Ｎ３の駆動力をバランス
させる必要がある。すなわち、図２５に示すように、セ
ンスノードＳＮＤａおよびＳＮＤｂの電位変化が急激な
場合には、センスアンプはこの急激な電圧変化に従って
そのラッチ状態が反転し、一方緩やかにセンスノードの
電圧レベルが変化する場合には元のラッチ状態を保持す
る。
【００５４】したがって、この内部データ線９０７ａａ
および９０７ａｂのイコライズが不完全な場合において
データの衝突が生じる場合でも、センスアンプ回路のラ
ッチ状態が反転しないようにする必要がある。センスノ
ードＳＮＤａおよびＳＮＤｂの電圧変化速度を緩やかと
するために、トランスファゲートＴａおよびＴｂの駆動
力を十分小さくした場合、データ書込時において、セン
スノードＳＮＤａおよびＳＮＤｂの電位変化が遅く、高
速でデータ書込を行なうことができない。また、逆に、
センスノードＳＮＤａおよびＳＮＤｂの電圧に従って内
部データ線９０７ａａおよび９０７ａｂを高速で駆動す
ることができず、また高速データ読出を行なうことがで
きない。したがって、高速でかつ安定にデータの書込／
読出を行なうために、このセンスアンプ回路を構成する
ＭＯＳトランジスタＰ１〜Ｐ３およびＮ１〜Ｎ３とトラ
ンスファゲートＴａおよびＴｂとの間で、極めて微妙な
サイズの調節を行なう必要がある。
および９０７ａｂのイコライズが不完全な場合において
データの衝突が生じる場合でも、センスアンプ回路のラ
ッチ状態が反転しないようにする必要がある。センスノ
ードＳＮＤａおよびＳＮＤｂの電圧変化速度を緩やかと
するために、トランスファゲートＴａおよびＴｂの駆動
力を十分小さくした場合、データ書込時において、セン
スノードＳＮＤａおよびＳＮＤｂの電位変化が遅く、高
速でデータ書込を行なうことができない。また、逆に、
センスノードＳＮＤａおよびＳＮＤｂの電圧に従って内
部データ線９０７ａａおよび９０７ａｂを高速で駆動す
ることができず、また高速データ読出を行なうことがで
きない。したがって、高速でかつ安定にデータの書込／
読出を行なうために、このセンスアンプ回路を構成する
ＭＯＳトランジスタＰ１〜Ｐ３およびＮ１〜Ｎ３とトラ
ンスファゲートＴａおよびＴｂとの間で、極めて微妙な
サイズの調節を行なう必要がある。
【００５５】
【発明が解決しようとする課題】半導体記憶装置の記憶
容量の増大に伴って、素子も微細化され、素子の信頼性
保証、低消費電力化および高速動作性のため、半導体記
憶装置の動作電源電圧を低くする必要がある。消費電力
が電源電圧の二乗に比例し、また、信号振幅を小さくす
れば信号線の高速充放電が可能となるためである。しか
しながら、システムを構成するプロセサなどの構成要素
であるＭＯＳトランジスタは、半導体記憶装置ほど微細
化が進んでおらず、半導体記憶装置に必要とされるほど
低い電源電圧を用いることはできず、半導体記憶装置の
動作電源電圧は、プロセサなどが必要とするシステム電
源電圧により決定される。このため、半導体記憶装置に
おいて、外部電源電圧を内部で所望の電源電圧レベルに
降下させて内部電源電圧を発生する内部電源電圧発生回
路が用いられる。このような内部電源電圧を発生する回
路は、内部降圧回路と呼ばれている。
容量の増大に伴って、素子も微細化され、素子の信頼性
保証、低消費電力化および高速動作性のため、半導体記
憶装置の動作電源電圧を低くする必要がある。消費電力
が電源電圧の二乗に比例し、また、信号振幅を小さくす
れば信号線の高速充放電が可能となるためである。しか
しながら、システムを構成するプロセサなどの構成要素
であるＭＯＳトランジスタは、半導体記憶装置ほど微細
化が進んでおらず、半導体記憶装置に必要とされるほど
低い電源電圧を用いることはできず、半導体記憶装置の
動作電源電圧は、プロセサなどが必要とするシステム電
源電圧により決定される。このため、半導体記憶装置に
おいて、外部電源電圧を内部で所望の電源電圧レベルに
降下させて内部電源電圧を発生する内部電源電圧発生回
路が用いられる。このような内部電源電圧を発生する回
路は、内部降圧回路と呼ばれている。
【００５６】図２６は、従来の、内部降圧回路を有する
半導体記憶装置の全体の構成を概略的に示す図である。
図２６において、半導体記憶装置は、外部電源電圧ｅｘ
ｔＶｃｃを受けて、アレイ用電源電圧ＶｃｃＡを発生す
る内部降圧回路９５０と、外部電源電圧ｅｘｔＶｃｃを
受けて、周辺用内部電源電圧ＶｃｃＰを生成する内部降
圧回路９５２を含む。内部降圧回路９５０からのアレイ
用内部電源電圧ＶｃｃＡは、アレイ系回路９５４へ与え
られ、内部降圧回路９５２からの周辺用内部電源電圧Ｖ
ｃｃＰは、周辺回路９５６へ与えられる。このアレイ系
回路９５４は、センスアンプを含む。周辺回路９５６
は、リード／ライト回路、行選択回路および列選択回路
およびタイミング制御回路を含む。メモリセルアレイ内
におけるビット線振幅は、すべてこのアレイ用内部電源
電圧ＶｃｃＡの電圧レベルに保持される。
半導体記憶装置の全体の構成を概略的に示す図である。
図２６において、半導体記憶装置は、外部電源電圧ｅｘ
ｔＶｃｃを受けて、アレイ用電源電圧ＶｃｃＡを発生す
る内部降圧回路９５０と、外部電源電圧ｅｘｔＶｃｃを
受けて、周辺用内部電源電圧ＶｃｃＰを生成する内部降
圧回路９５２を含む。内部降圧回路９５０からのアレイ
用内部電源電圧ＶｃｃＡは、アレイ系回路９５４へ与え
られ、内部降圧回路９５２からの周辺用内部電源電圧Ｖ
ｃｃＰは、周辺回路９５６へ与えられる。このアレイ系
回路９５４は、センスアンプを含む。周辺回路９５６
は、リード／ライト回路、行選択回路および列選択回路
およびタイミング制御回路を含む。メモリセルアレイ内
におけるビット線振幅は、すべてこのアレイ用内部電源
電圧ＶｃｃＡの電圧レベルに保持される。
【００５７】周辺回路へ与えられる周辺用内部電源電圧
ＶｃｃＰは、アレイ用内部電源電圧ＶｃｃＡよりも高い
電圧レベルである。この比較的高い内部電源電圧Ｖｃｃ
Ｐを用いることにより、周辺回路の構成要素であるＭＯ
Ｓトランジスタのゲート電圧を高くし、周辺回路９５６
を高速動作させる。一方、アレイ系回路９５４に対して
は、メモリセルキャパシタの誘電体膜の信頼性保証およ
びアクセストランジスタのゲート絶縁膜の信頼性を保証
するために、およびセンスアンプ動作時の消費電流低減
のために、その電圧レベルは少し低くされる。特に、ダ
イナミック型半導体記憶装置においては、アクセストラ
ンジスタにおけるしきい値電圧損失を伴うことなくＨレ
ベルのデータをメモリセルキャパシタに書込むために、
選択ワード線上には、アレイ用電源電圧ＶｃｃＡよりも
高い昇圧電圧ＶＰＰ（≒３／２・ＶｃｃＡ）が印加され
る。このため、アクセストランジスタのゲート絶縁膜の
信頼性保証のためにも、アレイ系回路９５４の動作電源
電圧が低い値に設定される。
ＶｃｃＰは、アレイ用内部電源電圧ＶｃｃＡよりも高い
電圧レベルである。この比較的高い内部電源電圧Ｖｃｃ
Ｐを用いることにより、周辺回路の構成要素であるＭＯ
Ｓトランジスタのゲート電圧を高くし、周辺回路９５６
を高速動作させる。一方、アレイ系回路９５４に対して
は、メモリセルキャパシタの誘電体膜の信頼性保証およ
びアクセストランジスタのゲート絶縁膜の信頼性を保証
するために、およびセンスアンプ動作時の消費電流低減
のために、その電圧レベルは少し低くされる。特に、ダ
イナミック型半導体記憶装置においては、アクセストラ
ンジスタにおけるしきい値電圧損失を伴うことなくＨレ
ベルのデータをメモリセルキャパシタに書込むために、
選択ワード線上には、アレイ用電源電圧ＶｃｃＡよりも
高い昇圧電圧ＶＰＰ（≒３／２・ＶｃｃＡ）が印加され
る。このため、アクセストランジスタのゲート絶縁膜の
信頼性保証のためにも、アレイ系回路９５４の動作電源
電圧が低い値に設定される。
【００５８】図２７は、１つのビット線対に関連する部
分にそれに印加される電圧レベルを概略的に示す図であ
る。図２７において、ワード線ＷＬとビット線ＢＬに交
差部に対応してメモリセルＭＣが配置される。このメモ
リセルＭＣは、情報を記憶するメモリセルキャパシタＭ
Ｑと、ワード線ＷＬの電位に応答してメモリセルキャパ
シタＭＱをビット線ＢＬに接続するアクセストランジス
タＭＴを含む。メモリセルキャパシタＭＱのセルプレー
ト電極ノードＣＰには、中間電圧Ｖｃｐが与えられる。
このセルプレート電圧Ｖｃｐは、アレイ用内部電源電圧
ＶｃｃＡの１／２の電圧レベルである。図示しないが、
ビット線イコライズ電圧Ｖｂｌも、このアレイ用電源電
圧ＶｃｃＡの１／２の電圧レベルである。センスアンプ
回路ＳＡには、センスアンプ電源としてアレイ用内部電
源電圧ＶｃｃＡと接地電圧Ｖｓｓが与えられる。したが
ってビット線ＢＬおよび／ＢＬの振幅は、アレイ用内部
電源電圧ＶｃｃＡと接地電圧Ｖｓｓの間である。また、
このメモリセルキャパシタＭＱのストレージノードＳＮ
とセルプレート電極ノードＣＰの間の電圧は、ＶｃｃＡ
／２となり、十分にそのキャパシタ誘電体膜の絶縁耐圧
が保証される。
分にそれに印加される電圧レベルを概略的に示す図であ
る。図２７において、ワード線ＷＬとビット線ＢＬに交
差部に対応してメモリセルＭＣが配置される。このメモ
リセルＭＣは、情報を記憶するメモリセルキャパシタＭ
Ｑと、ワード線ＷＬの電位に応答してメモリセルキャパ
シタＭＱをビット線ＢＬに接続するアクセストランジス
タＭＴを含む。メモリセルキャパシタＭＱのセルプレー
ト電極ノードＣＰには、中間電圧Ｖｃｐが与えられる。
このセルプレート電圧Ｖｃｐは、アレイ用内部電源電圧
ＶｃｃＡの１／２の電圧レベルである。図示しないが、
ビット線イコライズ電圧Ｖｂｌも、このアレイ用電源電
圧ＶｃｃＡの１／２の電圧レベルである。センスアンプ
回路ＳＡには、センスアンプ電源としてアレイ用内部電
源電圧ＶｃｃＡと接地電圧Ｖｓｓが与えられる。したが
ってビット線ＢＬおよび／ＢＬの振幅は、アレイ用内部
電源電圧ＶｃｃＡと接地電圧Ｖｓｓの間である。また、
このメモリセルキャパシタＭＱのストレージノードＳＮ
とセルプレート電極ノードＣＰの間の電圧は、ＶｃｃＡ
／２となり、十分にそのキャパシタ誘電体膜の絶縁耐圧
が保証される。
【００５９】また、アクセストランジスタＭＴのゲート
へは、３・ＶｃｃＡ／２の昇圧電圧が印加される。しか
しながら、アレイ用内部電源電圧ＶｃｃＡが比較的低く
されているため、アクセストランジスタＭＴのゲート絶
縁膜の絶縁特性が保証される。
へは、３・ＶｃｃＡ／２の昇圧電圧が印加される。しか
しながら、アレイ用内部電源電圧ＶｃｃＡが比較的低く
されているため、アクセストランジスタＭＴのゲート絶
縁膜の絶縁特性が保証される。
【００６０】一方、列選択回路へは、周辺回路用電源電
圧ＶｃｃＰが与えられており、周辺回路が高速で動作す
る。この場合、列選択信号ＣＳＬは活性化時周辺用内部
電源電圧ＶｃｃＰの電圧レベルとなり、Ｉ／Ｏゲート回
路９０８ｂに含まれるトランスファゲートＴａおよびＴ
ｂのゲートへは、周辺用内部電源電圧ＶｃｃＰの電圧レ
ベルの列選択信号ＣＳＬが与えられる。この場合、以下
のような問題が生じる。
圧ＶｃｃＰが与えられており、周辺回路が高速で動作す
る。この場合、列選択信号ＣＳＬは活性化時周辺用内部
電源電圧ＶｃｃＰの電圧レベルとなり、Ｉ／Ｏゲート回
路９０８ｂに含まれるトランスファゲートＴａおよびＴ
ｂのゲートへは、周辺用内部電源電圧ＶｃｃＰの電圧レ
ベルの列選択信号ＣＳＬが与えられる。この場合、以下
のような問題が生じる。
【００６１】図２８は、ＭＯＳトランジスタのゲート電
圧とドレイン電流との関係を示す図である。横軸に、ド
レイン−ソース間電圧Ｖｄｓを示し、縦軸にドレイン電
流Ｉｄｓを示す。曲線Ｉは、ゲート−ソース間電圧が電
圧Ｖｇｓ１の場合ドレイン電流−ドレイン電圧の関係を
示し、曲線ＩＩは、ゲート−ソース間電圧Ｖｇｓ２の場
合のドレイン電流−ドレイン電圧の関係を示す。電圧Ｖ
ｇｓ１は、電圧Ｖｇｓ２よりも高い。
圧とドレイン電流との関係を示す図である。横軸に、ド
レイン−ソース間電圧Ｖｄｓを示し、縦軸にドレイン電
流Ｉｄｓを示す。曲線Ｉは、ゲート−ソース間電圧が電
圧Ｖｇｓ１の場合ドレイン電流−ドレイン電圧の関係を
示し、曲線ＩＩは、ゲート−ソース間電圧Ｖｇｓ２の場
合のドレイン電流−ドレイン電圧の関係を示す。電圧Ｖ
ｇｓ１は、電圧Ｖｇｓ２よりも高い。
【００６２】この図２８に示すように、ドレイン電圧
（ソースを基準として）Ｖｄｓが同じ場合、ゲート−ソ
ース間電圧が高い方が大きなドレイン電流Ｉｄｓが流れ
る。すなわち、図２７に示すトランスファゲートＴａお
よびＴｂのゲートへ与えられる列選択信号ＣＳＬの電圧
レベルが高くなると、これらのトランスファゲートＴａ
およびＴｂの電流駆動力が大きくなる。したがって、先
の図２５に示すように、内部データ線対９０７ａのイコ
ライズが不十分なときに、列選択信号ＣＳＬが選択状態
へ駆動されると、急激に、この内部データバス線対９０
７ａがビット線対ＢＬおよび／ＢＬに接続されて逆デー
タにより電位変化が生じ、センスアンプ回路ＳＡのラッ
チデータが反転するという問題が生じる。この周辺内部
電源電圧ＶｃｃＰレベルに列選択信号ＣＳＬが駆動され
る場合の、トランスファゲートトランジスタＴａおよび
ＴｂのサイズとセンスアンプＳＡに含まれるＭＯＳトラ
ンジスタのサイズをバランスさせるためには、新たに周
辺用内部電源電圧ＶｃｃＰの電圧レベルに応じてセンス
アンプＳＡに含まれるＭＯＳトランジスタおよびトラン
スファゲートトランジスタＴａおよびＴｂのサイズ調整
を行なう必要があり、それまでに求められていたサイズ
関係を利用することができず、設計のし直しが必要とな
る。特に、この内部電源電圧ＶｃｃＰおよびＶｃｃＡの
電圧レベルは、半導体記憶装置の高集積化に従って徐々
に低くされており、固定的に定められないため、内部電
源電圧レベルの変更の度に、センスアンプ回路ＳＡに含
まれるＭＯＳトランジスタとＩ／Ｏゲート回路に含まれ
るトランスファゲートトランジスタのサイズ調整を行な
う必要があり、設計が複雑になり、応じて製造コストが
高くなるという問題が生じる。
（ソースを基準として）Ｖｄｓが同じ場合、ゲート−ソ
ース間電圧が高い方が大きなドレイン電流Ｉｄｓが流れ
る。すなわち、図２７に示すトランスファゲートＴａお
よびＴｂのゲートへ与えられる列選択信号ＣＳＬの電圧
レベルが高くなると、これらのトランスファゲートＴａ
およびＴｂの電流駆動力が大きくなる。したがって、先
の図２５に示すように、内部データ線対９０７ａのイコ
ライズが不十分なときに、列選択信号ＣＳＬが選択状態
へ駆動されると、急激に、この内部データバス線対９０
７ａがビット線対ＢＬおよび／ＢＬに接続されて逆デー
タにより電位変化が生じ、センスアンプ回路ＳＡのラッ
チデータが反転するという問題が生じる。この周辺内部
電源電圧ＶｃｃＰレベルに列選択信号ＣＳＬが駆動され
る場合の、トランスファゲートトランジスタＴａおよび
ＴｂのサイズとセンスアンプＳＡに含まれるＭＯＳトラ
ンジスタのサイズをバランスさせるためには、新たに周
辺用内部電源電圧ＶｃｃＰの電圧レベルに応じてセンス
アンプＳＡに含まれるＭＯＳトランジスタおよびトラン
スファゲートトランジスタＴａおよびＴｂのサイズ調整
を行なう必要があり、それまでに求められていたサイズ
関係を利用することができず、設計のし直しが必要とな
る。特に、この内部電源電圧ＶｃｃＰおよびＶｃｃＡの
電圧レベルは、半導体記憶装置の高集積化に従って徐々
に低くされており、固定的に定められないため、内部電
源電圧レベルの変更の度に、センスアンプ回路ＳＡに含
まれるＭＯＳトランジスタとＩ／Ｏゲート回路に含まれ
るトランスファゲートトランジスタのサイズ調整を行な
う必要があり、設計が複雑になり、応じて製造コストが
高くなるという問題が生じる。
【００６３】それゆえ、この発明の目的は、内部電源電
圧がアレイ用内部電源電圧と周辺用内部電源電圧とでそ
の電圧レベルが異なる場合においても、正確にメモリセ
ルデータの読出を容易に行なうことのできる半導体記憶
装置を提供することである。
圧がアレイ用内部電源電圧と周辺用内部電源電圧とでそ
の電圧レベルが異なる場合においても、正確にメモリセ
ルデータの読出を容易に行なうことのできる半導体記憶
装置を提供することである。
【００６４】この発明の他の目的は、内部電源電圧の電
圧レベルにかかわらず常に正確にデータの読出を行なう
ことのできる高速アクセスが可能な半導体記憶装置を提
供することである。
圧レベルにかかわらず常に正確にデータの読出を行なう
ことのできる高速アクセスが可能な半導体記憶装置を提
供することである。
【００６５】
【課題を解決するための手段】この発明は、要約すれ
ば、アレイ用内部電源電圧レベルの列選択信号を発生す
るように構成したものである。
ば、アレイ用内部電源電圧レベルの列選択信号を発生す
るように構成したものである。
【００６６】請求項１に係る半導体記憶装置は、互いに
電圧レベルの異なる複数の内部電源電圧を発生する複数
の内部電源回路と、行列状に配列される複数のメモリセ
ルを有するメモリセルアレイと、各列に対応して配置さ
れ、各々に対応の列のメモリセルが接続する複数のビッ
ト線対と、各行に対応して配置され、各々に対応の行の
メモリセルが接続する複数のワード線と、複数のビット
線対に対応して配置され、活性化時対応のビット線対の
電位を差動増幅する複数のセンスアンプとを含む。この
センスアンプの各々は、活性化時、対応のビット線対の
高電位のビット線へ複数の内部電源回路に含まれる第１
の内部電源回路から発生される第１の内部電源電圧を伝
達する回路部分を含む。
電圧レベルの異なる複数の内部電源電圧を発生する複数
の内部電源回路と、行列状に配列される複数のメモリセ
ルを有するメモリセルアレイと、各列に対応して配置さ
れ、各々に対応の列のメモリセルが接続する複数のビッ
ト線対と、各行に対応して配置され、各々に対応の行の
メモリセルが接続する複数のワード線と、複数のビット
線対に対応して配置され、活性化時対応のビット線対の
電位を差動増幅する複数のセンスアンプとを含む。この
センスアンプの各々は、活性化時、対応のビット線対の
高電位のビット線へ複数の内部電源回路に含まれる第１
の内部電源回路から発生される第１の内部電源電圧を伝
達する回路部分を含む。
【００６７】請求項１に係る半導体記憶装置は、さら
に、アドレス信号に従って複数の列のうちのアドレス指
定された列を選択する列選択信号を発生する列選択手段
を含む。この列選択手段は、第１の内部電源電圧レベル
の列選択信号を発生する手段を含む。
に、アドレス信号に従って複数の列のうちのアドレス指
定された列を選択する列選択信号を発生する列選択手段
を含む。この列選択手段は、第１の内部電源電圧レベル
の列選択信号を発生する手段を含む。
【００６８】この請求項１に係る半導体記憶装置は、さ
らに、列選択信号に従って、指定された列に対応して設
けられたビット線対を内部データ線対に電気的に結合す
るための列選択ゲートと、第１の内部電源電圧よりも高
い第２の内部電源電圧を一方動作電源電圧として動作
し、少なくとも、行を選択する行選択に関連する動作を
行なう周辺回路を含む。
らに、列選択信号に従って、指定された列に対応して設
けられたビット線対を内部データ線対に電気的に結合す
るための列選択ゲートと、第１の内部電源電圧よりも高
い第２の内部電源電圧を一方動作電源電圧として動作
し、少なくとも、行を選択する行選択に関連する動作を
行なう周辺回路を含む。
【００６９】この第２の内部電源電圧は、複数の内部電
源回路に含まれる第２の内部電源回路から発生される。
源回路に含まれる第２の内部電源回路から発生される。
【００７０】請求項２に係る半導体記憶装置は、請求項
１の列選択信号発生手段が、第２の内部電源電圧を一方
動作電源電圧として動作し、アドレス信号に含まれる列
アドレス信号をデコードして列指定信号を発生する手段
と、この第１の内部電源電圧を一方動作電源電圧として
動作し、列指定信号に従って列選択信号を発生する手段
とを含む。
１の列選択信号発生手段が、第２の内部電源電圧を一方
動作電源電圧として動作し、アドレス信号に含まれる列
アドレス信号をデコードして列指定信号を発生する手段
と、この第１の内部電源電圧を一方動作電源電圧として
動作し、列指定信号に従って列選択信号を発生する手段
とを含む。
【００７１】請求項３に係る半導体記憶装置は、請求項
１または２の装置において、メモリセルアレイが、各々
が行列状に配列される複数のメモリセルを有する複数の
メモリブロックに分割される。複数のメモリブロックは
少なくとも１列に整列して配置される。また、内部デー
タ線対が複数のデータブロック各々に対応して設けられ
るローカルデータ線対を有する。
１または２の装置において、メモリセルアレイが、各々
が行列状に配列される複数のメモリセルを有する複数の
メモリブロックに分割される。複数のメモリブロックは
少なくとも１列に整列して配置される。また、内部デー
タ線対が複数のデータブロック各々に対応して設けられ
るローカルデータ線対を有する。
【００７２】この請求項３に係る半導体記憶装置は、さ
らに、列アドレス信号の変化に応答してローカルデータ
線対の電位をイコライズするためのデータ線イコライズ
手段と、１列に整列して配置されるメモリブロックに共
通に設けられ、選択メモリセルを含むメモリブロックに
対応して設けられたローカルデータ線対と選択的に接続
されるグローバルデータ線対とを備える。
らに、列アドレス信号の変化に応答してローカルデータ
線対の電位をイコライズするためのデータ線イコライズ
手段と、１列に整列して配置されるメモリブロックに共
通に設けられ、選択メモリセルを含むメモリブロックに
対応して設けられたローカルデータ線対と選択的に接続
されるグローバルデータ線対とを備える。
【００７３】請求項４に係る半導体記憶装置は、請求項
１または２の装置がさらに、列アドレス信号の変化に応
答して相補内部データ線対の電位をイコライズするため
のデータ線イコライズ手段を備える。
１または２の装置がさらに、列アドレス信号の変化に応
答して相補内部データ線対の電位をイコライズするため
のデータ線イコライズ手段を備える。
【００７４】ビット線対と内部データ線対とを接続する
ための列選択ゲートへ与えられる列選択信号の電圧レベ
ルは、センスアンプの電源の第１の内部電源電圧レベル
とすることにより、列選択ゲートの電流駆動力を小さく
できる。またセンスアンプを構成するＭＯＳトランジス
タと列選択ゲートに含まれるトランスファゲートトラン
ジスタのサイズ調整を、内部降圧した内部電源電圧を発
生する回路を用いる前の関係に設定することができ、設
計変更を伴うことがなく、内部データ線に逆データが生
じている場合にもセンスアンプによりラッチされたデー
タの反転を防止することができ、正確なデータ読出を行
なうことができる。また、このとき、内部データ線のイ
コライズ期間を長くする必要がなく、高速アクセスが保
証される。
ための列選択ゲートへ与えられる列選択信号の電圧レベ
ルは、センスアンプの電源の第１の内部電源電圧レベル
とすることにより、列選択ゲートの電流駆動力を小さく
できる。またセンスアンプを構成するＭＯＳトランジス
タと列選択ゲートに含まれるトランスファゲートトラン
ジスタのサイズ調整を、内部降圧した内部電源電圧を発
生する回路を用いる前の関係に設定することができ、設
計変更を伴うことがなく、内部データ線に逆データが生
じている場合にもセンスアンプによりラッチされたデー
タの反転を防止することができ、正確なデータ読出を行
なうことができる。また、このとき、内部データ線のイ
コライズ期間を長くする必要がなく、高速アクセスが保
証される。
【００７５】
［実施の形態１］図１は、この発明の実施の形態１に従
う半導体記憶装置の全体の構成を概略的に示す図であ
る。図１において、この半導体記憶装置は、外部電源電
圧ｅｘｔＶｃｃからアレイ用内部電源電圧ＶｃｃＡを生
成するアレイ用内部降圧回路１と、外部電源電圧ｅｘｔ
Ｖｃｃから周辺回路へ与えられる周辺用内部電源電圧Ｖ
ｃｃＰを生成する周辺用内部降圧回路２を含む。周辺用
内部電源電圧ＶｃｃＰの電圧レベルは、アレイ用内部電
源電圧ＶｃｃＡよりも高く設定される。この周辺用内部
降圧回路は、周辺回路の機能に合わせて、異なる電圧レ
ベルの複数の周辺用内部電源電圧を生成してもよいが、
図１においては、２種類の内部電源電圧、すなわちアレ
イ用内部電源電圧ＶｃｃＡおよび周辺用内部電源電圧Ｖ
ｃｃＰを発生する構成を一例として示す。
う半導体記憶装置の全体の構成を概略的に示す図であ
る。図１において、この半導体記憶装置は、外部電源電
圧ｅｘｔＶｃｃからアレイ用内部電源電圧ＶｃｃＡを生
成するアレイ用内部降圧回路１と、外部電源電圧ｅｘｔ
Ｖｃｃから周辺回路へ与えられる周辺用内部電源電圧Ｖ
ｃｃＰを生成する周辺用内部降圧回路２を含む。周辺用
内部電源電圧ＶｃｃＰの電圧レベルは、アレイ用内部電
源電圧ＶｃｃＡよりも高く設定される。この周辺用内部
降圧回路は、周辺回路の機能に合わせて、異なる電圧レ
ベルの複数の周辺用内部電源電圧を生成してもよいが、
図１においては、２種類の内部電源電圧、すなわちアレ
イ用内部電源電圧ＶｃｃＡおよび周辺用内部電源電圧Ｖ
ｃｃＰを発生する構成を一例として示す。
【００７６】半導体記憶装置は、さらに、行列状に配列
される複数のメモリセルＭＣを有するメモリセルアレイ
３と、周辺用内部電源電圧ＶｃｃＰを一方動作電源電圧
として動作し、外部からのアドレス信号を読込み内部ア
ドレス信号を発生するアドレスバッファ４と、周辺用内
部電源電圧ＶｃｃＰを一方動作電源電圧として動作し、
アドレスバッファ４から与えられる内部ロウアドレス信
号に従ってメモリセルアレイ３のアドレス指定された行
を選択状態へ駆動する行選択回路５を含む。メモリセル
アレイ３においては、メモリセルＭＣの各行に対応して
ワード線ＷＬが配設され、メモリセルＭＣの各列に対応
してビット線対ＢＬＰが配置される。図１において、１
つのワード線ＷＬおよび１つのビット線対ＢＬＰおよび
これらの交差部に対応して配置されるメモリセルＭＣを
代表的に示す。行選択回路５は、このアドレスバッファ
４からの内部行アドレス信号（相補内部ロウアドレス信
号）をデコードし、このアドレス指定された行に対応す
るワード線を選択状態へ駆動する。
される複数のメモリセルＭＣを有するメモリセルアレイ
３と、周辺用内部電源電圧ＶｃｃＰを一方動作電源電圧
として動作し、外部からのアドレス信号を読込み内部ア
ドレス信号を発生するアドレスバッファ４と、周辺用内
部電源電圧ＶｃｃＰを一方動作電源電圧として動作し、
アドレスバッファ４から与えられる内部ロウアドレス信
号に従ってメモリセルアレイ３のアドレス指定された行
を選択状態へ駆動する行選択回路５を含む。メモリセル
アレイ３においては、メモリセルＭＣの各行に対応して
ワード線ＷＬが配設され、メモリセルＭＣの各列に対応
してビット線対ＢＬＰが配置される。図１において、１
つのワード線ＷＬおよび１つのビット線対ＢＬＰおよび
これらの交差部に対応して配置されるメモリセルＭＣを
代表的に示す。行選択回路５は、このアドレスバッファ
４からの内部行アドレス信号（相補内部ロウアドレス信
号）をデコードし、このアドレス指定された行に対応す
るワード線を選択状態へ駆動する。
【００７７】半導体記憶装置は、さらに、アレイ用内部
電源電圧ＶｃｃＡを一方動作電源電圧として動作し、こ
のメモリセルアレイ３の各ビット線対ＢＬＰの電位を差
動増幅するセンスアンプ６と、周辺用内部電源電圧Ｖｃ
ｃＰを一方動作電源電圧として動作し、アドレスバッフ
ァ４から与えられる相補内部コラムアドレス信号に従っ
てメモリセルアレイ３の列を指定する列指定信号を発生
する列指定信号発生回路７と、アレイ用内部電源電圧Ｖ
ｃｃＡを一方動作電源電圧として動作し、列指定信号発
生回路７からの列指定信号に従って対応の列を選択する
ための列選択信号を発生する列選択信号発生回路８と、
この列選択信号発生回路８からの列選択信号ＣＳＬに従
ってメモリセルアレイ３の選択された列に対応するビッ
ト線対を選択するＩ／Ｏゲート９を含む。
電源電圧ＶｃｃＡを一方動作電源電圧として動作し、こ
のメモリセルアレイ３の各ビット線対ＢＬＰの電位を差
動増幅するセンスアンプ６と、周辺用内部電源電圧Ｖｃ
ｃＰを一方動作電源電圧として動作し、アドレスバッフ
ァ４から与えられる相補内部コラムアドレス信号に従っ
てメモリセルアレイ３の列を指定する列指定信号を発生
する列指定信号発生回路７と、アレイ用内部電源電圧Ｖ
ｃｃＡを一方動作電源電圧として動作し、列指定信号発
生回路７からの列指定信号に従って対応の列を選択する
ための列選択信号を発生する列選択信号発生回路８と、
この列選択信号発生回路８からの列選択信号ＣＳＬに従
ってメモリセルアレイ３の選択された列に対応するビッ
ト線対を選択するＩ／Ｏゲート９を含む。
【００７８】列選択信号ＣＳＬは、アレイ用内部電源電
圧レベルとしてＩ／Ｏゲート９へ与えることにより、Ｉ
／Ｏゲート９に含まれるＩ／Ｏゲート回路のトランスフ
ァゲートトランジスタのゲート電圧とセンスアンプ６の
各センスアンプ回路の動作電源電圧を同じ電圧レベルと
することができ、トランスファゲートトランジスタの電
流駆動力をサイズ変更を伴わずに小さくできる。また、
センスアンプ回路を構成するＭＯＳトランジスタの駆動
能力とＩ／Ｏゲート９に含まれるトランスファゲートト
ランジスタの電流駆動力とをバランスさせることがで
き、内部データ線対のイコライズの不完全時において
も、センスアンプ６のラッチ状態の反転を防止すること
ができる。
圧レベルとしてＩ／Ｏゲート９へ与えることにより、Ｉ
／Ｏゲート９に含まれるＩ／Ｏゲート回路のトランスフ
ァゲートトランジスタのゲート電圧とセンスアンプ６の
各センスアンプ回路の動作電源電圧を同じ電圧レベルと
することができ、トランスファゲートトランジスタの電
流駆動力をサイズ変更を伴わずに小さくできる。また、
センスアンプ回路を構成するＭＯＳトランジスタの駆動
能力とＩ／Ｏゲート９に含まれるトランスファゲートト
ランジスタの電流駆動力とをバランスさせることがで
き、内部データ線対のイコライズの不完全時において
も、センスアンプ６のラッチ状態の反転を防止すること
ができる。
【００７９】この半導体記憶装置は、さらに、周辺用内
部電源電圧ＶｃｃＰを一方動作電源電圧として動作し、
Ｉ／Ｏゲート９により選択されたビット線対と内部デー
タの授受を行なうリード／ライト回路１０と、周辺用内
部電源電圧ＶｃｃＰを一方動作電源電圧として動作し、
装置外部とリード／ライト回路１０の間でデータの授受
を行なう入出力回路１１を含む。この入出力回路１１の
出力回路の最終段（外部端子に接続される出力バッファ
段）の動作電源電圧として外部電源電圧ｅｘｔＶｃｃが
与えられてもよい。
部電源電圧ＶｃｃＰを一方動作電源電圧として動作し、
Ｉ／Ｏゲート９により選択されたビット線対と内部デー
タの授受を行なうリード／ライト回路１０と、周辺用内
部電源電圧ＶｃｃＰを一方動作電源電圧として動作し、
装置外部とリード／ライト回路１０の間でデータの授受
を行なう入出力回路１１を含む。この入出力回路１１の
出力回路の最終段（外部端子に接続される出力バッファ
段）の動作電源電圧として外部電源電圧ｅｘｔＶｃｃが
与えられてもよい。
【００８０】この半導体記憶装置は、さらに、周辺用内
部電源電圧ＶｃｃＰを一方動作電源電圧として動作し、
外部から与えられるロウアドレスストローブ信号／ＲＡ
Ｓ、コラムアドレスストローブ信号／ＣＡＳおよびライ
トイネーブル信号／ＷＥを受け、内部制御信号を発生す
るタイミング制御回路１３と、周辺用内部電源電圧Ｖｃ
ｃＰを一方動作電源電圧として動作し、アドレスバッフ
ァ４から与えられる内部コラムアドレス信号の変化を検
出するＡＴＤ回路１２を含む。このＡＴＤ回路１２から
のアドレス変化検出信号ＡＴＤは、また、タイミング制
御回路１３へ与えられる。このＡＴＤ回路１２は、コラ
ムイネーブル信号／ＣＥの活性化時、活性状態とされ
る。タイミング制御回路１３の内部構成は、図２０に示
す構成と同じであり、各回路が、周辺用内部電源電圧Ｖ
ｃｃＰを一方動作電源電圧として動作する。ただし、図
２０に示すワード線ドライブ制御回路９１４ｄは、アレ
イ用内部電源電圧ＶｃｃＡを基準として、昇圧電圧ＶＰ
Ｐを発生して、ワード線駆動信号ＲＸを、昇圧電圧レベ
ルに駆動する。
部電源電圧ＶｃｃＰを一方動作電源電圧として動作し、
外部から与えられるロウアドレスストローブ信号／ＲＡ
Ｓ、コラムアドレスストローブ信号／ＣＡＳおよびライ
トイネーブル信号／ＷＥを受け、内部制御信号を発生す
るタイミング制御回路１３と、周辺用内部電源電圧Ｖｃ
ｃＰを一方動作電源電圧として動作し、アドレスバッフ
ァ４から与えられる内部コラムアドレス信号の変化を検
出するＡＴＤ回路１２を含む。このＡＴＤ回路１２から
のアドレス変化検出信号ＡＴＤは、また、タイミング制
御回路１３へ与えられる。このＡＴＤ回路１２は、コラ
ムイネーブル信号／ＣＥの活性化時、活性状態とされ
る。タイミング制御回路１３の内部構成は、図２０に示
す構成と同じであり、各回路が、周辺用内部電源電圧Ｖ
ｃｃＰを一方動作電源電圧として動作する。ただし、図
２０に示すワード線ドライブ制御回路９１４ｄは、アレ
イ用内部電源電圧ＶｃｃＡを基準として、昇圧電圧ＶＰ
Ｐを発生して、ワード線駆動信号ＲＸを、昇圧電圧レベ
ルに駆動する。
【００８１】図２は、図１に示す内部降圧回路１および
２の構成の一例を示す図である。アレイ用内部降圧回路
１および周辺用内部降圧回路２は実質的に同じ回路構成
を備えているため、図２においては、１つの内部降圧回
路の構成を代表的に示す。図２において、内部降圧回路
は、基準電圧Ｖｒｅｆと内部電源線２０上の内部電源電
圧ｉｎｔＶｃｃを差動増幅する差動増幅器２１と、外部
電源ノードと内部電源線２０の間に接続され、差動増幅
器２１の出力信号に従って外部電源ノードから内部電源
線２０へ電流を供給するｐチャネルＭＯＳトランジスタ
で構成される電流ドライブトランジスタ２２を含む。
２の構成の一例を示す図である。アレイ用内部降圧回路
１および周辺用内部降圧回路２は実質的に同じ回路構成
を備えているため、図２においては、１つの内部降圧回
路の構成を代表的に示す。図２において、内部降圧回路
は、基準電圧Ｖｒｅｆと内部電源線２０上の内部電源電
圧ｉｎｔＶｃｃを差動増幅する差動増幅器２１と、外部
電源ノードと内部電源線２０の間に接続され、差動増幅
器２１の出力信号に従って外部電源ノードから内部電源
線２０へ電流を供給するｐチャネルＭＯＳトランジスタ
で構成される電流ドライブトランジスタ２２を含む。
【００８２】基準電圧Ｖｒｅｆよりも内部電源電圧ｉｎ
ｔＶｃｃが高い場合には、差動増幅器２１の出力信号は
Ｈレベルとなり、電流ドライブトランジスタ２２は非導
通状態にある。一方、基準電圧Ｖｒｅｆよりも内部電源
電圧ｉｎｔＶｃｃが低い場合には、差動増幅器２１の出
力信号がこの差に応じてＬレベルとなり、電流ドライブ
トランジスタ２２のコンダクタンスが大きくなり、外部
電源ノードから内部電源線２０へ電流を供給する。した
がって、この内部電源電圧ｉｎｔＶｃｃはほぼ基準電圧
Ｖｒｅｆの電圧レベルに保持される。この基準電圧Ｖｒ
ｅｆの電圧レベルを適当な値に設定することにより、内
部電源電圧ｉｎｔＶｃｃとして、アレイ用内部電源電圧
ＶｃｃＡおよび周辺用内部電源電圧ＶｃｃＰを生成する
ことができる。
ｔＶｃｃが高い場合には、差動増幅器２１の出力信号は
Ｈレベルとなり、電流ドライブトランジスタ２２は非導
通状態にある。一方、基準電圧Ｖｒｅｆよりも内部電源
電圧ｉｎｔＶｃｃが低い場合には、差動増幅器２１の出
力信号がこの差に応じてＬレベルとなり、電流ドライブ
トランジスタ２２のコンダクタンスが大きくなり、外部
電源ノードから内部電源線２０へ電流を供給する。した
がって、この内部電源電圧ｉｎｔＶｃｃはほぼ基準電圧
Ｖｒｅｆの電圧レベルに保持される。この基準電圧Ｖｒ
ｅｆの電圧レベルを適当な値に設定することにより、内
部電源電圧ｉｎｔＶｃｃとして、アレイ用内部電源電圧
ＶｃｃＡおよび周辺用内部電源電圧ＶｃｃＰを生成する
ことができる。
【００８３】図３は、図１のコラムアドレスバッファの
構成の一例を示す図である。図３において、このコラム
アドレスバッファ４ｃは、周辺用内部電源電圧ＶｃｃＰ
を一方動作電源電圧として動作する。図３においては、
１ビットのアドレス信号に対して設けられたコラムアド
レスバッファ回路を代表的に示す。
構成の一例を示す図である。図３において、このコラム
アドレスバッファ４ｃは、周辺用内部電源電圧ＶｃｃＰ
を一方動作電源電圧として動作する。図３においては、
１ビットのアドレス信号に対して設けられたコラムアド
レスバッファ回路を代表的に示す。
【００８４】図３において、コラムアドレスバッファ４
ｃは、外部からのアドレス信号ビットｅｘｔＡｉとコラ
ム禁止信号ＣＡＩを受けるＮＯＲ回路４ｃａと、コラム
アドレスラッチ指示信号ＣＡＬおよび／ＣＡＬに従っ
て、このＮＯＲ回路４ｃａの出力信号を反転して通過さ
せるトライステートインバータバッファ４ｃｂと、トラ
イステートインバータバッファ４ｃｂの出力信号を反転
するインバータ回路４ｃｃと、インバータ回路４ｃｃの
出力信号を反転してインバータ回路４ｃｃの入力部へ伝
達するインバータ回路４ｃｂと、インバータ回路４ｃｃ
の出力信号を反転するインバータ回路４ｃｅと、インバ
ータ回路４ｃｃの出力信号とコラムアドレスイネーブル
信号ＣＡＤＥを受けるＮＡＮＤ回路４ｃｆと、インバー
タ回路４ｃｅの出力信号とコラムアドレスイネーブル信
号ＣＡＤＥを受けるＮＡＮＤ回路４ｃｄを含む。ＮＡＮ
Ｄ回路４ｃｆから内部コラムアドレス信号ビットＣＡｉ
が出力され、ＮＡＮＤ回路４ｃｄから補の内部コラムア
ドレス信号ビット／ＣＡｉが出力される。次に動作につ
いて簡単に説明する。
ｃは、外部からのアドレス信号ビットｅｘｔＡｉとコラ
ム禁止信号ＣＡＩを受けるＮＯＲ回路４ｃａと、コラム
アドレスラッチ指示信号ＣＡＬおよび／ＣＡＬに従っ
て、このＮＯＲ回路４ｃａの出力信号を反転して通過さ
せるトライステートインバータバッファ４ｃｂと、トラ
イステートインバータバッファ４ｃｂの出力信号を反転
するインバータ回路４ｃｃと、インバータ回路４ｃｃの
出力信号を反転してインバータ回路４ｃｃの入力部へ伝
達するインバータ回路４ｃｂと、インバータ回路４ｃｃ
の出力信号を反転するインバータ回路４ｃｅと、インバ
ータ回路４ｃｃの出力信号とコラムアドレスイネーブル
信号ＣＡＤＥを受けるＮＡＮＤ回路４ｃｆと、インバー
タ回路４ｃｅの出力信号とコラムアドレスイネーブル信
号ＣＡＤＥを受けるＮＡＮＤ回路４ｃｄを含む。ＮＡＮ
Ｄ回路４ｃｆから内部コラムアドレス信号ビットＣＡｉ
が出力され、ＮＡＮＤ回路４ｃｄから補の内部コラムア
ドレス信号ビット／ＣＡｉが出力される。次に動作につ
いて簡単に説明する。
【００８５】ロウアドレスストローブ信号／ＲＡＳがＨ
レベルのときには、コラムアドレス禁止信号ＣＡＩがＨ
レベルであり、ＮＯＲ回路４ｃａの出力信号はＬレベル
に固定される。トライステートインバータバッファ４ｃ
ｂは、コラムアドレスラッチ指示信号ＣＡＬがＨレベル
のときに活性状態とされ、ＮＯＲ回路４ｃａの出力信号
を反転して伝達する。ロウアドレスストローブ信号／Ｒ
ＡＳが活性状態となり、ロウアドレス信号が取込まれた
後、コラムアドレス禁止信号ＣＡＩがＬレベルとなり、
ＮＯＲ回路４ｃａがインバータとして作用し、外部アド
レス信号ビットｅｘｔＣＡｉを反転して出力する。コラ
ムアドレスラッチ指示信号ＣＡＬがＨレベルのときに
は、このトライステートインバータバッファ４ｃｂがさ
らにＮＯＲ回路４ｃａの出力信号を反転して伝達する。
このトライステートインバータバッファ４ｃｂの出力信
号はインバータ回路４ｃｃおよび４ｃｄで構成されるラ
ッチ回路によりラッチされる。コラムアドレスデコード
イネーブル信号ＣＡＤＥがＬレベルの状態では、ＮＡＮ
Ｄ回路４ｃｆおよび４ｃｇの出力するアドレス信号ビッ
トＣＡｉおよび／ＣＡｉはともにＨレベルであり、相補
内部コラムアドレス信号ビットは生成されない。このコ
ラムアドレスイネーブル信号ＣＡＤＥがＬレベルとなる
と、ＮＡＮＤ回路４ｃｆおよび４ｃｇがインバータとし
て作用し、このインバータ回路４ｃｃおよび４ｃｄによ
りラッチされたアドレス信号ビットに対応する内部コラ
ムアドレス信号ビットＣＡｉおよび／ＣＡｉが出力され
る。コラムアドレスラッチ指示信号ＣＡＬがＬレベルと
なると、トライステートインバータバッファ４ｃｂが出
力ハイインピーダンス状態となり、外部アドレス信号ビ
ットｅｘｔＡｉの取込が禁止される。
レベルのときには、コラムアドレス禁止信号ＣＡＩがＨ
レベルであり、ＮＯＲ回路４ｃａの出力信号はＬレベル
に固定される。トライステートインバータバッファ４ｃ
ｂは、コラムアドレスラッチ指示信号ＣＡＬがＨレベル
のときに活性状態とされ、ＮＯＲ回路４ｃａの出力信号
を反転して伝達する。ロウアドレスストローブ信号／Ｒ
ＡＳが活性状態となり、ロウアドレス信号が取込まれた
後、コラムアドレス禁止信号ＣＡＩがＬレベルとなり、
ＮＯＲ回路４ｃａがインバータとして作用し、外部アド
レス信号ビットｅｘｔＣＡｉを反転して出力する。コラ
ムアドレスラッチ指示信号ＣＡＬがＨレベルのときに
は、このトライステートインバータバッファ４ｃｂがさ
らにＮＯＲ回路４ｃａの出力信号を反転して伝達する。
このトライステートインバータバッファ４ｃｂの出力信
号はインバータ回路４ｃｃおよび４ｃｄで構成されるラ
ッチ回路によりラッチされる。コラムアドレスデコード
イネーブル信号ＣＡＤＥがＬレベルの状態では、ＮＡＮ
Ｄ回路４ｃｆおよび４ｃｇの出力するアドレス信号ビッ
トＣＡｉおよび／ＣＡｉはともにＨレベルであり、相補
内部コラムアドレス信号ビットは生成されない。このコ
ラムアドレスイネーブル信号ＣＡＤＥがＬレベルとなる
と、ＮＡＮＤ回路４ｃｆおよび４ｃｇがインバータとし
て作用し、このインバータ回路４ｃｃおよび４ｃｄによ
りラッチされたアドレス信号ビットに対応する内部コラ
ムアドレス信号ビットＣＡｉおよび／ＣＡｉが出力され
る。コラムアドレスラッチ指示信号ＣＡＬがＬレベルと
なると、トライステートインバータバッファ４ｃｂが出
力ハイインピーダンス状態となり、外部アドレス信号ビ
ットｅｘｔＡｉの取込が禁止される。
【００８６】この図３に示すようなコラムアドレスバッ
ファの構成の場合、ロウアドレスストローブ信号／ＲＡ
ＳがＬレベルの活性状態となり、コラムイネーブル信号
／ＣＥが活性状態のＬレベルとなると、コラムアドレス
ストローブ信号／ＣＡＳがＨレベルの間、外部アドレス
信号ビットｅｘｔＡｉに従って相補内部コラムアドレス
信号ビットＣＡｉおよび／ＣＡｉが生成され、アドレス
変化が検出される。
ファの構成の場合、ロウアドレスストローブ信号／ＲＡ
ＳがＬレベルの活性状態となり、コラムイネーブル信号
／ＣＥが活性状態のＬレベルとなると、コラムアドレス
ストローブ信号／ＣＡＳがＨレベルの間、外部アドレス
信号ビットｅｘｔＡｉに従って相補内部コラムアドレス
信号ビットＣＡｉおよび／ＣＡｉが生成され、アドレス
変化が検出される。
【００８７】コラムアドレスバッファ、ロウアドレスス
トローブ信号／ＲＡＳが活性化され、コラムアドレス禁
止信号ＣＡＩが非活性状態のＬレベルとなると、外部か
らのアドレス信号ビットｅｘｔＡｉを受入れることが可
能となる。したがって、コラムアドレスラッチ信号ＣＡ
Ｌがコラムアドレスストローブ信号／ＣＡＳの活性化に
従ってラッチを示す状態に設定されるまで、この内部コ
ラムアドレス信号ビットＣＡｉおよび／ＣＡｉは、外部
アドレス信号ビットｅｘｔＡｉに従って変化する（ただ
し、コラムインターロック期間が経過し、コラムアドレ
スイネーブル信号ＣＡＤＥが活性状態となった後）。し
たがって、コラムインターロック期間が経過した後に、
コラムアドレスストローブ信号／ＣＡＳが活性状態とさ
れる場合、内部でコラム系回路がアドレス変化信号に従
って動作し、コラム系動作が行なわれ、内部データ線対
のイコライズも行なわれる。しかしながら、先に示した
ように、選択信号ＣＳＬの電圧レベルをアレイ用の内部
電源電圧レベルとすることにより、このデータ反転を防
止する。
トローブ信号／ＲＡＳが活性化され、コラムアドレス禁
止信号ＣＡＩが非活性状態のＬレベルとなると、外部か
らのアドレス信号ビットｅｘｔＡｉを受入れることが可
能となる。したがって、コラムアドレスラッチ信号ＣＡ
Ｌがコラムアドレスストローブ信号／ＣＡＳの活性化に
従ってラッチを示す状態に設定されるまで、この内部コ
ラムアドレス信号ビットＣＡｉおよび／ＣＡｉは、外部
アドレス信号ビットｅｘｔＡｉに従って変化する（ただ
し、コラムインターロック期間が経過し、コラムアドレ
スイネーブル信号ＣＡＤＥが活性状態となった後）。し
たがって、コラムインターロック期間が経過した後に、
コラムアドレスストローブ信号／ＣＡＳが活性状態とさ
れる場合、内部でコラム系回路がアドレス変化信号に従
って動作し、コラム系動作が行なわれ、内部データ線対
のイコライズも行なわれる。しかしながら、先に示した
ように、選択信号ＣＳＬの電圧レベルをアレイ用の内部
電源電圧レベルとすることにより、このデータ反転を防
止する。
【００８８】図４は、図３に示すコラムアドレスラッチ
指示信号ＣＡＬおよび／ＣＡＬを発生する部分の構成を
概略的に示す図である。図４において、コラムアドレス
ラッチ指示信号発生部は、外部からのコラムアドレスス
トローブ信号／ＣＡＳを受けてバッファ処理するバッフ
ァ回路１３ａを含む。このバッファ回路１３ａは、図１
に示すタイミング制御回路１３に含まれており、周辺用
内部電源電圧ＶｃｃＰを一方動作電源電圧として動作す
る。図４に示すように、コラムアドレスラッチ指示信号
ＣＡＬおよび／ＣＡＬは、コラムアドレスストローブ信
号／ＣＡＳに同期して発生される。
指示信号ＣＡＬおよび／ＣＡＬを発生する部分の構成を
概略的に示す図である。図４において、コラムアドレス
ラッチ指示信号発生部は、外部からのコラムアドレスス
トローブ信号／ＣＡＳを受けてバッファ処理するバッフ
ァ回路１３ａを含む。このバッファ回路１３ａは、図１
に示すタイミング制御回路１３に含まれており、周辺用
内部電源電圧ＶｃｃＰを一方動作電源電圧として動作す
る。図４に示すように、コラムアドレスラッチ指示信号
ＣＡＬおよび／ＣＡＬは、コラムアドレスストローブ信
号／ＣＡＳに同期して発生される。
【００８９】図５は、図３に示すコラムアドレスイネー
ブル信号ＣＡＤＥ発生部の構成を示す図である。このコ
ラムアドレスイネーブル信号ＣＡＤＥおよびコラムイネ
ーブル信号／ＣＥは、周辺用内部電源電圧ＶｃｃＰを一
方動作電源電圧として動作し、ロウアドレスストローブ
信号／ＲＡＳの立下がりを所定時間遅延する立下がり遅
延回路１３ｂａおよびこの立下がり遅延回路１３ｂａの
出力信号を受けるインバータ１３ｂｂからそれぞれ出力
される。この立下がり遅延回路１３ｂａおよびインバー
タ１３ｂｂは、図１に示すタイミング制御回路１３に含
まれている。ロウアドレスストローブ信号／ＲＡＳの活
性化に従ってセンスアンプが活性状態とされた後、所定
時間経過後に、コラムアドレスイネーブル信号ＣＡＤＥ
がまず活性化され、次いでコラムイネーブル信号／ＣＥ
が活性状態とされ、コラム系動作が可能となる。
ブル信号ＣＡＤＥ発生部の構成を示す図である。このコ
ラムアドレスイネーブル信号ＣＡＤＥおよびコラムイネ
ーブル信号／ＣＥは、周辺用内部電源電圧ＶｃｃＰを一
方動作電源電圧として動作し、ロウアドレスストローブ
信号／ＲＡＳの立下がりを所定時間遅延する立下がり遅
延回路１３ｂａおよびこの立下がり遅延回路１３ｂａの
出力信号を受けるインバータ１３ｂｂからそれぞれ出力
される。この立下がり遅延回路１３ｂａおよびインバー
タ１３ｂｂは、図１に示すタイミング制御回路１３に含
まれている。ロウアドレスストローブ信号／ＲＡＳの活
性化に従ってセンスアンプが活性状態とされた後、所定
時間経過後に、コラムアドレスイネーブル信号ＣＡＤＥ
がまず活性化され、次いでコラムイネーブル信号／ＣＥ
が活性状態とされ、コラム系動作が可能となる。
【００９０】図６は、図１に示すＡＴＤ回路１２の構成
の一例を示す図である。図１２において、コラムアドレ
スバッファ４ｃからのコラムアドレス信号ビットＣＡ０
〜ＣＡｎそれぞれに対し、変化を検出するＣＡＴ検出回
路１２ａ０−１２ａｎが設けられる。これらのＣＡＴ検
出回路は、周辺用内部電源電圧ＶｃｃＰを一方動作電源
電圧として動作する。ＣＡＴ検出回路１２ａ０〜１２ａ
ｎの内部構成は同じであり、図６においては、コラムア
ドレス信号ビットＣＡ０に対して設けられたＣＡＴ検出
回路１２ａ０の構成を代表的に示す。
の一例を示す図である。図１２において、コラムアドレ
スバッファ４ｃからのコラムアドレス信号ビットＣＡ０
〜ＣＡｎそれぞれに対し、変化を検出するＣＡＴ検出回
路１２ａ０−１２ａｎが設けられる。これらのＣＡＴ検
出回路は、周辺用内部電源電圧ＶｃｃＰを一方動作電源
電圧として動作する。ＣＡＴ検出回路１２ａ０〜１２ａ
ｎの内部構成は同じであり、図６においては、コラムア
ドレス信号ビットＣＡ０に対して設けられたＣＡＴ検出
回路１２ａ０の構成を代表的に示す。
【００９１】ＣＡＴ検出回路１２ａ０は、コラムアドレ
ス信号ビットＣＡ０を受けるインバータ回路１２ａａ
と、コラムアドレス信号ビットＣＡ０を一方入力に受け
るＮＡＮＤ回路１２ａｂと、インバータ回路１２ａａの
出力信号を一方入力に受けるＮＡＮＤ回路１２ａｃと、
ＮＡＮＤ回路１２ａｂおよび１２ａｃの出力信号を受け
るＮＡＮＤ回路１２ａｄを含む。ＮＡＮＤ回路１２ａｂ
および１２ａｃの出力と他方入力は交差結合される。Ｎ
ＡＮＤ回路１２ａｄから変化検出信号／ＣＡＴ０が出力
される。
ス信号ビットＣＡ０を受けるインバータ回路１２ａａ
と、コラムアドレス信号ビットＣＡ０を一方入力に受け
るＮＡＮＤ回路１２ａｂと、インバータ回路１２ａａの
出力信号を一方入力に受けるＮＡＮＤ回路１２ａｃと、
ＮＡＮＤ回路１２ａｂおよび１２ａｃの出力信号を受け
るＮＡＮＤ回路１２ａｄを含む。ＮＡＮＤ回路１２ａｂ
および１２ａｃの出力と他方入力は交差結合される。Ｎ
ＡＮＤ回路１２ａｄから変化検出信号／ＣＡＴ０が出力
される。
【００９２】ＡＴＤ回路１２は、さらに、ＣＡＴ検出回
路１２ａ０〜１２ａｎの出力信号／ＣＡＴ０〜／ＣＡＴ
ｎを受けるＮＡＮＤ回路１２ｂと、ＮＡＮＤ回路１２ｂ
の出力信号を受けるインバータ回路１２ｃと、コラムイ
ネーブル信号／ＣＥを受けるインバータ回路１２ｄと、
インバータ回路１２ｃおよび１２ｄの出力信号を受ける
ＮＡＮＤ回路１２ｅを含む。ＮＡＮＤ回路１２ｅからア
ドレス変化検出信号ＡＴＤが出力される。次に動作につ
いて簡単に説明する。
路１２ａ０〜１２ａｎの出力信号／ＣＡＴ０〜／ＣＡＴ
ｎを受けるＮＡＮＤ回路１２ｂと、ＮＡＮＤ回路１２ｂ
の出力信号を受けるインバータ回路１２ｃと、コラムイ
ネーブル信号／ＣＥを受けるインバータ回路１２ｄと、
インバータ回路１２ｃおよび１２ｄの出力信号を受ける
ＮＡＮＤ回路１２ｅを含む。ＮＡＮＤ回路１２ｅからア
ドレス変化検出信号ＡＴＤが出力される。次に動作につ
いて簡単に説明する。
【００９３】コラムアドレス信号ビットＣＡ０がＬレベ
ルのときには、ＮＡＮＤ回路１２ａｂの出力信号はＨレ
ベルにあり、ＮＡＮＤ回路１２ａｃの出力信号はＬレベ
ルにあり、応じてＮＡＮＤ回路１２ａｄの出力信号はＨ
レベルになる。
ルのときには、ＮＡＮＤ回路１２ａｂの出力信号はＨレ
ベルにあり、ＮＡＮＤ回路１２ａｃの出力信号はＬレベ
ルにあり、応じてＮＡＮＤ回路１２ａｄの出力信号はＨ
レベルになる。
【００９４】コラムアドレス信号ビットＣＡ０がＨレベ
ルに立上がると、インバータ回路１２ａａの有する遅延
時間が経過後、このインバータ回路１２ａａの出力信号
がＬレベルに立下がる。次いでこのインバータ回路１２
ａａの出力信号の立下がりに従ってＮＡＮＤ回路１２ａ
ｃの有する遅延時間が経過後、このＮＡＮＤ回路１２ａ
ｃの出力信号がＨレベルに立上がる。応じて、ＮＡＮＤ
回路１２ａｄの出力信号がこのＮＡＮＤ回路１２ａｂの
有するゲート遅延時間経過後、Ｌレベルに立下がる。し
たがって、このＮＡＮＤ回路１２ａｂの有するゲート遅
延時間の間、ＮＡＮＤ回路１２ａｂおよび１２ａｃの出
力信号はともにＨレベルとなり、ＮＡＮＤ回路１２ａｄ
からのＣＡＴ検出信号／ＣＡＴ０がＬレベルに立下が
る。
ルに立上がると、インバータ回路１２ａａの有する遅延
時間が経過後、このインバータ回路１２ａａの出力信号
がＬレベルに立下がる。次いでこのインバータ回路１２
ａａの出力信号の立下がりに従ってＮＡＮＤ回路１２ａ
ｃの有する遅延時間が経過後、このＮＡＮＤ回路１２ａ
ｃの出力信号がＨレベルに立上がる。応じて、ＮＡＮＤ
回路１２ａｄの出力信号がこのＮＡＮＤ回路１２ａｂの
有するゲート遅延時間経過後、Ｌレベルに立下がる。し
たがって、このＮＡＮＤ回路１２ａｂの有するゲート遅
延時間の間、ＮＡＮＤ回路１２ａｂおよび１２ａｃの出
力信号はともにＨレベルとなり、ＮＡＮＤ回路１２ａｄ
からのＣＡＴ検出信号／ＣＡＴ０がＬレベルに立下が
る。
【００９５】コラムアドレス信号ビットＣＡ０がＨレベ
ルからＬレベルに立下がるときには、ＮＡＮＤ回路１２
ａｂの出力信号がこのＮＡＮＤ回路１２ａｂの有するゲ
ート遅延時間経過後Ｈレベルに立上がる。一方、インバ
ータ回路１２ａａの有するゲート遅延時間およびＮＡＮ
Ｄ回路１２ａｃの有するゲート遅延時間経過後、このＮ
ＡＮＤ回路１２ａｃの出力信号がＨレベルからＬレベル
に立下がる。したがって、この場合においても、ＮＡＮ
Ｄ回路１２ａｄは両入力の信号レベルがともにＨレベル
となり、その出力信号は／ＣＡＴ０がＬレベルに立下が
る。
ルからＬレベルに立下がるときには、ＮＡＮＤ回路１２
ａｂの出力信号がこのＮＡＮＤ回路１２ａｂの有するゲ
ート遅延時間経過後Ｈレベルに立上がる。一方、インバ
ータ回路１２ａａの有するゲート遅延時間およびＮＡＮ
Ｄ回路１２ａｃの有するゲート遅延時間経過後、このＮ
ＡＮＤ回路１２ａｃの出力信号がＨレベルからＬレベル
に立下がる。したがって、この場合においても、ＮＡＮ
Ｄ回路１２ａｄは両入力の信号レベルがともにＨレベル
となり、その出力信号は／ＣＡＴ０がＬレベルに立下が
る。
【００９６】したがって、コラムアドレス信号ビットＣ
Ａ０がＬレベルからＨレベルへの変化時点およびＨレベ
ルからＬレベルへの変化時点いずれにおいても、変化検
出信号／ＣＡＴ０はＬレベルの活性状態となる。ＮＡＮ
Ｄ回路１２ａｂおよび１２ａｃとインバータ１２ａａの
有するゲート遅延時間によりＣＡＴ検出信号の活性化期
間が設定される。
Ａ０がＬレベルからＨレベルへの変化時点およびＨレベ
ルからＬレベルへの変化時点いずれにおいても、変化検
出信号／ＣＡＴ０はＬレベルの活性状態となる。ＮＡＮ
Ｄ回路１２ａｂおよび１２ａｃとインバータ１２ａａの
有するゲート遅延時間によりＣＡＴ検出信号の活性化期
間が設定される。
【００９７】ＮＡＮＤ回路１２ｂは、ＣＡＴ検出回路１
２ａ０〜１２ａｎの出力信号／ＣＡＴ０〜／ＣＡＴｎを
受けている。したがって１ビットでも変化があると、こ
のＮＡＮＤ回路１２ｂの出力信号がＨレベルとなり、応
じてインバータ回路１２ｃの出力信号がＬレベルとな
る。コラムイネーブル信号／ＣＥがＨレベルの非活性状
態のときには、ＮＡＮＤ回路１２ｅからのアドレス変化
検出信号ＡＴＤはＨレベルである。一方、コラムイネー
ブル信号／ＣＥがＬレベルの活性状態となると、インバ
ータ１２ｄの出力信号がＨレベルとなり、ＮＡＮＤ回路
１２ｅがインバータとして作用し、このインバータ回路
１２ｃの出力信号に従って列アドレスの各変化時点でア
ドレス変化検出信号ＡＴＤが所定期間Ｈレベルの活性状
態となる。このＡＴＤ回路１２も、一方動作電源電圧と
して周辺用内部電源電圧ＶｃｃＰを利用している。
２ａ０〜１２ａｎの出力信号／ＣＡＴ０〜／ＣＡＴｎを
受けている。したがって１ビットでも変化があると、こ
のＮＡＮＤ回路１２ｂの出力信号がＨレベルとなり、応
じてインバータ回路１２ｃの出力信号がＬレベルとな
る。コラムイネーブル信号／ＣＥがＨレベルの非活性状
態のときには、ＮＡＮＤ回路１２ｅからのアドレス変化
検出信号ＡＴＤはＨレベルである。一方、コラムイネー
ブル信号／ＣＥがＬレベルの活性状態となると、インバ
ータ１２ｄの出力信号がＨレベルとなり、ＮＡＮＤ回路
１２ｅがインバータとして作用し、このインバータ回路
１２ｃの出力信号に従って列アドレスの各変化時点でア
ドレス変化検出信号ＡＴＤが所定期間Ｈレベルの活性状
態となる。このＡＴＤ回路１２も、一方動作電源電圧と
して周辺用内部電源電圧ＶｃｃＰを利用している。
【００９８】図７は、内部データ線イコライズ信号ＩＯ
ＥＱおよびコラムデコーダイネーブル信号ＣＤＥを発生
する部分の構成を概略的に示す図である。図７におい
て、内部データ線イコライズ信号ＩＯＥＱは、周辺用内
部電源電圧ＶｃｃＰを一方動作電源電圧として動作し、
アドレス変化検出信号ＡＴＤに応答して動作するデータ
線イコライズ制御回路１３ｃから出力される。コラムデ
コーダイネーブル信号ＣＤＥは、周辺用内部電源電圧Ｖ
ｃｃＰを一方動作電源電圧として動作し、アドレス変化
検出信号ＡＴＤに応答して動作するコラムデコーダ制御
回路１３ｄから出力される。内部データ線イコライズ信
号ＩＯＥＱは、アドレス変化検出信号ＡＴＤの立下がり
（非活性化）に応答してＬレベルの非活性状態とされ、
アドレス変化検出信号ＡＴＤの立上がり（活性化）に応
答して活性状態とされる。コラムデコーダイネーブル信
号ＣＤＥは、このアドレス変化検出信号ＡＴＤの非活性
化に応答して活性状態とされ、かつアドレス変化検出信
号ＡＴＤの活性化に応答して非活性状態とされる。
ＥＱおよびコラムデコーダイネーブル信号ＣＤＥを発生
する部分の構成を概略的に示す図である。図７におい
て、内部データ線イコライズ信号ＩＯＥＱは、周辺用内
部電源電圧ＶｃｃＰを一方動作電源電圧として動作し、
アドレス変化検出信号ＡＴＤに応答して動作するデータ
線イコライズ制御回路１３ｃから出力される。コラムデ
コーダイネーブル信号ＣＤＥは、周辺用内部電源電圧Ｖ
ｃｃＰを一方動作電源電圧として動作し、アドレス変化
検出信号ＡＴＤに応答して動作するコラムデコーダ制御
回路１３ｄから出力される。内部データ線イコライズ信
号ＩＯＥＱは、アドレス変化検出信号ＡＴＤの立下がり
（非活性化）に応答してＬレベルの非活性状態とされ、
アドレス変化検出信号ＡＴＤの立上がり（活性化）に応
答して活性状態とされる。コラムデコーダイネーブル信
号ＣＤＥは、このアドレス変化検出信号ＡＴＤの非活性
化に応答して活性状態とされ、かつアドレス変化検出信
号ＡＴＤの活性化に応答して非活性状態とされる。
【００９９】図８は、図１に示す列指定信号発生回路７
および選択信号発生回路８の構成を概略的に示す図であ
る。図８において、列指定信号発生回路７は、周辺内部
電源電圧ＶｃｃＰを一方動作電源電圧として動作し、コ
ラムアドレスバッファから与えられるアドレス信号ビッ
トＣＡ０〜ＣＡｎおよび／ＣＡ０〜／ＣＡｎをプリデコ
ードし、プリデコード信号Ｙを出力するプリデコーダ７
ａと、この周辺用内部電源電圧ＶｃｃＰを一方動作電源
電圧として動作し、コラムデコーダイネーブル信号ＣＤ
Ｅの活性化に応答して活性化され、プリデコーダ７ａか
らのプリデコード信号Ｙをデコードして列指定信号を生
成するデコード回路７ｂを含む。図８においては、１つ
の列選択信号に対応して設けられるＮＡＮＤ回路７ｂａ
を代表的に示す。このＮＡＮＤ回路７ｂａは、周辺用内
部電源電圧ＶｃｃＰを一方動作電源電圧として動作し、
コラムデコーダイネーブル信号ＣＤＥの活性化時活性状
態とされ、プリデコード信号ＹｉおよびＹｊをデコード
する。デコード回路７ｂからの列指定信号は、周辺用内
部電源電圧ＶｃｃＰの電圧レベルとなる（選択状態のと
き）。
および選択信号発生回路８の構成を概略的に示す図であ
る。図８において、列指定信号発生回路７は、周辺内部
電源電圧ＶｃｃＰを一方動作電源電圧として動作し、コ
ラムアドレスバッファから与えられるアドレス信号ビッ
トＣＡ０〜ＣＡｎおよび／ＣＡ０〜／ＣＡｎをプリデコ
ードし、プリデコード信号Ｙを出力するプリデコーダ７
ａと、この周辺用内部電源電圧ＶｃｃＰを一方動作電源
電圧として動作し、コラムデコーダイネーブル信号ＣＤ
Ｅの活性化に応答して活性化され、プリデコーダ７ａか
らのプリデコード信号Ｙをデコードして列指定信号を生
成するデコード回路７ｂを含む。図８においては、１つ
の列選択信号に対応して設けられるＮＡＮＤ回路７ｂａ
を代表的に示す。このＮＡＮＤ回路７ｂａは、周辺用内
部電源電圧ＶｃｃＰを一方動作電源電圧として動作し、
コラムデコーダイネーブル信号ＣＤＥの活性化時活性状
態とされ、プリデコード信号ＹｉおよびＹｊをデコード
する。デコード回路７ｂからの列指定信号は、周辺用内
部電源電圧ＶｃｃＰの電圧レベルとなる（選択状態のと
き）。
【０１００】列選択信号発生回路８は、アレイ用内部電
源電圧ＶｃｃＡを一方動作電源電圧として動作し、この
デコード回路７ｂからの列指定信号をバッファ処理して
出力する。図８においては、列選択信号ＣＳＬを発生す
るインバータ回路８ａを代表的に示す。このインバータ
回路８ａは、ＮＡＮＤ回路７ｂａからの列指定信号を反
転しかつその電圧レベルをアレイ内部電源電圧ＶｃｃＡ
の電圧レベルに設定する。
源電圧ＶｃｃＡを一方動作電源電圧として動作し、この
デコード回路７ｂからの列指定信号をバッファ処理して
出力する。図８においては、列選択信号ＣＳＬを発生す
るインバータ回路８ａを代表的に示す。このインバータ
回路８ａは、ＮＡＮＤ回路７ｂａからの列指定信号を反
転しかつその電圧レベルをアレイ内部電源電圧ＶｃｃＡ
の電圧レベルに設定する。
【０１０１】ＮＡＮＤ回路７ｂａは選択状態のときに
は、接地電圧レベルの信号を出力する。このときには、
列選択信号発生回路８からは、アレイ内部電源電圧Ｖｃ
ｃＡレベルの列選択信号ＣＳＬが出力される。ＮＡＮＤ
回路７ｂａの出力信号が周辺用電源電圧ＶｃｃＰの電圧
レベルのときには、この列選択信号発生回路８に含まれ
るインバータ回路８ａからの列選択信号ＣＳＬが接地電
圧レベルとなる。インバータ回路８ａは、ＣＭＯＳトラ
ンジスタで構成されており、この周辺用内部電源電圧Ｖ
ｃｃＰレベルの信号が与えられたときには、その内部の
ｐチャネルＭＯＳトランジスタは確実にオフ状態とされ
る。したがって、この列指定信号発生回路７の動作電源
電圧ＶｃｃＰと列選択信号発生回路８の動作電源電圧Ｖ
ｃｃＡの電圧レベルが異なる場合においても、周辺用電
源電圧ＶｃｃＰは、アレイ用内部電源電圧ＶｃｃＡより
も高いため、特に電圧レベルを変換するレベル変換回路
を設ける必要はなく、確実に、アレイ内部電源電圧Ｖｃ
ｃＡの電圧レベルの列選択信号を生成することができ
る。
は、接地電圧レベルの信号を出力する。このときには、
列選択信号発生回路８からは、アレイ内部電源電圧Ｖｃ
ｃＡレベルの列選択信号ＣＳＬが出力される。ＮＡＮＤ
回路７ｂａの出力信号が周辺用電源電圧ＶｃｃＰの電圧
レベルのときには、この列選択信号発生回路８に含まれ
るインバータ回路８ａからの列選択信号ＣＳＬが接地電
圧レベルとなる。インバータ回路８ａは、ＣＭＯＳトラ
ンジスタで構成されており、この周辺用内部電源電圧Ｖ
ｃｃＰレベルの信号が与えられたときには、その内部の
ｐチャネルＭＯＳトランジスタは確実にオフ状態とされ
る。したがって、この列指定信号発生回路７の動作電源
電圧ＶｃｃＰと列選択信号発生回路８の動作電源電圧Ｖ
ｃｃＡの電圧レベルが異なる場合においても、周辺用電
源電圧ＶｃｃＰは、アレイ用内部電源電圧ＶｃｃＡより
も高いため、特に電圧レベルを変換するレベル変換回路
を設ける必要はなく、確実に、アレイ内部電源電圧Ｖｃ
ｃＡの電圧レベルの列選択信号を生成することができ
る。
【０１０２】図９は、１つのセンスアンプ回路ＳＡに関
連する部分の構成を示す図である。図９において、セン
スアンプ回路ＳＡは、交差結合されるｐチャネルＭＯＳ
トランジスタＰ１およびＰ２と、センスアンプ活性化信
号φＳＰの活性化に応答してＭＯＳトランジスタＰ１お
よびＰ２のソースへアレイ内部電源電圧ＶｃｃＡを伝達
するｐチャネルＭＯＳトランジスタＰ３と、ドレインと
ゲートが交差結合されるｎチャネルＭＯＳトランジスタ
Ｎ１およびＮ２と、センスアンプ活性化信号φＳＮの活
性化に応答して導通し、ＭＯＳトランジスタＮ１および
Ｎ２のソースへ接地電圧Ｖｓｓを伝達するｎチャネルＭ
ＯＳトランジスタＮ３を含む。
連する部分の構成を示す図である。図９において、セン
スアンプ回路ＳＡは、交差結合されるｐチャネルＭＯＳ
トランジスタＰ１およびＰ２と、センスアンプ活性化信
号φＳＰの活性化に応答してＭＯＳトランジスタＰ１お
よびＰ２のソースへアレイ内部電源電圧ＶｃｃＡを伝達
するｐチャネルＭＯＳトランジスタＰ３と、ドレインと
ゲートが交差結合されるｎチャネルＭＯＳトランジスタ
Ｎ１およびＮ２と、センスアンプ活性化信号φＳＮの活
性化に応答して導通し、ＭＯＳトランジスタＮ１および
Ｎ２のソースへ接地電圧Ｖｓｓを伝達するｎチャネルＭ
ＯＳトランジスタＮ３を含む。
【０１０３】このセンスアンプ活性化信号φＳＰおよび
φＳＮを伝達する信号線３１および３２に対し、センス
アンプイコライズ回路ＳＥＱが設けられる。このセンス
アンプイコライズ回路ＳＥＱは、センスイコライズ指示
信号φＢＱＳに応答して導通し、信号線３１および３２
へ中間電圧Ｖｂｌ（＝ＶｃｃＡ／２）を伝達するｎチャ
ネルＭＯＳトランジスタＮ４およびＮ５と、センスイコ
ライズ指示信号φＢＱＳの活性化に応答して導通し、信
号線３１および３２を電気的に短絡するｎチャネルＭＯ
ＳトランジスタＮ６を含む。このイコライズ指示信号φ
ＢＱＳは、周辺内部電源電圧ＶｃｃＰの電圧レベルであ
る。
φＳＮを伝達する信号線３１および３２に対し、センス
アンプイコライズ回路ＳＥＱが設けられる。このセンス
アンプイコライズ回路ＳＥＱは、センスイコライズ指示
信号φＢＱＳに応答して導通し、信号線３１および３２
へ中間電圧Ｖｂｌ（＝ＶｃｃＡ／２）を伝達するｎチャ
ネルＭＯＳトランジスタＮ４およびＮ５と、センスイコ
ライズ指示信号φＢＱＳの活性化に応答して導通し、信
号線３１および３２を電気的に短絡するｎチャネルＭＯ
ＳトランジスタＮ６を含む。このイコライズ指示信号φ
ＢＱＳは、周辺内部電源電圧ＶｃｃＰの電圧レベルであ
る。
【０１０４】信号線３１および３２に対して、センスア
ンプ駆動信号φＳＡＰの活性化に応答して導通し、信号
線３１上に接地電圧Ｖｓｓを伝達するｎチャネルＭＯＳ
トランジスタＮ７と、センスアンプ駆動信号φＳＡＮの
活性化に応答して導通し、アレイ用内部電源電圧Ｖｃｃ
Ａを信号線３２に伝達するｐチャネルＭＯＳトランジス
タＰ４を含む。センスアンプ駆動信号φＳＡＰおよびφ
ＳＡＮは、周辺用内部電源電圧ＶｃｃＰの振幅を有す
る。センスアンプ活性化信号φＳＰおよびφＳＮは、非
活性化時中間電圧Ｖｂｌ（＝ＶｃｃＡ／２）の電圧レベ
ルにプリチャージされる。
ンプ駆動信号φＳＡＰの活性化に応答して導通し、信号
線３１上に接地電圧Ｖｓｓを伝達するｎチャネルＭＯＳ
トランジスタＮ７と、センスアンプ駆動信号φＳＡＮの
活性化に応答して導通し、アレイ用内部電源電圧Ｖｃｃ
Ａを信号線３２に伝達するｐチャネルＭＯＳトランジス
タＰ４を含む。センスアンプ駆動信号φＳＡＰおよびφ
ＳＡＮは、周辺用内部電源電圧ＶｃｃＰの振幅を有す
る。センスアンプ活性化信号φＳＰおよびφＳＮは、非
活性化時中間電圧Ｖｂｌ（＝ＶｃｃＡ／２）の電圧レベ
ルにプリチャージされる。
【０１０５】ビット線ＢＬおよび／ＢＬに対し、ビット
線イコライズ指示信号φＢＱＢの活性化に応答して導通
し、中間電圧Ｖｂｌ（＝ＶｃｃＡ／２）をビット線ＢＬ
および／ＢＬへ伝達するビット線イコライズ回路ＢＥＱ
が設けられる。このビット線イコライズ回路ＢＥＱの構
成は、センスアンプイコライズ回路ＳＥＱの構成と同じ
である。ビット線イコライズ指示信号φＢＱＢは、アレ
イ用内部電源電圧ＶｃｃＡの電圧レベルである。アレイ
内のＭＯＳトランジスタの電圧特性を保証するために、
このビット線イコライズ指示信号φＢＱＢの電圧レベル
はアレイ用内部電源電圧ＶｃｃＡの電圧レベルに保持さ
れる（活性化時）。
線イコライズ指示信号φＢＱＢの活性化に応答して導通
し、中間電圧Ｖｂｌ（＝ＶｃｃＡ／２）をビット線ＢＬ
および／ＢＬへ伝達するビット線イコライズ回路ＢＥＱ
が設けられる。このビット線イコライズ回路ＢＥＱの構
成は、センスアンプイコライズ回路ＳＥＱの構成と同じ
である。ビット線イコライズ指示信号φＢＱＢは、アレ
イ用内部電源電圧ＶｃｃＡの電圧レベルである。アレイ
内のＭＯＳトランジスタの電圧特性を保証するために、
このビット線イコライズ指示信号φＢＱＢの電圧レベル
はアレイ用内部電源電圧ＶｃｃＡの電圧レベルに保持さ
れる（活性化時）。
【０１０６】ビット線ＢＬおよび／ＢＬに対し、列選択
信号ＣＳＬに応答して導通し、ビット線ＢＬおよび／Ｂ
Ｌを内部データ線３５ａおよび３５ｂに接続するＩ／Ｏ
ゲート回路９ａが設けられる。このＩ／Ｏゲート回路９
ａは、列選択信号ＣＳＬをゲートに受けるｎチャネルＭ
ＯＳトランジスタで構成されるトランスファゲートトラ
ンジスタＴａおよびＴｂを含む。内部データ線３５ａお
よび３５ｂには、イコライズ指示信号ＩＯＥＱの活性化
に応答して導通し、内部データ線３５ａおよび３５ｂを
イコライズするイコライズ回路４０が設けられる。イコ
ライズ指示信号ＩＯＥＱは、周辺用内部電源電圧Ｖｃｃ
Ｐの電圧レベルである。
信号ＣＳＬに応答して導通し、ビット線ＢＬおよび／Ｂ
Ｌを内部データ線３５ａおよび３５ｂに接続するＩ／Ｏ
ゲート回路９ａが設けられる。このＩ／Ｏゲート回路９
ａは、列選択信号ＣＳＬをゲートに受けるｎチャネルＭ
ＯＳトランジスタで構成されるトランスファゲートトラ
ンジスタＴａおよびＴｂを含む。内部データ線３５ａお
よび３５ｂには、イコライズ指示信号ＩＯＥＱの活性化
に応答して導通し、内部データ線３５ａおよび３５ｂを
イコライズするイコライズ回路４０が設けられる。イコ
ライズ指示信号ＩＯＥＱは、周辺用内部電源電圧Ｖｃｃ
Ｐの電圧レベルである。
【０１０７】この図９に示すように、Ｉ／Ｏゲート回路
９ａのトランスファゲートトランジスタＴａおよびＴｂ
のゲートへは、アレイ用内部電源電圧ＶｃｃＡの電圧レ
ベルの列選択信号ＣＳＬが伝達される。一方、センスア
ンプ回路ＳＡを構成するＭＯＳトランジスタＰ１〜Ｐ３
およびＮ１〜Ｎ３は、活性化時、そのゲートに、アレイ
用内部電源電圧ＶｃｃＡの電圧レベルを受ける。したが
って、これらのＭＯＳトランジスタＰ１〜Ｐ３およびＮ
１〜Ｎ３と、トランスファゲートトランジスタＴａおよ
びＴｂの電流駆動力のバランスを、複雑なサイズ調整を
行なうことなくとることができ、内部データ線３５ａお
よび３５ｂのイコライズが不十分な場合においてデータ
の衝突が生じても、急激なセンスアンプ回路ＳＡのセン
スノード（ビット線ＢＬおよび／ＢＬ）の電位変化を抑
制することができ、センスアンプ回路ＳＡのラッチデー
タの反転が生じることはない。
９ａのトランスファゲートトランジスタＴａおよびＴｂ
のゲートへは、アレイ用内部電源電圧ＶｃｃＡの電圧レ
ベルの列選択信号ＣＳＬが伝達される。一方、センスア
ンプ回路ＳＡを構成するＭＯＳトランジスタＰ１〜Ｐ３
およびＮ１〜Ｎ３は、活性化時、そのゲートに、アレイ
用内部電源電圧ＶｃｃＡの電圧レベルを受ける。したが
って、これらのＭＯＳトランジスタＰ１〜Ｐ３およびＮ
１〜Ｎ３と、トランスファゲートトランジスタＴａおよ
びＴｂの電流駆動力のバランスを、複雑なサイズ調整を
行なうことなくとることができ、内部データ線３５ａお
よび３５ｂのイコライズが不十分な場合においてデータ
の衝突が生じても、急激なセンスアンプ回路ＳＡのセン
スノード（ビット線ＢＬおよび／ＢＬ）の電位変化を抑
制することができ、センスアンプ回路ＳＡのラッチデー
タの反転が生じることはない。
【０１０８】トランスファゲートトランジスタＴａおよ
びＴｂのゲートには、アレイ用内部電源電圧ＶｃｃＡの
電圧レベルが与えられるだけであり、周辺用内部電源電
圧ＶｃｃＰが与えられる場合よりもその電流駆動力を小
さくすることができるためである。また、従来と同様、
降圧された電源電圧が共通にアレイ用回路および周辺回
路に与えられる場合と同様のセンスアンプ回路を構成す
るＭＯＳトランジスタとＩ／Ｏゲート回路を構成するた
めのトランスファゲートトランジスタのサイズの関係を
保持することができ、設計変更を行なうことなく、内部
電源電圧を最適な電圧レベルに設定することができる
（図１０参照）。
びＴｂのゲートには、アレイ用内部電源電圧ＶｃｃＡの
電圧レベルが与えられるだけであり、周辺用内部電源電
圧ＶｃｃＰが与えられる場合よりもその電流駆動力を小
さくすることができるためである。また、従来と同様、
降圧された電源電圧が共通にアレイ用回路および周辺回
路に与えられる場合と同様のセンスアンプ回路を構成す
るＭＯＳトランジスタとＩ／Ｏゲート回路を構成するた
めのトランスファゲートトランジスタのサイズの関係を
保持することができ、設計変更を行なうことなく、内部
電源電圧を最適な電圧レベルに設定することができる
（図１０参照）。
【０１０９】すなわち、図１０に示すように、内部デー
タ線イコライズ指示信号ＩＯＥＱの活性期間が短く、内
部データ線３５ａおよび３５ｂのデータの信号電位のイ
コライズが不完全に行なわれ、時刻ｔ３において列選択
信号ＣＳＬが選択状態へ立上がっても、トランスファゲ
ートトランジスタＴａおよびＴｂの電流駆動力が比較的
小さくされることになり、センスアンプ回路ＳＡを構成
するＭＯＳトランジスタの電流駆動力と同じ程度とな
り、逆データの内部データ線と接続されてもビット線Ｂ
Ｌおよび／ＢＬの電位変化は緩やかとなり、センスアン
プ回路ＳＡのラッチデータの内部データ線上の逆データ
による反転は防止され、センスアンプ回路ＳＡが保持す
るデータが確実に内部データ線３５ａおよび３５ｂに伝
達される。
タ線イコライズ指示信号ＩＯＥＱの活性期間が短く、内
部データ線３５ａおよび３５ｂのデータの信号電位のイ
コライズが不完全に行なわれ、時刻ｔ３において列選択
信号ＣＳＬが選択状態へ立上がっても、トランスファゲ
ートトランジスタＴａおよびＴｂの電流駆動力が比較的
小さくされることになり、センスアンプ回路ＳＡを構成
するＭＯＳトランジスタの電流駆動力と同じ程度とな
り、逆データの内部データ線と接続されてもビット線Ｂ
Ｌおよび／ＢＬの電位変化は緩やかとなり、センスアン
プ回路ＳＡのラッチデータの内部データ線上の逆データ
による反転は防止され、センスアンプ回路ＳＡが保持す
るデータが確実に内部データ線３５ａおよび３５ｂに伝
達される。
【０１１０】なお、図９に示す構成において、センスア
ンプイコライズ指示信号φＢＱＳおよびビット線イコラ
イズ指示信号φＢＱＢはともに周辺用内部電源電圧Ｖｃ
ｃＰの電圧レベルに設定されてもよく、またこれらの両
者が、アレイ用内部電源電圧ＶｃｃＡの電圧レベルに設
定されてもよい。また、これらは同じ信号であってもよ
い。
ンプイコライズ指示信号φＢＱＳおよびビット線イコラ
イズ指示信号φＢＱＢはともに周辺用内部電源電圧Ｖｃ
ｃＰの電圧レベルに設定されてもよく、またこれらの両
者が、アレイ用内部電源電圧ＶｃｃＡの電圧レベルに設
定されてもよい。また、これらは同じ信号であってもよ
い。
【０１１１】［変更例］図１１は、この発明の実施の形
態１の変更例の構成を概略的に示す図である。図１１に
示す構成において、内部データ線４２ａおよび４２ｂに
対し、プルアップトランジスタＮ８およびＮ９が設けら
れる。これらのプルアップトランジスタＮ８およびＮ９
は、書込指示信号の反転信号／ＷＤＥに応答して導通す
る。すなわち、データ書込が行なわれるときのみこれら
のプルアップトランジスタＮ８およびＮ９が非導通状態
となる。これらのプルアップトランジスタＮ８およびＮ
９は、導通時、内部データ線４２ａおよび４２ｂを、Ｖ
ｃｃＡ−Ｖｔｈの電圧レベルにプルアップする。ここ
で、Ｖｔｈは、プルアップトランジスタＮ８およびＮ９
のしきい値電圧を示す。
態１の変更例の構成を概略的に示す図である。図１１に
示す構成において、内部データ線４２ａおよび４２ｂに
対し、プルアップトランジスタＮ８およびＮ９が設けら
れる。これらのプルアップトランジスタＮ８およびＮ９
は、書込指示信号の反転信号／ＷＤＥに応答して導通す
る。すなわち、データ書込が行なわれるときのみこれら
のプルアップトランジスタＮ８およびＮ９が非導通状態
となる。これらのプルアップトランジスタＮ８およびＮ
９は、導通時、内部データ線４２ａおよび４２ｂを、Ｖ
ｃｃＡ−Ｖｔｈの電圧レベルにプルアップする。ここ
で、Ｖｔｈは、プルアップトランジスタＮ８およびＮ９
のしきい値電圧を示す。
【０１１２】内部データ線４２ａおよび４２ｂに対し
て、周辺用内部電源電圧ＶｃｃＰレベルのイコライズ指
示信号ＩＯＥＱに応答してこの内部データ線４２ａおよ
び４２ｂをイコライズするイコライズ回路４０が設けら
れる。このイコライズ回路４０は、図９に示すものと同
じである。内部データ線４２ａおよび４２ｂとビット線
ＢＬおよび／ＢＬの間に、列選択信号ＣＳＬの活性化に
応答して導通するＩ／Ｏゲート回路９ａが設けられる。
列選択信号ＣＳＬはアレイ用内部電源電圧ＶｃｃＡの電
圧レベルである。
て、周辺用内部電源電圧ＶｃｃＰレベルのイコライズ指
示信号ＩＯＥＱに応答してこの内部データ線４２ａおよ
び４２ｂをイコライズするイコライズ回路４０が設けら
れる。このイコライズ回路４０は、図９に示すものと同
じである。内部データ線４２ａおよび４２ｂとビット線
ＢＬおよび／ＢＬの間に、列選択信号ＣＳＬの活性化に
応答して導通するＩ／Ｏゲート回路９ａが設けられる。
列選択信号ＣＳＬはアレイ用内部電源電圧ＶｃｃＡの電
圧レベルである。
【０１１３】この図１１に示すような構成において、図
１２に示すようにイコライズ指示信号ＩＯＥＱの活性期
間が時刻ｔ０からｔ１と短く、内部データ線４２ａおよ
び４２ｂの電圧イコライズが不十分なときに、時刻ｔ３
において列選択信号ＣＳＬがＨレベルに立上がった状態
を考える。ここで、図１２においては、ビット線ＢＬに
Ｌレベルの電圧が読出されており、ビット線／ＢＬが、
アレイ用内部電源電圧ＶｃｃＡの電圧レベルの状態が示
される。このような場合においても、列選択信号ＣＳＬ
がアレイ用内部電源電圧ＶｃｃＡの電圧レベルであり、
電流駆動力は、周辺用内部電源電圧ＶｃｃＰが与えられ
る場合よりも小さくされており、ビット線ＢＬおよび／
ＢＬの電圧レベルが反転することなく内部データ線４２
ａおよび４２ｂをビット線ＢＬおよび／ＢＬの電圧レベ
ルに応じた電圧レベルに駆動することができる。
１２に示すようにイコライズ指示信号ＩＯＥＱの活性期
間が時刻ｔ０からｔ１と短く、内部データ線４２ａおよ
び４２ｂの電圧イコライズが不十分なときに、時刻ｔ３
において列選択信号ＣＳＬがＨレベルに立上がった状態
を考える。ここで、図１２においては、ビット線ＢＬに
Ｌレベルの電圧が読出されており、ビット線／ＢＬが、
アレイ用内部電源電圧ＶｃｃＡの電圧レベルの状態が示
される。このような場合においても、列選択信号ＣＳＬ
がアレイ用内部電源電圧ＶｃｃＡの電圧レベルであり、
電流駆動力は、周辺用内部電源電圧ＶｃｃＰが与えられ
る場合よりも小さくされており、ビット線ＢＬおよび／
ＢＬの電圧レベルが反転することなく内部データ線４２
ａおよび４２ｂをビット線ＢＬおよび／ＢＬの電圧レベ
ルに応じた電圧レベルに駆動することができる。
【０１１４】ただし、図１２においては、このプルアッ
プトランジスタＮ８およびＮ９により、このＬレベルの
電圧レベルは、接地電圧レベルよりも高い電圧レベルで
あり、内部データ線４２ａおよび４２ｂのデータ読出時
の信号振幅はデータ書込時よりも小さくなっている。
プトランジスタＮ８およびＮ９により、このＬレベルの
電圧レベルは、接地電圧レベルよりも高い電圧レベルで
あり、内部データ線４２ａおよび４２ｂのデータ読出時
の信号振幅はデータ書込時よりも小さくなっている。
【０１１５】以上のように、この発明の実施の形態１に
従えば、ビット線対と内部データ線対とを接続するため
のＩ／Ｏゲート回路へ与えられる列選択信号の電圧レベ
ルをセンスアンプ動作電源電圧であるアレイ用内部電源
電圧と同じ電圧レベルに設定したため、Ｉ／Ｏゲート回
路の電流駆動力がセンスアンプ回路の電流駆動力とバラ
ンスし、内部データ線対の電圧のイコライズが不十分な
場合においてデータ衝突が生じる場合でも、ビット線の
センスアンプによる保持電圧が反転することなく正確な
データの読出を行なうことができる。また、このときに
は、内部データ線イコライズ期間を長くする必要がな
く、高速アクセス性を損なうことなく正確なデータ読出
を行なうことができる。
従えば、ビット線対と内部データ線対とを接続するため
のＩ／Ｏゲート回路へ与えられる列選択信号の電圧レベ
ルをセンスアンプ動作電源電圧であるアレイ用内部電源
電圧と同じ電圧レベルに設定したため、Ｉ／Ｏゲート回
路の電流駆動力がセンスアンプ回路の電流駆動力とバラ
ンスし、内部データ線対の電圧のイコライズが不十分な
場合においてデータ衝突が生じる場合でも、ビット線の
センスアンプによる保持電圧が反転することなく正確な
データの読出を行なうことができる。また、このときに
は、内部データ線イコライズ期間を長くする必要がな
く、高速アクセス性を損なうことなく正確なデータ読出
を行なうことができる。
【０１１６】［実施の形態２］図１３は、この発明の実
施の形態２に従う半導体記憶装置の要部の構成を示す図
である。図１３において、メモリセルアレイは、各々が
行列状に配列される複数のメモリセルＭＣを有する複数
のメモリブロックＭＢ００〜ＭＢｎｎに分割される。行
方向に整列して配置されるメモリブロックＭＢｉ０〜Ｍ
Ｂｉｎが１つの行ブロックを構成し、行ブロックに含ま
れるメモリブロック全体にわたってワード線ＷＬが延在
して配置される。たとえばメモリブロックＭＢ００〜Ｍ
Ｂ０ｎは、１つの行ブロックを構成する。列方向に整列
して配置されるメモリブロックＭＢ０ｊ〜ＭＢｍｊが１
つの列ブロックを構成する。列ブロックの各メモリブロ
ックに共通に列選択信号線ＣＳＬが配設される。列ブロ
ックそれぞれに対応してコラムデコード回路ＣＤ０〜Ｃ
Ｄｎが設けられる。これらのコラムデコード回路ＣＤ０
〜ＣＤｎは、周辺用内部電源電圧ＶｃｃＰとアレイ用内
部電源電圧ＶｃｃＡを動作電源電圧として動作する。列
指定信号を発生する部分は周辺用内部電源電圧ＶｃｃＰ
を一方動作電源電圧として動作し、列選択線上に列選択
信号を伝達する出力段は、アレイ用内部電源電圧Ｖｃｃ
Ａを一方動作電源電圧として動作する。
施の形態２に従う半導体記憶装置の要部の構成を示す図
である。図１３において、メモリセルアレイは、各々が
行列状に配列される複数のメモリセルＭＣを有する複数
のメモリブロックＭＢ００〜ＭＢｎｎに分割される。行
方向に整列して配置されるメモリブロックＭＢｉ０〜Ｍ
Ｂｉｎが１つの行ブロックを構成し、行ブロックに含ま
れるメモリブロック全体にわたってワード線ＷＬが延在
して配置される。たとえばメモリブロックＭＢ００〜Ｍ
Ｂ０ｎは、１つの行ブロックを構成する。列方向に整列
して配置されるメモリブロックＭＢ０ｊ〜ＭＢｍｊが１
つの列ブロックを構成する。列ブロックの各メモリブロ
ックに共通に列選択信号線ＣＳＬが配設される。列ブロ
ックそれぞれに対応してコラムデコード回路ＣＤ０〜Ｃ
Ｄｎが設けられる。これらのコラムデコード回路ＣＤ０
〜ＣＤｎは、周辺用内部電源電圧ＶｃｃＰとアレイ用内
部電源電圧ＶｃｃＡを動作電源電圧として動作する。列
指定信号を発生する部分は周辺用内部電源電圧ＶｃｃＰ
を一方動作電源電圧として動作し、列選択線上に列選択
信号を伝達する出力段は、アレイ用内部電源電圧Ｖｃｃ
Ａを一方動作電源電圧として動作する。
【０１１７】メモリブロックＭＢ００〜ＭＢｍｎ各々に
対して、ローカルＩＯバスＬＩＯＰ００〜ＬＩＯＰｍｎ
が配置される。ローカルＩＯバスＬＩＯＰ００〜ＬＩＯ
Ｐｍｎは、対応のメモリブロックとのみデータの授受を
行なう。ローカルＩＯバスＬＩＯＰ００〜ＬＩＯＰｍｎ
それぞれのバス幅（ビット幅）は任意である。
対して、ローカルＩＯバスＬＩＯＰ００〜ＬＩＯＰｍｎ
が配置される。ローカルＩＯバスＬＩＯＰ００〜ＬＩＯ
Ｐｍｎは、対応のメモリブロックとのみデータの授受を
行なう。ローカルＩＯバスＬＩＯＰ００〜ＬＩＯＰｍｎ
それぞれのバス幅（ビット幅）は任意である。
【０１１８】列ブロックそれぞれに対応して、グローバ
ルＩＯバスＧＩＯＰ０〜ＧＩＯＰｎが配設される。グロ
ーバルＩＯバスＧＩＯＰ０〜ＧＩＯＰｎは、それぞれ対
応の列ブロックに含まれるメモリブロックとのみデータ
の授受を行なう。
ルＩＯバスＧＩＯＰ０〜ＧＩＯＰｎが配設される。グロ
ーバルＩＯバスＧＩＯＰ０〜ＧＩＯＰｎは、それぞれ対
応の列ブロックに含まれるメモリブロックとのみデータ
の授受を行なう。
【０１１９】各ローカルＩＯバスと対応のグローバルＩ
Ｏバスの間に、行ブロック選択信号に応答して導通する
行ブロック選択スイッチＲＳＷ００〜ＲＳＷｍｎが配設
される。選択ワード線を含む行ブロックのローカルＩＯ
バスが対応のグローバルＩＯバスＧＩＯＰ０〜ＧＩＯＰ
ｎに接続される。この行ブロックの選択は、ロウアドレ
ス信号に含まれる予め定められたアドレスビット（ブロ
ックアドレス）をデコードすることにより行なわれる。
したがって、ローカルＩＯバスとグローバルＩＯバスの
接続は、ロウアドレスストローブ信号／ＲＡＳの活性化
に従って実行される。
Ｏバスの間に、行ブロック選択信号に応答して導通する
行ブロック選択スイッチＲＳＷ００〜ＲＳＷｍｎが配設
される。選択ワード線を含む行ブロックのローカルＩＯ
バスが対応のグローバルＩＯバスＧＩＯＰ０〜ＧＩＯＰ
ｎに接続される。この行ブロックの選択は、ロウアドレ
ス信号に含まれる予め定められたアドレスビット（ブロ
ックアドレス）をデコードすることにより行なわれる。
したがって、ローカルＩＯバスとグローバルＩＯバスの
接続は、ロウアドレスストローブ信号／ＲＡＳの活性化
に従って実行される。
【０１２０】グローバルＩＯバスＧＩＯＰ０〜ＧＩＯＰ
ｎそれぞれに対応して周辺用内部電源電圧ＶｃｃＰを一
方動作電源電圧として動作し、データの授受を行なうリ
ード／ライト回路ＲＷ０〜ＲＷｎが設けられる。
ｎそれぞれに対応して周辺用内部電源電圧ＶｃｃＰを一
方動作電源電圧として動作し、データの授受を行なうリ
ード／ライト回路ＲＷ０〜ＲＷｎが設けられる。
【０１２１】この図１３に示すようなローカルＩＯバス
とグローバルＩＯバスのバス構成は階層データ線構成と
呼ばれており、多ビットデータの授受を配線占有面積を
増大させることなく実現している。図１４は、この図１
３に示す階層データ線における１つのビット線対とロー
カルＩＯ線対とグローバルＩＯ線対の接続構成を概略的
に示す図である。グローバルＩＯ線対ＧＩＯＰが、行ブ
ロック選択スイッチＲＳＷを介してローカルＩＯ線対Ｌ
ＩＯＰに電気的に接続される。この行ブロック選択スイ
ッチＲＳＷへは、周辺用内部電源電圧ＶｃｃＰの電圧レ
ベルの行ブロック選択信号φＲＢが与えられる。
とグローバルＩＯバスのバス構成は階層データ線構成と
呼ばれており、多ビットデータの授受を配線占有面積を
増大させることなく実現している。図１４は、この図１
３に示す階層データ線における１つのビット線対とロー
カルＩＯ線対とグローバルＩＯ線対の接続構成を概略的
に示す図である。グローバルＩＯ線対ＧＩＯＰが、行ブ
ロック選択スイッチＲＳＷを介してローカルＩＯ線対Ｌ
ＩＯＰに電気的に接続される。この行ブロック選択スイ
ッチＲＳＷへは、周辺用内部電源電圧ＶｃｃＰの電圧レ
ベルの行ブロック選択信号φＲＢが与えられる。
【０１２２】ローカルＩＯ線対ＬＩＯＰに対しては、デ
ータ線イコライズ指示信号φＢＱに応答して活性化さ
れ、ローカルＩＯ線対ＬＩＯＰに含まれるローカルＩＯ
線を中間電圧Ｖｂｌ（＝ＶｃｃＡ／２）の電圧レベルに
プリチャージしかつイコライズするデータ線イコライズ
／プリチャージ回路ＰＲと、ローカルデータ線イコライ
ズ指示信号ＬＩＥＱに応答して活性化され、このローカ
ルＩＯ線対ＬＩＯＰに含まれるＩＯ線の電圧レベルをイ
コライズするイコライズ回路ＬＥＱが設けられる。
ータ線イコライズ指示信号φＢＱに応答して活性化さ
れ、ローカルＩＯ線対ＬＩＯＰに含まれるローカルＩＯ
線を中間電圧Ｖｂｌ（＝ＶｃｃＡ／２）の電圧レベルに
プリチャージしかつイコライズするデータ線イコライズ
／プリチャージ回路ＰＲと、ローカルデータ線イコライ
ズ指示信号ＬＩＥＱに応答して活性化され、このローカ
ルＩＯ線対ＬＩＯＰに含まれるＩＯ線の電圧レベルをイ
コライズするイコライズ回路ＬＥＱが設けられる。
【０１２３】データ線イコライズ指示信号φＢＱは、周
辺用内部電源電圧ＶｃｃＰの電圧レベルであり、ロウア
ドレスストローブ信号／ＲＡＳに応答して活性／非活性
化される。一方、データ線イコライズ指示信号ＬＩＥＱ
が、アドレス変化検出信号ＡＴＤに従って活性／非活性
化される。したがって、このローカルＩＯ線イコライズ
指示信号ＬＩＥＱは、先の実施の形態１における内部デ
ータ線イコライズ指示信号ＩＯＥＱと等価であり、周辺
用内部電源電圧ＶｃｃＰの電圧レベルに活性化時駆動さ
れる。
辺用内部電源電圧ＶｃｃＰの電圧レベルであり、ロウア
ドレスストローブ信号／ＲＡＳに応答して活性／非活性
化される。一方、データ線イコライズ指示信号ＬＩＥＱ
が、アドレス変化検出信号ＡＴＤに従って活性／非活性
化される。したがって、このローカルＩＯ線イコライズ
指示信号ＬＩＥＱは、先の実施の形態１における内部デ
ータ線イコライズ指示信号ＩＯＥＱと等価であり、周辺
用内部電源電圧ＶｃｃＰの電圧レベルに活性化時駆動さ
れる。
【０１２４】このローカルＩＯ線対ＬＩＯＰはＩ／Ｏゲ
ート回路ＩＯＧを介してビット線対ＢＬＰに電気的に接
続される。このＩ／Ｏゲート回路ＩＯＧへはコラムデコ
ード回路からの列選択信号ＣＳＬ（列選択信号線上の信
号）が与えられる。この列選択信号ＣＳＬは、アレイ用
内部電源電圧ＶｃｃＡの電圧レベルである。ビット線対
ＢＬＰに対し、センスアンプ活性化信号φＳＰおよびφ
ＳＮの活性化に応答して活性化され、ビット線対ＢＬＰ
のビット線の電位を差動増幅するセンスアンプ回路ＳＡ
が設けられる。センスアンプ活性化信号φＳＮは、活性
化時アレイ用の内部電源電圧ＶｃｃＡの電圧レベルに駆
動される。一方、センスアンプ活性化信号φＳＰは、活
性化時接地電圧Ｖｓｓの電圧レベルに駆動される。これ
らのセンスアンプ活性化信号φＳＰおよびφＳＮはスタ
ンバイ時中間電圧Ｖｂｌレベルである。これらのセンス
アンプ活性化信号φＳＰおよびφＳＮは、先の図９に示
す構成と等価である。
ート回路ＩＯＧを介してビット線対ＢＬＰに電気的に接
続される。このＩ／Ｏゲート回路ＩＯＧへはコラムデコ
ード回路からの列選択信号ＣＳＬ（列選択信号線上の信
号）が与えられる。この列選択信号ＣＳＬは、アレイ用
内部電源電圧ＶｃｃＡの電圧レベルである。ビット線対
ＢＬＰに対し、センスアンプ活性化信号φＳＰおよびφ
ＳＮの活性化に応答して活性化され、ビット線対ＢＬＰ
のビット線の電位を差動増幅するセンスアンプ回路ＳＡ
が設けられる。センスアンプ活性化信号φＳＮは、活性
化時アレイ用の内部電源電圧ＶｃｃＡの電圧レベルに駆
動される。一方、センスアンプ活性化信号φＳＰは、活
性化時接地電圧Ｖｓｓの電圧レベルに駆動される。これ
らのセンスアンプ活性化信号φＳＰおよびφＳＮはスタ
ンバイ時中間電圧Ｖｂｌレベルである。これらのセンス
アンプ活性化信号φＳＰおよびφＳＮは、先の図９に示
す構成と等価である。
【０１２５】このセンスアンプ回路ＳＡは、活性化時、
ビット線対ＢＬＰの高電位のビット線へアレイ用内部電
源電圧ＶｃｃＡを伝達する。
ビット線対ＢＬＰの高電位のビット線へアレイ用内部電
源電圧ＶｃｃＡを伝達する。
【０１２６】ビット線対ＢＬＰに対しさらに、ビット線
イコライズ指示信号φＢＱの活性化時活性化され、ビッ
ト線対ＢＬＰの各ビット線へ中間電圧Ｖｂｌを伝達する
ビット線イコライズ回路ＢＥＱが設けられる。このビッ
ト線イコライズ回路ＢＥＱの構成は、ローカルＩＯ線対
イコライズ回路ＬＥＰＲと同じである。ビット線イコラ
イズ指示信号φＢＱは、周辺用内部電源電圧ＶｃｃＰの
電圧レベルであり、ローカルＩＯ線イコライズ回路へ与
えられるイコライズ指示信号φＢＱと同じ信号である。
このイコライズ指示信号φＢＱは、また、センスアンプ
活性化信号φＳＰおよびφＳＮをスタンバイ時中間電圧
レベルにプリチャージしかつイコライズするために用い
られる（図９参照）。
イコライズ指示信号φＢＱの活性化時活性化され、ビッ
ト線対ＢＬＰの各ビット線へ中間電圧Ｖｂｌを伝達する
ビット線イコライズ回路ＢＥＱが設けられる。このビッ
ト線イコライズ回路ＢＥＱの構成は、ローカルＩＯ線対
イコライズ回路ＬＥＰＲと同じである。ビット線イコラ
イズ指示信号φＢＱは、周辺用内部電源電圧ＶｃｃＰの
電圧レベルであり、ローカルＩＯ線イコライズ回路へ与
えられるイコライズ指示信号φＢＱと同じ信号である。
このイコライズ指示信号φＢＱは、また、センスアンプ
活性化信号φＳＰおよびφＳＮをスタンバイ時中間電圧
レベルにプリチャージしかつイコライズするために用い
られる（図９参照）。
【０１２７】この図１３および図１４に示す構成は、先
の実施の形態１と、内部ＩＯ線がローカルデータバスお
よびグローバルデータバスと階層化されている点が異な
るだけである。行ブロックおよび列ブロックの選択は、
ロウアドレス信号およびコラムアドレス信号に含まれる
所定のビットを用いて行なわれる。選択行ブロックにお
いてのみワード線が選択状態へ駆動される。
の実施の形態１と、内部ＩＯ線がローカルデータバスお
よびグローバルデータバスと階層化されている点が異な
るだけである。行ブロックおよび列ブロックの選択は、
ロウアドレス信号およびコラムアドレス信号に含まれる
所定のビットを用いて行なわれる。選択行ブロックにお
いてのみワード線が選択状態へ駆動される。
【０１２８】この階層データ線構成の場合、グローバル
ＩＯ線対ＧＩＯＰとローカルＩＯ線対ＬＩＯＰは、ロウ
アドレスストローブ信号／ＲＡＳが活性化されるとその
間電気的に接続された状態となる。コラムアドレス信号
の変化に従って、ローカルＩＯ線対に対するイコライズ
指示信号ＬＩＥＱが活性化される。したがって、ローカ
ルＩＯ線対ＬＩＯＰには、グローバルＩＯ線対ＧＩＯＰ
が接続されており、ビット線対ＢＬＰにはより大きな負
荷が接続されることになり、ローカルデータ線対ＬＩＯ
Ｐのイコライズが不完全な場合、選択信号ＣＳＬの活性
化時、データの衝突が生じるとセンスアンプ回路ＳＡの
ラッチデータの反転が生じる可能性が高い。しかしなが
ら、列選択信号ＣＳＬをアレイ用内部電源電圧ＶｃｃＡ
の電圧レベルに設定することにより、センスアンプ回路
ＳＡに含まれるＭＯＳトランジスタの電流駆動力とＩ／
Ｏゲートトランジスタのそれとのバランスをとることが
でき、センスアンプ回路ＳＡのデータ反転は生じない。
ＩＯ線対ＧＩＯＰとローカルＩＯ線対ＬＩＯＰは、ロウ
アドレスストローブ信号／ＲＡＳが活性化されるとその
間電気的に接続された状態となる。コラムアドレス信号
の変化に従って、ローカルＩＯ線対に対するイコライズ
指示信号ＬＩＥＱが活性化される。したがって、ローカ
ルＩＯ線対ＬＩＯＰには、グローバルＩＯ線対ＧＩＯＰ
が接続されており、ビット線対ＢＬＰにはより大きな負
荷が接続されることになり、ローカルデータ線対ＬＩＯ
Ｐのイコライズが不完全な場合、選択信号ＣＳＬの活性
化時、データの衝突が生じるとセンスアンプ回路ＳＡの
ラッチデータの反転が生じる可能性が高い。しかしなが
ら、列選択信号ＣＳＬをアレイ用内部電源電圧ＶｃｃＡ
の電圧レベルに設定することにより、センスアンプ回路
ＳＡに含まれるＭＯＳトランジスタの電流駆動力とＩ／
Ｏゲートトランジスタのそれとのバランスをとることが
でき、センスアンプ回路ＳＡのデータ反転は生じない。
【０１２９】図１５は、図１４に示す各制御信号を発生
する部分の構成を概略的に示す図である。図１５におい
てタイミング制御回路は、周辺用内部電源電圧ＶｃｃＰ
を一方電源電圧として動作し、ロウアドレスストローブ
信号／ＲＡＳに応答してイコライズ指示信号φＢＱを生
成するロウ系イコライズ制御回路５０と、周辺用内部電
源電圧ＶｃｃＰを一方動作電源電圧として動作し、ロウ
系イコライズ制御回路５０からの出力信号に従ってセン
スアンプ駆動信号φＳＡＰおよびφＳＡＮを出力するセ
ンスアンプ制御回路５２と、周辺用内部電源電圧Ｖｃｃ
Ｐを一方動作電源電圧として動作し、センスアンプ制御
回路５２の出力信号に従ってコラムイネーブル信号／Ｃ
Ｅおよびコラムアドレスイネーブル信号ＣＡＤＥを出力
するコラムインターロック制御回路５４を含む。センス
アンプ制御回路５２からのセンスアンプ駆動信号φＳＡ
ＰおよびφＳＡＮは、このセンスアンプ活性化信号φＳ
ＰおよびφＳＮを活性状態に駆動するために用いられ
る。この構成は、図９，２０に示す構成と同じである。
ただし、この実施の形態２においては、選択メモリブロ
ックに対して設けられたセンスアンプのみが活性状態へ
駆動される。したがって、このセンスアンプ活性化信号
と行ブロック指定アドレスとが組合せられて実際のセン
スアンプ駆動信号が生成される。
する部分の構成を概略的に示す図である。図１５におい
てタイミング制御回路は、周辺用内部電源電圧ＶｃｃＰ
を一方電源電圧として動作し、ロウアドレスストローブ
信号／ＲＡＳに応答してイコライズ指示信号φＢＱを生
成するロウ系イコライズ制御回路５０と、周辺用内部電
源電圧ＶｃｃＰを一方動作電源電圧として動作し、ロウ
系イコライズ制御回路５０からの出力信号に従ってセン
スアンプ駆動信号φＳＡＰおよびφＳＡＮを出力するセ
ンスアンプ制御回路５２と、周辺用内部電源電圧Ｖｃｃ
Ｐを一方動作電源電圧として動作し、センスアンプ制御
回路５２の出力信号に従ってコラムイネーブル信号／Ｃ
Ｅおよびコラムアドレスイネーブル信号ＣＡＤＥを出力
するコラムインターロック制御回路５４を含む。センス
アンプ制御回路５２からのセンスアンプ駆動信号φＳＡ
ＰおよびφＳＡＮは、このセンスアンプ活性化信号φＳ
ＰおよびφＳＮを活性状態に駆動するために用いられ
る。この構成は、図９，２０に示す構成と同じである。
ただし、この実施の形態２においては、選択メモリブロ
ックに対して設けられたセンスアンプのみが活性状態へ
駆動される。したがって、このセンスアンプ活性化信号
と行ブロック指定アドレスとが組合せられて実際のセン
スアンプ駆動信号が生成される。
【０１３０】タイミング制御回路は、さらに、周辺用内
部電源電圧ＶｃｃＰを一方動作電源電圧として動作し、
ロウアドレスストローブ信号／ＲＡＳに従って生成され
るコラムアドレス禁止信号ＣＡＩを受け、またコラムイ
ンターロック制御回路５４からのコラムアドレスイネー
ブル信号ＣＡＤＥに従って外部からのアドレス信号に従
って内部アドレス信号を生成する列アドレスバッファ５
６と、周辺用内部電源電圧ＶｃｃＰを一方動作電源電圧
として動作し、列アドレスバッファ５６から与えられる
内部列アドレス信号の変化時点を検出するＡＴＤ回路５
８と、周辺用内部電源電圧ＶｃｃＰを一方動作電源電圧
として動作し、ＡＴＤ回路５８からのアドレス変化検出
信号ＡＴＤに従ってローカルＩＯ線対イコライズ指示信
号ＬＩＥＱおよびコラムデコーダイネーブル信号ＣＤＥ
を出力するコラム系制御回路６０を含む。コラムデコー
ダイネーブル信号ＣＤＥは、図１３に示すコラムデコー
ド回路ＣＤ０〜ＣＤｎへ与えられる。
部電源電圧ＶｃｃＰを一方動作電源電圧として動作し、
ロウアドレスストローブ信号／ＲＡＳに従って生成され
るコラムアドレス禁止信号ＣＡＩを受け、またコラムイ
ンターロック制御回路５４からのコラムアドレスイネー
ブル信号ＣＡＤＥに従って外部からのアドレス信号に従
って内部アドレス信号を生成する列アドレスバッファ５
６と、周辺用内部電源電圧ＶｃｃＰを一方動作電源電圧
として動作し、列アドレスバッファ５６から与えられる
内部列アドレス信号の変化時点を検出するＡＴＤ回路５
８と、周辺用内部電源電圧ＶｃｃＰを一方動作電源電圧
として動作し、ＡＴＤ回路５８からのアドレス変化検出
信号ＡＴＤに従ってローカルＩＯ線対イコライズ指示信
号ＬＩＥＱおよびコラムデコーダイネーブル信号ＣＤＥ
を出力するコラム系制御回路６０を含む。コラムデコー
ダイネーブル信号ＣＤＥは、図１３に示すコラムデコー
ド回路ＣＤ０〜ＣＤｎへ与えられる。
【０１３１】図１５に示すタイミング制御回路の各出力
信号を行ブロック指定アドレス信号と組合せて、選択メ
モリブロックに対する制御信号が生成される。非選択メ
モリブロック（選択メモリセルを含まないメモリブロッ
ク）はプリチャージ状態に維持される。
信号を行ブロック指定アドレス信号と組合せて、選択メ
モリブロックに対する制御信号が生成される。非選択メ
モリブロック（選択メモリセルを含まないメモリブロッ
ク）はプリチャージ状態に維持される。
【０１３２】［変更例］図１６は、この発明の実施の形
態２の変更例の要部の構成を示す図である。図１６にお
いても、１対のビット線ＢＬＰ、ローカルＩＯ線対ＬＩ
ＯＰおよびグローバルＩＯ線対ＧＩＯＰについての部分
の構成が示される。この図１６に示す構成は、図１４に
示す構成と、以下の点において異なっている。すなわ
ち、ローカルＩＯ線対ＬＩＯＰに対して設けられたロー
カルＩＯ線対イコライズ／プリチャージ回路ＬＥＰＲへ
与えられる内部データ線イコライズ指示信号φＢＱＬ
は、ビット線対ＢＬＰに対して設けられたビット線イコ
ライズ／プリチャージ回路ＢＥＱに与えられるビット線
イコライズ指示信号φＢＱＢと電圧レベルが異なる。ビ
ット線イコライズ指示信号φＢＱＢはアレイ用内部電源
電圧ＶｃｃＡの電圧レベルであり、一方ローカルＩＯ線
対イコライズ指示信号φＢＱＬは、周辺用内部電源電圧
ＶｃｃＰの電圧レベルである。このローカルＩＯ線対イ
コライズ指示信号φＢＱＬは、またセンスアンプ活性化
信号φＳＰおよびφＳＮをスタンバイ時中間電圧レベル
にプリチャージしかつイコライズするためにも用いられ
る。他の構成は、図１４に示す構成と同じであり、対応
する部分には同一参照番号を付し詳細説明は省略する。
態２の変更例の要部の構成を示す図である。図１６にお
いても、１対のビット線ＢＬＰ、ローカルＩＯ線対ＬＩ
ＯＰおよびグローバルＩＯ線対ＧＩＯＰについての部分
の構成が示される。この図１６に示す構成は、図１４に
示す構成と、以下の点において異なっている。すなわ
ち、ローカルＩＯ線対ＬＩＯＰに対して設けられたロー
カルＩＯ線対イコライズ／プリチャージ回路ＬＥＰＲへ
与えられる内部データ線イコライズ指示信号φＢＱＬ
は、ビット線対ＢＬＰに対して設けられたビット線イコ
ライズ／プリチャージ回路ＢＥＱに与えられるビット線
イコライズ指示信号φＢＱＢと電圧レベルが異なる。ビ
ット線イコライズ指示信号φＢＱＢはアレイ用内部電源
電圧ＶｃｃＡの電圧レベルであり、一方ローカルＩＯ線
対イコライズ指示信号φＢＱＬは、周辺用内部電源電圧
ＶｃｃＰの電圧レベルである。このローカルＩＯ線対イ
コライズ指示信号φＢＱＬは、またセンスアンプ活性化
信号φＳＰおよびφＳＮをスタンバイ時中間電圧レベル
にプリチャージしかつイコライズするためにも用いられ
る。他の構成は、図１４に示す構成と同じであり、対応
する部分には同一参照番号を付し詳細説明は省略する。
【０１３３】この図１６に示す構成においては、イコラ
イズ指示信号として、２つの信号すなわちビット線イコ
ライズ指示信号φＢＱＢおよびローカルＩＯ線対イコラ
イズ指示信号φＢＱＬが用いられる。これらの活性化／
非活性化タイミングはほぼ同じであり、ロウアドレスス
トローブ信号／ＲＡＳに応答して行なわれる。しかしな
がら、ビット線イコライズ／プリチャージ回路ＢＥＱに
対するビット線イコライズ指示信号φＢＱＢをアレイ用
内部電源電圧ＶｃｃＡとすることにより、ビット線イコ
ライズ回路ＢＥＱに含まれるＭＯＳトランジスタのゲー
ト絶縁膜の信頼性を保証することができ、メモリセルア
レイ内に伝達される信号はすべて内部電源電圧ＶｃｃＡ
と接地電圧Ｖｓｓの電圧レベルで変化する信号とするこ
とができる（電源電圧ＶｃｃＡの３／２倍の電圧高さと
なるワード線駆動信号は除く）。
イズ指示信号として、２つの信号すなわちビット線イコ
ライズ指示信号φＢＱＢおよびローカルＩＯ線対イコラ
イズ指示信号φＢＱＬが用いられる。これらの活性化／
非活性化タイミングはほぼ同じであり、ロウアドレスス
トローブ信号／ＲＡＳに応答して行なわれる。しかしな
がら、ビット線イコライズ／プリチャージ回路ＢＥＱに
対するビット線イコライズ指示信号φＢＱＢをアレイ用
内部電源電圧ＶｃｃＡとすることにより、ビット線イコ
ライズ回路ＢＥＱに含まれるＭＯＳトランジスタのゲー
ト絶縁膜の信頼性を保証することができ、メモリセルア
レイ内に伝達される信号はすべて内部電源電圧ＶｃｃＡ
と接地電圧Ｖｓｓの電圧レベルで変化する信号とするこ
とができる（電源電圧ＶｃｃＡの３／２倍の電圧高さと
なるワード線駆動信号は除く）。
【０１３４】この図１６に示す構成においても、Ｉ／Ｏ
ゲート回路ＩＯＧへ与えられる列選択信号ＣＳＬは、ア
レイ用内部電源電圧ＶｃｃＡの電圧レベルであり、ロー
カルＩＯ線対ＬＩＯＰのイコライズが不完全な場合にお
いてデータ衝突が生じる場合でも、センスアンプ回路Ｓ
Ａのデータの反転が生じることはない。
ゲート回路ＩＯＧへ与えられる列選択信号ＣＳＬは、ア
レイ用内部電源電圧ＶｃｃＡの電圧レベルであり、ロー
カルＩＯ線対ＬＩＯＰのイコライズが不完全な場合にお
いてデータ衝突が生じる場合でも、センスアンプ回路Ｓ
Ａのデータの反転が生じることはない。
【０１３５】なお、図１３に示すリード／ライト回路Ｒ
Ｗはアレイ用内部電源電圧ＶｃｃＡを一方動作電源電圧
として受けてもよい。
Ｗはアレイ用内部電源電圧ＶｃｃＡを一方動作電源電圧
として受けてもよい。
【０１３６】この発明の実施の形態２に従えば、グロー
バルデータバスおよびローカルデータバスの階層データ
線構造を有する半導体記憶装置においても、ローカルＩ
Ｏバスと選択ビット線対との接続のためのＩ／Ｏゲート
回路へ与えられる列選択信号の電圧レベルはアレイ用内
部電源電圧レベルとしているため、ローカルＩＯ線対の
イコライズが不十分な場合においてデータの衝突が生じ
る場合でも、センスアンプ回路のデータの反転を防止す
ることができ、正確なデータの読出を行なうことができ
る。また、この不完全なイコライズを防止するためにイ
コライズ期間を長くする必要がなく、高速アクセスが実
現される。また単に列選択信号の電圧レベルを制御内部
電源電圧レベルに設定しているだけであり、センスアン
プ回路に含まれるＭＯＳトランジスタとＩ／Ｏゲート回
路を構成するトランスファゲートトランジスタのサイズ
をこの周辺用内部電源電圧レベルに応じて新たに調節し
直す必要がなく、この電源電圧変更に対し容易に対処す
ることができる。
バルデータバスおよびローカルデータバスの階層データ
線構造を有する半導体記憶装置においても、ローカルＩ
Ｏバスと選択ビット線対との接続のためのＩ／Ｏゲート
回路へ与えられる列選択信号の電圧レベルはアレイ用内
部電源電圧レベルとしているため、ローカルＩＯ線対の
イコライズが不十分な場合においてデータの衝突が生じ
る場合でも、センスアンプ回路のデータの反転を防止す
ることができ、正確なデータの読出を行なうことができ
る。また、この不完全なイコライズを防止するためにイ
コライズ期間を長くする必要がなく、高速アクセスが実
現される。また単に列選択信号の電圧レベルを制御内部
電源電圧レベルに設定しているだけであり、センスアン
プ回路に含まれるＭＯＳトランジスタとＩ／Ｏゲート回
路を構成するトランスファゲートトランジスタのサイズ
をこの周辺用内部電源電圧レベルに応じて新たに調節し
直す必要がなく、この電源電圧変更に対し容易に対処す
ることができる。
【０１３７】なお上記実施の形態１および２において
は、内部データ線／ローカルＩＯ線が列アドレス変化時
にイコライズされているが、この内部データ線／ローカ
ルＩＯ線は、列アドレス変化時にイコライズされない構
成でもよい。
は、内部データ線／ローカルＩＯ線が列アドレス変化時
にイコライズされているが、この内部データ線／ローカ
ルＩＯ線は、列アドレス変化時にイコライズされない構
成でもよい。
【０１３８】
【発明の効果】以上のように、この発明に従えば、ビッ
ト線対と内部データ線対とを接続するためのＩ／Ｏゲー
ト回路へ与えられる列選択信号の電圧レベルをセンスア
ンプが一方動作電源とするアレイ用内部電源電圧と同じ
電圧レベルとしているため、Ｉ／Ｏゲート回路の電流駆
動力をセンスアンプ回路のＭＯＳトランジスタのそれと
バランスさせることができ、内部データ線対のイコライ
ズが不完全な場合においてデータの衝突が生じる場合、
センスアンプ回路のラッチデータの反転が生じることが
なく、アクセス時間を増加させることなく正確なデータ
の読出を行なうことができる。
ト線対と内部データ線対とを接続するためのＩ／Ｏゲー
ト回路へ与えられる列選択信号の電圧レベルをセンスア
ンプが一方動作電源とするアレイ用内部電源電圧と同じ
電圧レベルとしているため、Ｉ／Ｏゲート回路の電流駆
動力をセンスアンプ回路のＭＯＳトランジスタのそれと
バランスさせることができ、内部データ線対のイコライ
ズが不完全な場合においてデータの衝突が生じる場合、
センスアンプ回路のラッチデータの反転が生じることが
なく、アクセス時間を増加させることなく正確なデータ
の読出を行なうことができる。
【０１３９】すなわち、請求項１に係る発明に従えば、
複数のレベルの内部電源電圧を発生する半導体記憶装置
において、少なくとも行選択に関連する回路部分に与え
られる電源電圧よりも低い内部電源電圧をセンスアンプ
および選択信号手段の一方動作電源電圧としているた
め、内部データ線上に逆データが現われているとき、ビ
ット線対と内部データ線対の接続時において、列選択ゲ
ートの電流駆動力をセンスアンプを構成するＭＯＳトラ
ンジスタの電流駆動力とバランスさせることができ、デ
ータ衝突時におけるセンスアンプのラッチデータの反転
を防止することができる。
複数のレベルの内部電源電圧を発生する半導体記憶装置
において、少なくとも行選択に関連する回路部分に与え
られる電源電圧よりも低い内部電源電圧をセンスアンプ
および選択信号手段の一方動作電源電圧としているた
め、内部データ線上に逆データが現われているとき、ビ
ット線対と内部データ線対の接続時において、列選択ゲ
ートの電流駆動力をセンスアンプを構成するＭＯＳトラ
ンジスタの電流駆動力とバランスさせることができ、デ
ータ衝突時におけるセンスアンプのラッチデータの反転
を防止することができる。
【０１４０】請求項２に係る発明に従えば、列選択信号
は、第２の内部電源電圧を動作電源電圧として動作し
て、アドレス信号をデコードすることにより列指定信号
を発生する回路部分と、この列指定信号に従ってセンス
アンプ電源電圧と同じ第１の内部電源電圧レベルの列選
択信号を発生する回路構成としているため、列アドレス
信号のデコードを高速で行なうことができ、周辺回路部
とアレイ系回路との動作電源電圧のレベルを変更する回
路構成の利点、すなわち高速動作性を損なうことなく第
１の内部電源電圧レベルの列選択信号を高速で生成する
ことができる。
は、第２の内部電源電圧を動作電源電圧として動作し
て、アドレス信号をデコードすることにより列指定信号
を発生する回路部分と、この列指定信号に従ってセンス
アンプ電源電圧と同じ第１の内部電源電圧レベルの列選
択信号を発生する回路構成としているため、列アドレス
信号のデコードを高速で行なうことができ、周辺回路部
とアレイ系回路との動作電源電圧のレベルを変更する回
路構成の利点、すなわち高速動作性を損なうことなく第
１の内部電源電圧レベルの列選択信号を高速で生成する
ことができる。
【０１４１】請求項３に係る発明に従えば、グローバル
データ線対およびローカルデータ線対の階層データ線構
成を有する記憶装置において、このローカルデータ線対
とビット線対との接続を行なうための列選択信号の電圧
レベルをセンスアンプの一方動作電源電圧レベルとして
いるため、階層データ線構成においても、ローカルデー
タ線対上の逆データによるセンスアンプのラッチデータ
の反転を防止することができる。
データ線対およびローカルデータ線対の階層データ線構
成を有する記憶装置において、このローカルデータ線対
とビット線対との接続を行なうための列選択信号の電圧
レベルをセンスアンプの一方動作電源電圧レベルとして
いるため、階層データ線構成においても、ローカルデー
タ線対上の逆データによるセンスアンプのラッチデータ
の反転を防止することができる。
【０１４２】請求項４に係る発明に従えば、列アドレス
信号の変化に従って相補内部データ線対の電圧をイコラ
イズするイコライズ手段を設けているため、センスアン
プのラッチデータと内部データ線対上に読出されたデー
タが逆データの場合においてもその逆データの電圧差を
小さくすることができ、センスアンプデータのラッチ反
転が起こる可能性を少なくすることができる。
信号の変化に従って相補内部データ線対の電圧をイコラ
イズするイコライズ手段を設けているため、センスアン
プのラッチデータと内部データ線対上に読出されたデー
タが逆データの場合においてもその逆データの電圧差を
小さくすることができ、センスアンプデータのラッチ反
転が起こる可能性を少なくすることができる。
【図１】 この発明の実施の形態１に従う半導体記憶装
置の全体の構成を概略的に示す図である。
置の全体の構成を概略的に示す図である。
【図２】 図１に示す内部降圧回路の構成の一例を示す
図である。
図である。
【図３】 図１に示すアドレスバッファの構成の一例を
示す図である。
示す図である。
【図４】 図１に示すタイミング制御回路に含まれるコ
ラムアドレスラッチ指示信号発生部の構成を概略的に示
す図である。
ラムアドレスラッチ指示信号発生部の構成を概略的に示
す図である。
【図５】 図１に示すタイミング制御回路に含まれるコ
ラム系動作イネーブル信号発生部の構成を概略的に示す
図である。
ラム系動作イネーブル信号発生部の構成を概略的に示す
図である。
【図６】 図１に示すＡＴＤ回路の構成の一例を示す図
である。
である。
【図７】 図１に示すタイミング制御回路に含まれるデ
ータ線イコライズ回路およびコラムデコーダイネーブル
回路部の構成を概略的に示す図である。
ータ線イコライズ回路およびコラムデコーダイネーブル
回路部の構成を概略的に示す図である。
【図８】 図１に示す列指定信号発生回路および列選択
信号発生回路の構成を概略的に示す図である。
信号発生回路の構成を概略的に示す図である。
【図９】 図１に示す半導体記憶装置のアレイ部の構成
および印加電圧レベルを示す図である。
および印加電圧レベルを示す図である。
【図１０】 図９に示す半導体記憶装置の動作を示す信
号波形図である。
号波形図である。
【図１１】 この発明の実施の形態１の変更例の要部の
構成を概略的に示す図である。
構成を概略的に示す図である。
【図１２】 図１１に示す構成の動作を示す信号波形図
である。
である。
【図１３】 この発明の実施の形態２に従う半導体記憶
装置のアレイ部の構成を概略的に示す図である。
装置のアレイ部の構成を概略的に示す図である。
【図１４】 図１３に示す半導体記憶装置の１つのビッ
ト線対からグローバルデータ線対の接続経路構成を概略
的に示す図である。
ト線対からグローバルデータ線対の接続経路構成を概略
的に示す図である。
【図１５】 図１４に示す制御信号を発生する部分の構
成を概略的に示す図である。
成を概略的に示す図である。
【図１６】 この発明の実施の形態２の変更例の構成を
概略的に示す図である。
概略的に示す図である。
【図１７】 従来の半導体記憶装置の全体の構成を概略
的に示す図である。
的に示す図である。
【図１８】 図１７に示す半導体記憶装置のアレイ部の
構成を概略的に示す図である。
構成を概略的に示す図である。
【図１９】 従来の半導体記憶装置の動作を示す信号波
形図である。
形図である。
【図２０】 従来の半導体記憶装置の周辺回路部の構成
を概略的に示す図である。
を概略的に示す図である。
【図２１】 図２０に示す周辺回路の動作を示す信号波
形図である。
形図である。
【図２２】 図２０に示す周辺回路の動作を示す信号波
形図である。
形図である。
【図２３】 従来の半導体記憶装置のセンスアンプ部お
よび列選択ゲート部の構成を概略的に示す図である。
よび列選択ゲート部の構成を概略的に示す図である。
【図２４】 図２３に示す構成の動作を示す信号波形図
である。
である。
【図２５】 図２３に示す構成の問題点を説明するため
の図である。
の図である。
【図２６】 従来の半導体記憶装置の全体の構成を概略
的に示す図である。
的に示す図である。
【図２７】 図２６に示す構成のアレイ部の構成および
印加電圧を概略的に示す図である。
印加電圧を概略的に示す図である。
【図２８】 ＭＯＳトランジスタのゲート電圧とドレイ
ン電流の関係を概略的に示す図である。
ン電流の関係を概略的に示す図である。
１ アレイ用内部降圧回路、２ 周辺用内部降圧回路、
３ メモリセルアレイ、４ アドレスバッファ、５ 行
選択回路、６ センスアンプ、７ 列指定信号発生回
路、８ 列選択信号発生回路、９ Ｉ／Ｏゲート、１０
リード／ライト回路、１１ 入出力回路、１２ ＡＴ
Ｄ回路、１３ タイミング制御回路、ＳＡセンスアンプ
回路、ＢＥＱ ビット線イコライズ回路、９ａ Ｉ／Ｏ
ゲート回路、４０ 内部データ線イコライズ回路、３５
ａ，３５ｂ 内部データ線、４２ａ，４２ｂ 内部デー
タ線、ＭＢ００〜ＭＢｍｎ メモリブロック、ＬＩＯＰ
００〜ＬＩＯＰｍｎ ローカルデータバス、ＧＩＯＰ０
〜ＧＩＯＰｎ グローバルデータバス、ＣＤ０〜ＣＤｎ
コラムデコード回路、ＩＯＧ Ｉ／Ｏゲート回路、Ｌ
ＥＰＲ ローカルデータ線対イコライズ／プリチャージ
回路、ＬＥＱ ローカルデータ線対イコライズ回路、Ｒ
ＳＷ 行選択スイッチ。
３ メモリセルアレイ、４ アドレスバッファ、５ 行
選択回路、６ センスアンプ、７ 列指定信号発生回
路、８ 列選択信号発生回路、９ Ｉ／Ｏゲート、１０
リード／ライト回路、１１ 入出力回路、１２ ＡＴ
Ｄ回路、１３ タイミング制御回路、ＳＡセンスアンプ
回路、ＢＥＱ ビット線イコライズ回路、９ａ Ｉ／Ｏ
ゲート回路、４０ 内部データ線イコライズ回路、３５
ａ，３５ｂ 内部データ線、４２ａ，４２ｂ 内部デー
タ線、ＭＢ００〜ＭＢｍｎ メモリブロック、ＬＩＯＰ
００〜ＬＩＯＰｍｎ ローカルデータバス、ＧＩＯＰ０
〜ＧＩＯＰｎ グローバルデータバス、ＣＤ０〜ＣＤｎ
コラムデコード回路、ＩＯＧ Ｉ／Ｏゲート回路、Ｌ
ＥＰＲ ローカルデータ線対イコライズ／プリチャージ
回路、ＬＥＱ ローカルデータ線対イコライズ回路、Ｒ
ＳＷ 行選択スイッチ。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 山崎 恭治 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内
Claims (4)
- 【請求項１】 互いに電圧レベルの異なる複数の内部電
源電圧を発生する複数の内部電源回路、 行列状に配列される複数のメモリセルを有するメモリセ
ルアレイ、 各前記列に対応して配置され、各々に対応の列のメモリ
セルが接続する複数のビット線対、 各前記行に対応して配置され、各々に対応の行のメモリ
セルが接続する複数のワード線、および前記複数のビッ
ト線対に対応して配置され、活性化時対応のビット線対
の電位を差動増幅する複数のセンスアンプを備え、各前
記センスアンプは活性化時対応のビット線対の高電位の
ビット線へ前記複数の内部電源回路に含まれる第１の内
部電源回路から発生される第１の内部電源電圧を伝達す
る回路部分を含み、 アドレス信号に従って、前記複数の列のうちのアドレス
指定された列を選択する列選択信号を発生する列選択手
段を備え、前記列選択手段は、前記第１の内部電源電圧
レベルの列選択信号を発生する手段を含み、 前記列選択信号に従って、指定された列に対応して配置
されたビット線対を内部データ線対に電気的に結合する
列選択ゲート、および前記第１の内部電源電圧より高い
第２の内部電源電圧を一方動作電源電圧として動作し、
外部から与えられる信号に従って、少なくとも前記複数
の行の行選択に関連する動作を行なう周辺回路を含む、
半導体記憶装置。 - 【請求項２】 前記列選択信号発生手段は、 前記第２の内部電源電圧を一方動作電源電圧として動作
し、前記アドレス信号をデコードして列指定信号を発生
する手段と、 前記第１の内部電源電圧を一方動作電源電圧として動作
し、前記列指定信号に従って前記列選択信号を発生する
手段とを含む、請求項１記載の半導体記憶装置。 - 【請求項３】 前記メモリセルアレイは、少なくとも１
列に整列して配置されかつ各々が行列状に配列される複
数のメモリセルを有する複数のメモリブロックに分割さ
れ、 前記内部データ線対が、前記複数のメモリブロックに対
応して設けられる複数のローカルデータ線対を有し、 さらに、 前記アドレス信号に含まれる列アドレス信号の変化に応
答して前記ローカルデータ線対の電位をイコライズする
ためのローカルデータ線イコライズ手段と、 前記１列に整列して配置されるメモリブロックに共通に
設けられ、選択メモリセルを含むメモリブロックに対応
して設けられたローカルデータ線対と選択的に接続され
るグローバルデータ線対とを備える、請求項１または２
記載の半導体記憶装置。 - 【請求項４】 前記アドレス信号に含まれる列アドレス
信号の変化に応答して前記内部データ線対の電位をイコ
ライズするためのデータ線イコライズ手段をさらに備え
る、請求項１から３のいずれかに記載の半導体記憶装
置。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9086250A JPH10283776A (ja) | 1997-04-04 | 1997-04-04 | 半導体記憶装置 |
| TW086110180A TW344819B (en) | 1997-04-04 | 1997-07-17 | Semiconductor memory device |
| KR1019970051991A KR100272070B1 (ko) | 1997-04-04 | 1997-10-10 | 반도체 기억 장치 |
| US08/975,151 US5859799A (en) | 1997-04-04 | 1997-11-20 | Semiconductor memory device including internal power supply circuit generating a plurality of internal power supply voltages at different levels |
| DE19753495A DE19753495C2 (de) | 1997-04-04 | 1997-12-02 | Halbleiterspeichereinrichtung mit einer Mehrzahl von internen Versorgungsschaltungen |
| CNB971255601A CN1140903C (zh) | 1997-04-04 | 1997-12-10 | 半导体存储装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9086250A JPH10283776A (ja) | 1997-04-04 | 1997-04-04 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10283776A true JPH10283776A (ja) | 1998-10-23 |
Family
ID=13881581
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9086250A Pending JPH10283776A (ja) | 1997-04-04 | 1997-04-04 | 半導体記憶装置 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US5859799A (ja) |
| JP (1) | JPH10283776A (ja) |
| KR (1) | KR100272070B1 (ja) |
| CN (1) | CN1140903C (ja) |
| DE (1) | DE19753495C2 (ja) |
| TW (1) | TW344819B (ja) |
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|---|---|---|---|---|
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| KR100333684B1 (ko) * | 1998-12-30 | 2002-06-20 | 박종섭 | 타이밍마진을확보할수있는신호발생장치 |
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Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3155879B2 (ja) * | 1994-02-25 | 2001-04-16 | 株式会社東芝 | 半導体集積回路装置 |
| US5710741A (en) * | 1994-03-11 | 1998-01-20 | Micron Technology, Inc. | Power up intialization circuit responding to an input signal |
| JPH08298722A (ja) * | 1995-04-26 | 1996-11-12 | Mitsubishi Electric Corp | 半導体装置および半導体装置の内部電源電位の調整方法 |
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-
1997
- 1997-04-04 JP JP9086250A patent/JPH10283776A/ja active Pending
- 1997-07-17 TW TW086110180A patent/TW344819B/zh not_active IP Right Cessation
- 1997-10-10 KR KR1019970051991A patent/KR100272070B1/ko not_active IP Right Cessation
- 1997-11-20 US US08/975,151 patent/US5859799A/en not_active Expired - Lifetime
- 1997-12-02 DE DE19753495A patent/DE19753495C2/de not_active Expired - Fee Related
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Also Published As
| Publication number | Publication date |
|---|---|
| DE19753495C2 (de) | 1999-12-23 |
| KR19980079406A (ko) | 1998-11-25 |
| DE19753495A1 (de) | 1998-10-08 |
| CN1195862A (zh) | 1998-10-14 |
| US5859799A (en) | 1999-01-12 |
| CN1140903C (zh) | 2004-03-03 |
| TW344819B (en) | 1998-11-11 |
| KR100272070B1 (ko) | 2000-11-15 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040402 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070528 |
|
| A131 | Notification of reasons for refusal |
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|
| A02 | Decision of refusal |
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