JPH05315906A - Semiconductor integrated circuit - Google Patents
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- JPH05315906A JPH05315906A JP6291892A JP6291892A JPH05315906A JP H05315906 A JPH05315906 A JP H05315906A JP 6291892 A JP6291892 A JP 6291892A JP 6291892 A JP6291892 A JP 6291892A JP H05315906 A JPH05315906 A JP H05315906A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は半導体集積回路に関し、
特にシステム・クロックを生成して出力する回路を構成
する半導体集積回路に関する。BACKGROUND OF THE INVENTION The present invention relates to a semiconductor integrated circuit,
In particular, the present invention relates to a semiconductor integrated circuit that constitutes a circuit that generates and outputs a system clock.
【０００２】[0002]
【従来の技術】従来のシステム・クロックを生成して出
力する半導体集積回路においては、図４に示されるよう
に、発振子入力端子５４、発振子出力端子５５および出
力端子５６に対応して、システム・クロックの周波数を
規制する発振回路３０と、インバータ３１と、バイナリ
・カウンタ３２とを備えて構成されており、発振回路３
０からは、システム・クロックの周波数の２倍の周波数
の信号が出力され、一つは直接バイナリ・カウンタ３２
に入力され、もう一つは、インバータ３１を経由してバ
イナリ・カウンタ３２に入力されており、バイナリ・カ
ウンタ３２からは発振回路３０の周波数が２分周されて
システム・クロックとして出力される。2. Description of the Related Art In a conventional semiconductor integrated circuit for generating and outputting a system clock, as shown in FIG. 4, corresponding to an oscillator input terminal 54, an oscillator output terminal 55 and an output terminal 56, The oscillator circuit 30 includes an oscillator circuit 30 that regulates the frequency of the system clock, an inverter 31, and a binary counter 32.
From 0, a signal having a frequency twice that of the system clock is output, and one is a direct binary counter 32.
And the other is input to the binary counter 32 via the inverter 31, and the frequency of the oscillation circuit 30 is divided by 2 from the binary counter 32 and output as a system clock.
【０００３】[0003]
【発明が解決しようとする課題】上述した従来のシステ
ム・クロックを生成して出力する半導体集積回路におい
ては、発振器の発振周波数としては、必らずシステム・
クロックの２倍の周波数に設定しなければならず、当該
システム・クロックとして、より高い周波数のシステム
・クロックが必要とされるシステムにおいては、その分
だけより発振周波数の高い発振子が必要となり、当該発
振子のコストが増大するとともに、発振周波数精度が相
対的に劣化し、これによりシステム・クロック自体の周
波数精度も劣化するという欠点があり、更に、発振周波
数を２分周するバイナリ・カウンタの機能の限界によ
り、拡散状態などがばらついた場合には、システム・ク
ロックが、正確に５０％のデューティを保持する状態で
得られないという欠点がある。In the conventional semiconductor integrated circuit that generates and outputs the system clock as described above, the oscillation frequency of the oscillator must be the system clock.
The frequency must be set to twice the frequency of the clock, and in a system that requires a system clock with a higher frequency as the system clock, an oscillator with a higher oscillation frequency is required accordingly. There is a drawback that the cost of the oscillator increases and the accuracy of the oscillation frequency is relatively deteriorated, which also deteriorates the frequency accuracy of the system clock itself. Furthermore, the binary counter that divides the oscillation frequency by two is used. Due to the limitation of the function, when the diffusion state varies, the system clock cannot be obtained in a state in which the duty of 50% is held accurately.
【０００４】[0004]
【課題を解決するための手段】本発明の半導体集積回路
は、所定のシステム・クロックを発生する発振回路と、
前記発振回路より出力される発振出力信号と、当該発振
出力信号の反転信号とを入力して、前記発振出力信号お
よび前記反転信号のそれぞれに対応する充電作用を行
い、前記発振出力信号に対応する第１の充電電圧と、前
記反転信号に対応する第２の充電電圧とを出力する充電
回路と、それぞれ、前記前記第１の充電電圧を正相入力
端に入力し、前記第２の充電電圧を逆相入力端に入力し
て、当該第１および第２の充電電圧のレベルを比較照合
して比較出力信号を出力する第１および第２の比較器
と、所定の補正開始信号を入力し、前記第１および第２
の比較器の比較出力信号を介して前記発振出力信号のデ
ューティを補正するためのデューティ補正信号を出力し
て、前記発振回路に送出するデューティ補正回路とを備
え、前記システム・クロックを生成して出力することを
特徴としている。A semiconductor integrated circuit according to the present invention comprises an oscillator circuit for generating a predetermined system clock,
The oscillation output signal output from the oscillation circuit and the inverted signal of the oscillation output signal are input, and charging operation corresponding to each of the oscillation output signal and the inverted signal is performed to correspond to the oscillation output signal. A charging circuit that outputs a first charging voltage and a second charging voltage corresponding to the inversion signal, and the first charging voltage is input to a positive phase input terminal, and the second charging voltage is input. Is input to the negative phase input terminal, the first and second comparators that compare and collate the levels of the first and second charging voltages and output a comparison output signal, and a predetermined correction start signal are input. , The first and second
A duty correction circuit for outputting the duty correction signal for correcting the duty of the oscillation output signal via the comparison output signal of the comparator to output to the oscillation circuit, and generating the system clock. It is characterized by outputting.
【０００５】[0005]
【実施例】次に、本発明について図面を参照して説明す
る。DESCRIPTION OF THE PREFERRED EMBODIMENTS Next, the present invention will be described with reference to the drawings.
【０００６】図１は本発明の一実施例を示すブロック図
である。図１に示されるように、本実施例は、発振子入
力端子５１、発振子出力端子５２および補正開始信号入
力端子５３に対応して、発振回路１と、インバータ２
と、充電回路３と、比較器４および５と、デューティ補
正回路６とを備えて構成される。発振回路１の発振周波
数は、システム・クロックの周波数と同一の周波数に設
定されており、当該発振回路１より出力される発振出力
信号１０１は、直接充電回路３に入力されるとともに、
もう一方においてはインバータ２を経由して反転された
発振出力信号１０２が、同様に充電回路３に入力され
る。充電回路３においては、発振出力信号１０１および
１０２の入力に対して、それぞれの発振出力信号の立上
りに対応して充電作用が行われる。この充電作用は、発
振出力信号１０１の整数倍の周期において行われる間欠
的なリセット作用を介して、充電と放電とが繰返して実
行される。上記の充電作用を介して、充電回路３より
は、一対の充電出力１０３および１０４が出力され、比
較器４および５に入力される。FIG. 1 is a block diagram showing an embodiment of the present invention. As shown in FIG. 1, this embodiment corresponds to the oscillator input terminal 51, the oscillator output terminal 52, and the correction start signal input terminal 53, and corresponds to the oscillator circuit 1 and the inverter 2.
The charging circuit 3, the comparators 4 and 5, and the duty correction circuit 6 are provided. The oscillation frequency of the oscillation circuit 1 is set to the same frequency as the system clock frequency, and the oscillation output signal 101 output from the oscillation circuit 1 is directly input to the charging circuit 3 and
On the other hand, the oscillation output signal 102 inverted via the inverter 2 is similarly input to the charging circuit 3. In the charging circuit 3, the charging operation is performed on the inputs of the oscillation output signals 101 and 102 in response to the rising of each oscillation output signal. This charging operation is repeatedly executed by charging and discharging through an intermittent resetting operation performed in a cycle that is an integral multiple of the oscillation output signal 101. Through the above charging operation, a pair of charging outputs 103 and 104 are output from the charging circuit 3 and input to the comparators 4 and 5.
【０００７】図２（ａ）、（ｂ）、（ｃ）および（ｄ）
に示されるのは、それぞれ、発振出力信号１０１、発振
出力信号１０２、発振出力信号１０１に対応する充電出
力１０３、および発振出力信号１０２に対応する充電出
力１０４の動作波形を示すタイミング図である。図２
（ａ）、（ｂ）、（ｃ）および（ｄ）において、Ｔr と
して示されるのは前述のリセットのタイミングであり、
ΔＴr として示されるのぱ、リセット期間である。時刻
Ｔr において開始されるリセットの期間ΔＴr が過ぎる
と、時刻Ｔ1 において、発振出力信号１０１の立上りに
対応して充電作用が開始され、その充電出力１０３とし
て、図２（ｃ）に示される電圧Ｖ1 が出力され、比較器
４および５の正相入力端に入力される。また、他方、時
刻Ｔ2 においては、発振出力信号１０２の立上りに対応
して充電作用が開始され、その充電出力１０４として、
図２（ｄ）に示される電圧Ｖ2 が出力されて、比較器４
および５の逆相入力端に入力される。2 (a), (b), (c) and (d)
Shown in FIG. 6 are timing charts showing operation waveforms of the oscillation output signal 101, the oscillation output signal 102, the charging output 103 corresponding to the oscillation output signal 101, and the charging output 104 corresponding to the oscillation output signal 102, respectively. Figure 2
In (a), (b), (c) and (d), what is indicated as T r is the above-mentioned reset timing,
The period indicated by ΔT r is the reset period. When the reset period ΔT r started at time T r has passed, at time T 1 , the charging action is started corresponding to the rising of the oscillation output signal 101, and its charging output 103 is shown in FIG. The output voltage V 1 is output and input to the positive phase input terminals of the comparators 4 and 5. On the other hand, at time T 2 , the charging action is started in response to the rise of the oscillation output signal 102, and its charging output 104 is
The voltage V 2 shown in FIG. 2D is output, and the comparator 4
And 5 are input to the opposite-phase input terminals.
【０００８】比較器４および５の相違点は、比較器４に
おいては、正相入力端および逆相入力端の双方に等電位
レベルが入力された時に“Ｈ”レベルが出力され、比較
器５においては、正相入力端および逆相入力端の双方に
等電位レベルが入力された時に“Ｌ”レベルが出力され
ように回路設定が為されていることである。そして、そ
れぞれの比較器４および５の入力端におけるオフセット
電圧が２０ｍＶ以内の範囲においては、上記の“Ｈ”レ
ベルおよび“Ｌ”レベルの出力される状態に変わりがな
い。即ち、充電出力１０３および１０４における電圧レ
ベル差異がオフセットを考慮して２０ｍＶ以内であれ
ば、上記の比較器４の出力として“Ｈ”レベルが出力さ
れ、比較器５の出力として“Ｌ”レベルが出力される状
態に変わりがない。そして、充電回路３の充電出力１０
３（電圧Ｖ1 ）と充電出力１０４（電圧Ｖ2 ）との電圧
レベル差において、Ｖ1 ＞Ｖ2 ＋２０ｍＶの状態であれ
ば、比較器４および５よりは共に“Ｈ”レベルが出力さ
れ、また、Ｖ1 ＋２０ｍＶ＜Ｖ2 の状態であれば、比較
器４および５よりは共に“Ｌ”レベルが出力される。The difference between the comparators 4 and 5 is that the comparator 4 outputs "H" level when the equipotential level is input to both the positive phase input terminal and the negative phase input terminal, and the comparator 5 In (1), the circuit is set so that the "L" level is output when the equipotential level is input to both the positive phase input terminal and the negative phase input terminal. Within the range where the offset voltage at the input terminals of the respective comparators 4 and 5 is within 20 mV, the above "H" level and "L" level output states remain unchanged. That is, if the voltage level difference between the charging outputs 103 and 104 is within 20 mV in consideration of the offset, the “H” level is output as the output of the comparator 4 and the “L” level is output as the output of the comparator 5. There is no change in the output status. Then, the charging output 10 of the charging circuit 3
In the voltage level difference between 3 (voltage V 1 ) and charging output 104 (voltage V 2 ), if V 1 > V 2 +20 mV, both “H” levels are output from the comparators 4 and 5. Further, when V 1 +20 mV <V 2 , the comparators 4 and 5 both output the “L” level.
【０００９】次いで、比較器４および５より出力される
比較出力１０５および１０６はデューティ補正回路６に
入力される。当該デューティ補正回路６には、補正開始
信号入力端子５３を介して、外部よりデューティ補正開
始信号１０７も入力されており、発振回路１より出力さ
れる発振出力信号１０１によって規制されるシステム・
クロックのデューティ比を補正するデューティ補正信号
１１３が出力されて、発振回路１に送られる。Next, the comparison outputs 105 and 106 output from the comparators 4 and 5 are input to the duty correction circuit 6. A duty correction start signal 107 is externally input to the duty correction circuit 6 via a correction start signal input terminal 53, and the system is regulated by the oscillation output signal 101 output from the oscillation circuit 1.
A duty correction signal 113 for correcting the duty ratio of the clock is output and sent to the oscillation circuit 1.
【００１０】デューティ補正回路６は、図３のブロック
図に示されるように、ＡＮＤ回路７と、ＮＯＲ回路８
と、初期値データ出力回路９と、シフトダウン・レジス
タ１０と、シフトアップ・レジスタ１１と、マルチプレ
クサ１２とを備えて構成される。先ず、補正開始信号１
０７が、初期値データ出力回路９に入力されると、一般
的にはｎ（正整数）ビットの初期値データ１１０が、初
期値データ出力回路９において生成されて出力される。
なお以下の説明においては、一例として、ｎ＝６ビット
の場合について説明するものとし、初期値データ出力回
路９よりは、（１、１、１、０、０、０）の初期値デー
タ１１０が出力されるものとする。この初期値データ１
１０は、シフトダウン・レジスタ１０、シフトアップ・
レジスタ１１およびマルチプレクサ１２に入力される。The duty correction circuit 6 includes an AND circuit 7 and a NOR circuit 8 as shown in the block diagram of FIG.
And an initial value data output circuit 9, a shift down register 10, a shift up register 11, and a multiplexer 12. First, the correction start signal 1
When 07 is input to the initial value data output circuit 9, generally, n (positive integer) bit initial value data 110 is generated and output in the initial value data output circuit 9.
In the following description, the case of n = 6 bits will be described as an example, and the initial value data 110 of (1, 1, 1, 0, 0, 0) is output from the initial value data output circuit 9. Shall be output. This initial value data 1
10 is a shift-down register 10 and a shift-up register 10
It is input to the register 11 and the multiplexer 12.
【００１１】続いて、比較器４の出力１０５および比較
器４の出力１０６として、それぞれ“Ｌ”レベルの信号
がデューティ補正回路６に入力されるものとすると、図
３において、ＡＮＤ回路７より出力されるアップ信号１
０８は“Ｌ”レベルの信号として出力され、また、ＮＯ
Ｒ回路８より出力されるダウン信号１０９は“Ｈ”レベ
ルの信号として出力される。この場合には、“Ｈ”レベ
ルのダウン信号１０９がアクティブな信号として作用
し、シフトダウン・レジスタ１０およびマルチプレクサ
１２に送られる。これにより、シフトダウン・レジスタ
１０が動作を開始し、当該シフトダウン・レジスタ１０
に入力されている初期値データ１１０（１、１、１、
０、０、０）はシフトダウンされて、（１、１、０、
０、０、０）にて示されるデータ１１１として出力さ
れ、マルチプレクサ１２に入力される。また、同様に、
比較器４および５の出力１０５おりび１０６として、共
に“Ｈ”レベルの信号が入力される場合には、図３にお
いて、ＡＮＤ回路７より出力されるアップ信号１０８は
“Ｈ”レベルの信号として出力され、ＮＯＲ回路８より
出力されるダウン信号１０９は“Ｌ”レベルの信号とし
て出力される。この場合には、“Ｈ”レベルのアップ信
号１０８がアクティブな信号として作用し、シフトアッ
プ・レジスタ１１およびマルチプレクサ１２に送られ
る。これにより、シフトアップ・レジスタ１０が動作を
開始して、当該シフトアップ・レジスタ１０に入力され
ている初期値データ１１０（１、１、１、０、０、０）
はシフトアップされて、（１、１、１、１、０、０）に
て示されるデータ１１２として出力され、マルチプレク
サ１２に入力される。Next, assuming that an "L" level signal is input to the duty correction circuit 6 as the output 105 of the comparator 4 and the output 106 of the comparator 4, the output from the AND circuit 7 in FIG. Up signal 1
08 is output as an "L" level signal, and NO
The down signal 109 output from the R circuit 8 is output as an "H" level signal. In this case, the “H” level down signal 109 acts as an active signal and is sent to the shift down register 10 and the multiplexer 12. As a result, the shift down register 10 starts to operate, and the shift down register 10
Initial value data 110 (1, 1, 1,
0, 0, 0) is downshifted to (1, 1, 0,
It is output as data 111 indicated by 0, 0, 0) and input to the multiplexer 12. Also, similarly,
When an "H" level signal is input as the outputs 105 and 106 of the comparators 4 and 5, the up signal 108 output from the AND circuit 7 in FIG. 3 is an "H" level signal. The down signal 109 outputted and outputted from the NOR circuit 8 is outputted as an "L" level signal. In this case, the "H" level up signal 108 acts as an active signal and is sent to the shift up register 11 and the multiplexer 12. As a result, the shift-up register 10 starts operating, and the initial value data 110 (1, 1, 1, 0, 0, 0) input to the shift-up register 10 is started.
Is shifted up and output as data 112 represented by (1, 1, 1, 1, 0, 0) and input to the multiplexer 12.
【００１２】マルチプレクサ１２においては、上述のダ
ウン信号１０９が“Ｈ”レベルの時には、シフトダウン
・レジスタ１０より入力されるシフトダウン後のデータ
１１１が選択され、アップ信号１０８が“Ｈ”レベルの
時には、シフトアップ・レジスタ１１より入力されるシ
フトアップ後のデータ１１２が選択され、また、ダウン
信号１０９およびアップ信号１０８が共に“Ｌ”レベル
の場合には、初期値データ出力回路９より直接入力され
る初期値データ１１０（１、１、１、０、０、０）が、
そのまま選択される。これらの選択されたデータは、そ
れぞれ単独で、そのままデューティ補正信号１１３とし
て出力され、前述のように、発振回路１に送られる。In the multiplexer 12, the down-shifted data 111 input from the shift-down register 10 is selected when the down signal 109 is at "H" level, and the up signal 108 is at "H" level. , The up-shifted data 112 input from the shift-up register 11 is selected, and when both the down signal 109 and the up signal 108 are at the “L” level, they are directly input from the initial value data output circuit 9. Initial value data 110 (1, 1, 1, 0, 0, 0)
Selected as is. Each of these selected data is independently output as the duty correction signal 113 and is sent to the oscillation circuit 1 as described above.
【００１３】発振回路１は、一例として、図４に示され
るように、コンデンサ１３および２９と、ＰＭＯＳトラ
ンジスタ１４および２３〜２８と、ＮＭＯＳトランジス
タ１５と、抵抗１６と、トランスファ・ゲート１７〜２
２とにより構成されており、ＰＭＯＳトランジスタ１４
およびＮＭＯＳトランジスタ１５のサイズは、それぞれ
Ｗ／Ｌ＝４１／７およびＷ／Ｌ＝２５／７に選択されて
いる。またＰＭＯＳトランジスタ２３〜２８のサイズ
は、全てＷ／Ｌ＝３／７に設定されている。これによ
り、標準拡散状態の場合、即ちティピカルな使用状態
（使用時における電源電圧が５．１Ｖ、ＰＭＯＳトラン
ジスタおよびＮＭＯＳトランジスタのしきい値電圧が共
に０．７Ｖで、プロセス利得係数が、ＰＭＯＳトランジ
スタの場合に２０μＡ／Ｖ2 で、ＮＭＯＳトランジスタ
の場合に４０μＡ／Ｖ2 の状態）にある場合に、デュー
ティ補正信号１１３として（１、１、１、０、０、０）
が入力される場合には、トランスファ・ゲート１７〜１
９はオンし、トランスファ・ゲート２０〜２２はオフの
状態となる。これにより、ＰＯＭＳトランジスタ１４お
よび２３〜２５を含むサイズは、Ｗ／Ｌ＝５０／７とな
り、結果的に、動作状態にあるＰＯＭＳトンラジスタと
ＮＭＯＳトランジスタ１５の利得は一致し、ＣＭＯＳの
スレッショールド電圧は、電源電圧５Ｖの１／２の２．
５Ｖとなり、発振出力信号１０１のデューティは、所望
の５０％に設定される。As an example, the oscillator circuit 1 includes capacitors 13 and 29, PMOS transistors 14 and 23 to 28, an NMOS transistor 15, a resistor 16 and transfer gates 17 to 2 as shown in FIG.
2 and a PMOS transistor 14
The sizes of the NMOS transistor 15 and the NMOS transistor 15 are selected as W / L = 41/7 and W / L = 25/7, respectively. The sizes of the PMOS transistors 23 to 28 are all set to W / L = 3/7. As a result, in the standard diffusion state, that is, in a typical use state (power supply voltage in use is 5.1 V, threshold voltages of the PMOS transistor and the NMOS transistor are both 0.7 V, and the process gain coefficient of the PMOS transistor is If the in 20 .mu.A / V 2, when in the state) of 40 .mu.A / V 2 in the case of NMOS transistors, as duty correction signal 113 (1,1,1,0,0,0)
Is input, transfer gates 17-1
9 is on and the transfer gates 20-22 are off. As a result, the size including the POMS transistors 14 and 23 to 25 becomes W / L = 50/7, and as a result, the gains of the POMS transistor and the NMOS transistor 15 in the operating state match, and the threshold voltage of the CMOS is increased. Is 1/2 of the power supply voltage of 5V.
It becomes 5V, and the duty of the oscillation output signal 101 is set to a desired 50%.
【００１４】しかしながら、ＰＭＯＳトランジスタとＮ
ＭＯＳトランジスタとのしきい値電圧が、上述のティピ
カルな使用状態とは異なる場合、例えば、ＰＭＯＳトラ
ンジスタのしきい値電圧が０．８Ｖ、ＮＭＯＳトランジ
スタのしきい値電圧が０．６Ｖになった場合には、初期
状態（初期値データの値が、１、１、１、０、０、０の
場合）においては、ＰＭＯＳトランジスタおよびＮＭＯ
Ｓトランジスタの双方の利得が一致せず、ＰＭＯＳトラ
ンジスタ側の利得の方が低くなり、ＣＭＯＳのスレッシ
ョールド電圧は２．４Ｖとなって、システム・クロック
のデューティは、マイナス側４０％、プラウス側６０％
となる。However, the PMOS transistor and N
When the threshold voltage of the MOS transistor is different from the above-mentioned typical usage state, for example, when the threshold voltage of the PMOS transistor becomes 0.8V and the threshold voltage of the NMOS transistor becomes 0.6V. In the initial state (when the value of the initial value data is 1, 1, 1, 0, 0, 0), the PMOS transistor and the NMO are
The gains of both S transistors do not match, the gain on the PMOS transistor side is lower, the threshold voltage of CMOS is 2.4V, and the duty of the system clock is 40% on the minus side and on the plow side. 60%
Becomes
【００１５】この場合に対応するシステム・クロックが
充電回路３に入力され、充電回路３、比較器４および５
ならびにデューティ補正回路６の動作が開始されると、
デューティ補正信号１１３は、（１、１、１、１、０、
０）となり、トランスファ・ゲート１７〜２０はオンの
状態となり、これにより、ＰＭＯＳトランジスタ側のサ
イズはＷ／Ｌ＝５３／７となり、利得が上昇してＣＭＯ
Ｓのスレッショルド電圧は２．４Ｖよりも高くなる。従
って、拡散状態により、ＭＯＳトランジスタの特性が変
化し、システム・クロックのデューティが５０％よりず
れることがあっても、上述のように、充電回路３、比較
器４および５、ならびにデューディ補正回路６の動作を
介して、システム・クロックのデューティが、５０％に
収斂するように制御調整される。なお、発振回路１に対
応する発振子の特性の変化によっても、システム・クロ
ックのデューティが影響されるが、この場合に対して
も、本発明は有効に作用する。The system clock corresponding to this case is input to the charging circuit 3, and the charging circuit 3, the comparators 4 and 5 are input.
And when the operation of the duty correction circuit 6 is started,
The duty correction signal 113 is (1, 1, 1, 1, 0,
0), the transfer gates 17 to 20 are turned on, and the size on the side of the PMOS transistor becomes W / L = 53/7, which increases the gain and increases the CMO.
The threshold voltage of S becomes higher than 2.4V. Therefore, even if the characteristic of the MOS transistor changes due to the diffusion state and the duty of the system clock deviates from 50%, as described above, the charging circuit 3, the comparators 4 and 5, and the duty correction circuit 6 are provided. Through the operation of, the duty of the system clock is controlled and adjusted so as to converge to 50%. The duty of the system clock is also affected by changes in the characteristics of the oscillator corresponding to the oscillator circuit 1. The present invention also effectively works in this case.
【００１６】なお、図３に示されるデューティ補正回路
の構成として、シフトダウン・レジスタ１０およびシフ
トアップ・レジスタ１１の代りに、それぞれダウンカウ
ンタおよびアップカウンタを用いることによっても本発
明は有効に作用する。The present invention effectively operates by using a down counter and an up counter instead of the shift down register 10 and the shift up register 11 as the configuration of the duty correction circuit shown in FIG. ..
【００１７】[0017]
【発明の効果】以上説明したように、本発明は、発振回
路より出力されるシステム・クロックおよび当該システ
ム・クロックの反転クロックを受けて、それぞれの充電
作用を介してデューティのアンバランスを検出して出力
する充電回路と、当該充電回路の一対の充電出力電圧の
レベルを比較する回路とを備え、この比較出力を介して
前記発振回路のデューティを補正制御することにより、
拡散状態ならびに振動子におけるばらつきにより、当該
デューティに影響を受けることのないシステム・クロッ
クを生成して出力する半導体集積回路を提供することが
できるという効果がある。As described above, according to the present invention, the system clock output from the oscillation circuit and the inverted clock of the system clock are received, and the duty imbalance is detected through the respective charging operations. A charging circuit that outputs the charging circuit and a circuit that compares the levels of a pair of charging output voltages of the charging circuit, and by correcting and controlling the duty of the oscillation circuit via the comparison output,
There is an effect that it is possible to provide a semiconductor integrated circuit that generates and outputs a system clock that is not affected by the duty due to the diffusion state and variations in the vibrator.
【図１】本発明の一実施例を示すブロック図である。FIG. 1 is a block diagram showing an embodiment of the present invention.
【図２】本実施例における動作信号のタイミング図であ
る。FIG. 2 is a timing chart of operation signals in the present embodiment.
【図３】本実施例におけるデューティ補正回路を示すブ
ロック図である。FIG. 3 is a block diagram showing a duty correction circuit in this embodiment.
【図４】本実施例における発振回路を示すブロック図で
ある。FIG. 4 is a block diagram showing an oscillator circuit according to the present embodiment.
【図５】従来例を示すブロック図である。FIG. 5 is a block diagram showing a conventional example.
１、３０ 発振回路 ２、３１ インバータ ３ 充電回路 ４、５ 比較回路 ６ デューティ補正回路 ７ ＡＮＤ回路 ８ ＮＯＲ回路 ９ 初期値データ出力回路 １０ シフトダウン・レジスタ １１ シフトアップ・レジスタ １２ マルチプレクサ １３、２９ コンデンサ １４、２３〜２８ ＰＭＯＳトランジスタ １５ ＮＭＯＳトランジスタ １６ 抵抗 １７〜２２ トランスファ・ゲート ３２ バイナリ・カウンタ 1, 30 Oscillation circuit 2, 31 Inverter 3 Charging circuit 4, 5 Comparison circuit 6 Duty correction circuit 7 AND circuit 8 NOR circuit 9 Initial value data output circuit 10 Shift down register 11 Shift up register 12 Multiplexer 13, 29 Capacitor 14 , 23 to 28 PMOS transistor 15 NMOS transistor 16 resistance 17 to 22 transfer gate 32 binary counter
Claims (1)
振回路と、 前記発振回路より出力される発振出力信号と、当該発振
出力信号の反転信号とを入力して、前記発振出力信号お
よび前記反転信号のそれぞれに対応する充電作用を行
い、前記発振出力信号に対応する第１の充電電圧と、前
記反転信号に対応する第２の充電電圧とを出力する充電
回路と、 それぞれ、前記前記第１の充電電圧を正相入力端に入力
し、前記第２の充電電圧を逆相入力端に入力して、当該
第１および第２の充電電圧のレベルを比較照合して比較
出力信号を出力する第１および第２の比較器と、 所定の補正開始信号を入力し、前記第１および第２の比
較器の比較出力信号を介して前記発振出力信号のデュー
ティを補正するためのデューティ補正信号を出力して、
前記発振回路に送出するデューティ補正回路と、 を備え、前記システム・クロックを生成して出力するこ
とを特徴とする半導体集積回路。1. An oscillation circuit for generating a predetermined system clock, an oscillation output signal output from the oscillation circuit, and an inversion signal of the oscillation output signal are input to the oscillation output signal and the inversion signal. A charging circuit that performs a charging action corresponding to each of the above, and outputs a first charging voltage corresponding to the oscillation output signal and a second charging voltage corresponding to the inversion signal, respectively. A charging voltage is input to a positive-phase input terminal, a second charging voltage is input to a negative-phase input terminal, the levels of the first and second charging voltages are compared and collated, and a comparison output signal is output. First and second comparators, a predetermined correction start signal is input, and a duty correction signal for correcting the duty of the oscillation output signal is output via the comparison output signals of the first and second comparators. do it,
A semiconductor integrated circuit comprising: a duty correction circuit for sending to the oscillation circuit; and generating and outputting the system clock.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6291892A JPH05315906A (en) | 1992-03-19 | 1992-03-19 | Semiconductor integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6291892A JPH05315906A (en) | 1992-03-19 | 1992-03-19 | Semiconductor integrated circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05315906A true JPH05315906A (en) | 1993-11-26 |
Family
ID=13214119
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6291892A Pending JPH05315906A (en) | 1992-03-19 | 1992-03-19 | Semiconductor integrated circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05315906A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004040757A (en) * | 2002-06-29 | 2004-02-05 | Hynix Semiconductor Inc | Switching point sensing circuit and semiconductor device using the same |
| US7078949B2 (en) | 2003-01-10 | 2006-07-18 | Hynix Semiconductor Inc. | Analog delay locked loop having duty cycle correction circuit |
-
1992
- 1992-03-19 JP JP6291892A patent/JPH05315906A/en active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004040757A (en) * | 2002-06-29 | 2004-02-05 | Hynix Semiconductor Inc | Switching point sensing circuit and semiconductor device using the same |
| US7078949B2 (en) | 2003-01-10 | 2006-07-18 | Hynix Semiconductor Inc. | Analog delay locked loop having duty cycle correction circuit |
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