JPS6083421A - レベルシフト回路 - Google Patents
レベルシフト回路Info
- Publication number
- JPS6083421A JPS6083421A JP58191535A JP19153583A JPS6083421A JP S6083421 A JPS6083421 A JP S6083421A JP 58191535 A JP58191535 A JP 58191535A JP 19153583 A JP19153583 A JP 19153583A JP S6083421 A JPS6083421 A JP S6083421A
- Authority
- JP
- Japan
- Prior art keywords
- current
- level
- output
- circuit
- speed
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0008—Arrangements for reducing power consumption
- H03K19/0013—Arrangements for reducing power consumption in field effect transistor circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
- H03K19/018507—Interface arrangements
- H03K19/018521—Interface arrangements of complementary type, e.g. CMOS
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Manipulation Of Pulses (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、集積化に適したレベルシフト回路に関するも
のである。
のである。
レベルシフト回路に関しては、従来より第１図に示す如
く、高電圧レベルｖ２に接続される電流源トランジスタ
ＭＮ２．ＭＰ２と電流ミラー回路を借成するトランジス
タＭＰ４、電流値を決定するＭＰ４の負荷抵抗Ｒ及び、
低電圧信号ＩＮを伝達するスイッチとして働くトランジ
スタＭＮ２よりなりＧＮＤ〜■１間ｆ変動する入力信号
ＩＮを、ＧＮＤ〜■２間を変動する出力信号ＶＡとする
方法が知らねでいるが次のような欠点を有している。
く、高電圧レベルｖ２に接続される電流源トランジスタ
ＭＮ２．ＭＰ２と電流ミラー回路を借成するトランジス
タＭＰ４、電流値を決定するＭＰ４の負荷抵抗Ｒ及び、
低電圧信号ＩＮを伝達するスイッチとして働くトランジ
スタＭＮ２よりなりＧＮＤ〜■１間ｆ変動する入力信号
ＩＮを、ＧＮＤ〜■２間を変動する出力信号ＶＡとする
方法が知らねでいるが次のような欠点を有している。
■のレベルシフト部から厘の高電圧出力トランジスタ群
への信号伝達速度は、ＭＰ２を流れる電流Ｉ Ｒ’が、
そのドレインにつながる容量を充電する機構のだめ、■
Ｒ′によね決定される。そのため高速化するには工Ｐ′
を大きくする必要があるが、）Ａ Ｎ ２がオンしたと
きけ工Ｒ′が定常的に流れる為消費電流、電力的に限界
値が存在し、高電圧出力が多数存在する集積回路に於て
は、出力数が多くなるほど工Ｒ’を小さくしなければな
らず、高速化の限界が存在する。まだ■から璽への伝達
速度の遅れは、１部の相補型トランジスタ群がＰ型、Ｎ
型両者ともオンする時間を長くし、■部による消費電流
の増大をまねく。本発明はかかる欠点を除去したもので
ある。
への信号伝達速度は、ＭＰ２を流れる電流Ｉ Ｒ’が、
そのドレインにつながる容量を充電する機構のだめ、■
Ｒ′によね決定される。そのため高速化するには工Ｐ′
を大きくする必要があるが、）Ａ Ｎ ２がオンしたと
きけ工Ｒ′が定常的に流れる為消費電流、電力的に限界
値が存在し、高電圧出力が多数存在する集積回路に於て
は、出力数が多くなるほど工Ｒ’を小さくしなければな
らず、高速化の限界が存在する。まだ■から璽への伝達
速度の遅れは、１部の相補型トランジスタ群がＰ型、Ｎ
型両者ともオンする時間を長くし、■部による消費電流
の増大をまねく。本発明はかかる欠点を除去したもので
ある。
本発明け、レベルシフト部、第１図■部分において、Ｍ
Ｎ２がオンしているときの電流： Ｔ、 Ｒ’を減少し
、かつ、ＭＮ２がオフしＶＡ；Ｖ２となるときには、Ｍ
Ｐ２の電流：工Ｒ′を増加させ、高速にＶＡレベルをＧ
ＮＤから、■２に転じさせる事ができる。これにより消
費電力を増加窟せず、高速動作限界周波数を向上させ、
多数の出力を集積化でき、集積化による高信頼性、低価
格化、低消費電流化、高速化を生むレベルシフト回路を
提供することにある６９下実施例に基づいて本発明の詳
細な説明する。
Ｎ２がオンしているときの電流： Ｔ、 Ｒ’を減少し
、かつ、ＭＮ２がオフしＶＡ；Ｖ２となるときには、Ｍ
Ｐ２の電流：工Ｒ′を増加させ、高速にＶＡレベルをＧ
ＮＤから、■２に転じさせる事ができる。これにより消
費電力を増加窟せず、高速動作限界周波数を向上させ、
多数の出力を集積化でき、集積化による高信頼性、低価
格化、低消費電流化、高速化を生むレベルシフト回路を
提供することにある６９下実施例に基づいて本発明の詳
細な説明する。
第２図に本発明を用いたシリアル低電圧入力、パラレル
高電圧出力ｎビットドライバのクロック図を示す。Ｓｒ
は、シリアル・データ入力、ｎＫはシフトレジスタのク
ロック入力、ＬＰはラッチパルス入力、ＢＫけ出力イネ
ーブル信号人力 Ｓ。
高電圧出力ｎビットドライバのクロック図を示す。Ｓｒ
は、シリアル・データ入力、ｎＫはシフトレジスタのク
ロック入力、ＬＰはラッチパルス入力、ＢＫけ出力イネ
ーブル信号人力 Ｓ。
けシリアルデータ出力で、すべて低電圧信号である。又
４ ｕ ｎビットシフトレジスタ、５はラッチ回路であ
る。ラッチから出た信号Ｑを、レベルシフト回路で高電
圧信号ＶＣ変換し、バッファ、ドライバ乙により高電圧
出力を得ている。本発明は、このフロック図の電流制御
部１とレベルシフト部２の回路にある。第６図に電流制
御部と１ビツトのレベルシフト部及びバッファ・ドライ
バを示す。
４ ｕ ｎビットシフトレジスタ、５はラッチ回路であ
る。ラッチから出た信号Ｑを、レベルシフト回路で高電
圧信号ＶＣ変換し、バッファ、ドライバ乙により高電圧
出力を得ている。本発明は、このフロック図の電流制御
部１とレベルシフト部２の回路にある。第６図に電流制
御部と１ビツトのレベルシフト部及びバッファ・ドライ
バを示す。
簡単のため、ラッチ出力Ｑは、″Ｈ’Ｖペルにあるとす
み。ここで■１け低電圧、Ｖ２は高電圧である。
み。ここで■１け低電圧、Ｖ２は高電圧である。
ＢＫ倍信号／′Ｈ“のとき、ＭＰ１２に流れる電流工Ｍ
は、ＭＮ１２を流れる電流ＩＮ２とＲｆ流れる電流工Ｒ
との和である。ＭＰ１２とＭＰ１３とは、電流ミラー回
路となっているため、ＭＰ１３が流せる電流■Ｍ３ １Ｍ５．＝に工Ｍ （ｋ：定数） の関係にあるので、 ＩＭ３ ＝ ｋ （ＩＮ２＋ＩＲ） である。ところが■はＬ“のため、ＭＰ １３を流れる
電流工Ｍ′は、定常的に０である。ＢＫ倍信号”Ｈ７か
らＬ″になると。
は、ＭＮ１２を流れる電流ＩＮ２とＲｆ流れる電流工Ｒ
との和である。ＭＰ１２とＭＰ１３とは、電流ミラー回
路となっているため、ＭＰ１３が流せる電流■Ｍ３ １Ｍ５．＝に工Ｍ （ｋ：定数） の関係にあるので、 ＩＭ３ ＝ ｋ （ＩＮ２＋ＩＲ） である。ところが■はＬ“のため、ＭＰ １３を流れる
電流工Ｍ′は、定常的に０である。ＢＫ倍信号”Ｈ７か
らＬ″になると。
■ Ｍ＝ＩＲ
■Ｍ’＝ｋ （ＩＲ）
である。この時の消費電流は、第１図に示す従来回路形
式と同じである。一般に、ＭＰ１３の能力に対し、ＭＮ
１３．ＭＮ１４の能力は桁違いに犬きく、バッファ入力
レベルＶＢは、非常に速く充電されＬ“となる。そのた
め、相補型バッファトランジスタを通して電源間を流れ
る電流（以下ショート電流と記す）が流れる時間は非常
に蝉く、無視できる量である。ＢＫ（６号が”Ｌ“から
／Ｉ Ｈｔになると、 ＩＭ＝ 工Ｒ十工Ｎ２ 工Ｍ５＝ｋ（工Ｎ２＋ＩＰ） となり、ドレインに接続されている容量ＣＢを充電し、
Ｖ Ｂ ’ｆ ″）ビにする時間’ＬＨ−簡略化すると
、 で表わせる。第１図の回路形式を用いた場合ではｖ ２
×０ ”ＬＩ（＝ ｋＩＲ であり、第３図の回路を用いれば、より高速にＶＢが／
′Ｈ“レベルとなり、バッファのショート電流は減少す
る。
式と同じである。一般に、ＭＰ１３の能力に対し、ＭＮ
１３．ＭＮ１４の能力は桁違いに犬きく、バッファ入力
レベルＶＢは、非常に速く充電されＬ“となる。そのた
め、相補型バッファトランジスタを通して電源間を流れ
る電流（以下ショート電流と記す）が流れる時間は非常
に蝉く、無視できる量である。ＢＫ（６号が”Ｌ“から
／Ｉ Ｈｔになると、 ＩＭ＝ 工Ｒ十工Ｎ２ 工Ｍ５＝ｋ（工Ｎ２＋ＩＰ） となり、ドレインに接続されている容量ＣＢを充電し、
Ｖ Ｂ ’ｆ ″）ビにする時間’ＬＨ−簡略化すると
、 で表わせる。第１図の回路形式を用いた場合ではｖ ２
×０ ”ＬＩ（＝ ｋＩＲ であり、第３図の回路を用いれば、より高速にＶＢが／
′Ｈ“レベルとなり、バッファのショート電流は減少す
る。
出力端子数が増加すれば、電流制御で消費される電流は
無視しつるので、レベルシフ）ＤＯＯ４０消費される電
流は従来と同一視でき、ヌ、ＢＫ大入力らＤＯ出力まで
の伝達時間は確実に減少する。
無視しつるので、レベルシフ）ＤＯＯ４０消費される電
流は従来と同一視でき、ヌ、ＢＫ大入力らＤＯ出力まで
の伝達時間は確実に減少する。
さらに、バッファ・ドライバのショート雷、′流も減少
するので、消費電流的にも、伝達時間においてもより高
速化ができる。
するので、消費電流的にも、伝達時間においてもより高
速化ができる。
本ｉ１ 明ｕ、レベルシフトに際し、消費電流を減少で
き、動作速度を高速化でき、電、力的にも、伝達時間的
にも、出力の高速動作限界周波数を向上させることがで
きる。又、１ビット当りのレベルシフト回路が２トラン
ジスタですみ、集積化に適し、集積化による高信頼性、
低価格化できるなどすぐれた効果を有する。
き、動作速度を高速化でき、電、力的にも、伝達時間的
にも、出力の高速動作限界周波数を向上させることがで
きる。又、１ビット当りのレベルシフト回路が２トラン
ジスタですみ、集積化に適し、集積化による高信頼性、
低価格化できるなどすぐれた効果を有する。
また本発明で、第６図のＭＮ１４を取り去った形式ある
いは、一般に電流ミラー回路を用いたレベルシフト回路
、バイポーラトランジスタを用いた形式でも可能である
。
いは、一般に電流ミラー回路を用いたレベルシフト回路
、バイポーラトランジスタを用いた形式でも可能である
。
第１図は、レベルシフト回路従来例。
第２図は、本発明を用いた回路のフロック図。
第３図は、本発明のレベルシフト回路Ｏ以 十
出願人 株式会社 諏訪精工舎
代理人 弁理士 最土 務
１１図
第２図
Ｋ
Claims (1)
- 高電圧レベルに接続され電流源として動作するトランジ
スタ、その電流源と直列に接続されスイッチとして働く
グランドをソースとしたトランジスタ、該電流源の電流
値を制御する電流ミラー回路用ダイオード接続トランジ
スタ及びそのダイオード接続トランジスタに接続し、基
準電流を作るための負荷抵抗を用いたレベルシフト回路
に於て低電圧入力信号レベルにより該負荷抵抗を変動さ
せ、該電流源の電流能力を変動させることを特徴とする
レベルシフト回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58191535A JPS6083421A (ja) | 1983-10-13 | 1983-10-13 | レベルシフト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58191535A JPS6083421A (ja) | 1983-10-13 | 1983-10-13 | レベルシフト回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6083421A true JPS6083421A (ja) | 1985-05-11 |
Family
ID=16276278
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58191535A Pending JPS6083421A (ja) | 1983-10-13 | 1983-10-13 | レベルシフト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6083421A (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4656372A (en) * | 1985-11-25 | 1987-04-07 | Ncr Corporation | CMOS to ECL interface circuit |
| JPH01258269A (ja) * | 1988-04-07 | 1989-10-16 | Rohm Co Ltd | Ｆｍ記録回路及びｆｍ再生回路 |
| JPH028230U (ja) * | 1988-06-29 | 1990-01-19 | ||
| EP0555075A2 (en) * | 1992-02-04 | 1993-08-11 | Motorola, Inc. | Low power level converter |
| KR970703650A (ko) * | 1995-04-10 | 1997-07-03 | 레벨-천이 회로와 이러한 레벨-천이 회로를 포함하는 하이-사이드 드라이버(Level-shifting circuit and high-side driver including such a level-shifting circuit) | |
| JPH10293995A (ja) * | 1998-03-30 | 1998-11-04 | Hitachi Ltd | 半導体記憶装置 |
| US6356119B2 (en) | 1992-04-14 | 2002-03-12 | Hitachi, Ltd. | Semiconductor integrated circuit device having power reduction mechanism |
| US6404239B1 (en) | 1992-04-14 | 2002-06-11 | Hitachi, Ltd. | Semiconductor integrated circuit device having power reduction mechanism |
| JP2017169029A (ja) * | 2016-03-16 | 2017-09-21 | ローム株式会社 | レベルシフト回路、電子機器および集積回路 |
-
1983
- 1983-10-13 JP JP58191535A patent/JPS6083421A/ja active Pending
Cited By (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4656372A (en) * | 1985-11-25 | 1987-04-07 | Ncr Corporation | CMOS to ECL interface circuit |
| JPH01258269A (ja) * | 1988-04-07 | 1989-10-16 | Rohm Co Ltd | Ｆｍ記録回路及びｆｍ再生回路 |
| JPH028230U (ja) * | 1988-06-29 | 1990-01-19 | ||
| EP0555075A2 (en) * | 1992-02-04 | 1993-08-11 | Motorola, Inc. | Low power level converter |
| EP0555075A3 (ja) * | 1992-02-04 | 1994-01-19 | Motorola Inc | |
| US6504402B2 (en) | 1992-04-14 | 2003-01-07 | Hitachi, Ltd. | Semiconductor integrated circuit device having power reduction mechanism |
| US6356119B2 (en) | 1992-04-14 | 2002-03-12 | Hitachi, Ltd. | Semiconductor integrated circuit device having power reduction mechanism |
| US6404239B1 (en) | 1992-04-14 | 2002-06-11 | Hitachi, Ltd. | Semiconductor integrated circuit device having power reduction mechanism |
| US6696865B2 (en) | 1992-04-14 | 2004-02-24 | Hitachi, Ltd. | Semiconductor integrated circuit device having power reduction mechanism |
| US6970019B2 (en) | 1992-04-14 | 2005-11-29 | Masashi Horiguchi | Semiconductor integrated circuit device having power reduction mechanism |
| US7312640B2 (en) | 1992-04-14 | 2007-12-25 | Renesas Technology Corp. | Semiconductor integrated circuit device having power reduction mechanism |
| US7750668B2 (en) | 1992-04-14 | 2010-07-06 | Renesas Technology Corp. | Semiconductor integrated circuit device having power reduction mechanism |
| KR970703650A (ko) * | 1995-04-10 | 1997-07-03 | 레벨-천이 회로와 이러한 레벨-천이 회로를 포함하는 하이-사이드 드라이버(Level-shifting circuit and high-side driver including such a level-shifting circuit) | |
| JPH10293995A (ja) * | 1998-03-30 | 1998-11-04 | Hitachi Ltd | 半導体記憶装置 |
| JP2017169029A (ja) * | 2016-03-16 | 2017-09-21 | ローム株式会社 | レベルシフト回路、電子機器および集積回路 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4061929A (en) | Circuit for obtaining DC voltage higher than power source voltage | |
| US5532916A (en) | Voltage converting circuit and multiphase clock generating circuit used for driving the same | |
| US5959472A (en) | Driver circuit device | |
| US6683445B2 (en) | Internal power voltage generator | |
| US7190203B2 (en) | Memory device having a duty ratio corrector | |
| US20060097769A1 (en) | Level shift circuit and semiconductor circuit device including the level shift circuit | |
| JPS63112893A (ja) | 半導体集積回路 | |
| US20020175706A1 (en) | Level shift circuit | |
| JP2003309463A (ja) | レベルシフト回路 | |
| US5929679A (en) | Voltage monitoring circuit capable of reducing power dissipation | |
| US7724062B2 (en) | Output buffer circuit | |
| JPS6083421A (ja) | レベルシフト回路 | |
| US5406142A (en) | Level shifting low to high supply voltage interface circuit | |
| US7250793B2 (en) | Low voltage differential signaling driving apparatus | |
| EP0641078B1 (en) | Ring oscillator circuit for VCO with frequency-independent duty cycle | |
| JP3928938B2 (ja) | 電圧変換回路および半導体装置 | |
| US20050036454A1 (en) | Transmission apparatus | |
| JPH07202646A (ja) | 電圧制御発振回路 | |
| JPH0427729B2 (ja) | ||
| US6940331B2 (en) | Delayed tap signal generating circuit for controlling delay by interpolating two input clocks | |
| JP3190176B2 (ja) | レベルシフタ | |
| JPH05291914A (ja) | Ｍｏｓドライバー段の作動特性最適化装置 | |
| JP2929866B2 (ja) | 入力回路 | |
| JP3038891B2 (ja) | 半導体集積回路装置 | |
| JP3055501B2 (ja) | 差動増幅器及び差動増幅器を用いた電圧制御発振器 |