JPH05314021A - メモリエラー修正回路 - Google Patents
メモリエラー修正回路Info
- Publication number
- JPH05314021A JPH05314021A JP4112976A JP11297692A JPH05314021A JP H05314021 A JPH05314021 A JP H05314021A JP 4112976 A JP4112976 A JP 4112976A JP 11297692 A JP11297692 A JP 11297692A JP H05314021 A JPH05314021 A JP H05314021A
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- JP
- Japan
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- bits
- check bit
- data bus
- bit
- circuit
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- Detection And Correction Of Errors (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】
【目的】メモリエラー修正回路において、データバス幅
が３２ビットでも１６ビットでも対応可能にする。 【構成】チェックビット／シンドローム発生回路４は、
メモリにおけるデータエラーが１ビットエラーのとき修
正し、２ビット以上のエラーのときメモリエラーを検出
するためのチェックビットと１ビットエラー訂正を行う
ためのシンドロームを発生する。データバスセレクト回
路２は、入力データバス幅が３２ビットのときは、内部
データの上位１６ビットの値を入力データバスの上位１
６ビットの値とし、入力データバス幅が１６ビットのと
きは、内部データの上位１６ビットの値を「０」にす
る。チェックビットセレクト回路３は、入力データバス
幅が３２ビットのときは、内部チェックビットの最上位
ビットの値を入力チェックビットの最上位ビットの値と
し、入力データバス幅が１６ビットのときは、内部チェ
ックビットの最上位ビットの値を「０」にする。
が３２ビットでも１６ビットでも対応可能にする。 【構成】チェックビット／シンドローム発生回路４は、
メモリにおけるデータエラーが１ビットエラーのとき修
正し、２ビット以上のエラーのときメモリエラーを検出
するためのチェックビットと１ビットエラー訂正を行う
ためのシンドロームを発生する。データバスセレクト回
路２は、入力データバス幅が３２ビットのときは、内部
データの上位１６ビットの値を入力データバスの上位１
６ビットの値とし、入力データバス幅が１６ビットのと
きは、内部データの上位１６ビットの値を「０」にす
る。チェックビットセレクト回路３は、入力データバス
幅が３２ビットのときは、内部チェックビットの最上位
ビットの値を入力チェックビットの最上位ビットの値と
し、入力データバス幅が１６ビットのときは、内部チェ
ックビットの最上位ビットの値を「０」にする。
Description
【０００１】
【産業上の利用分野】本発明は、メモリエラー修正回路
に関し、特に情報処理装置に用いられるメモリのメモリ
エラー修正回路に関する。
に関し、特に情報処理装置に用いられるメモリのメモリ
エラー修正回路に関する。
【０００２】
【従来の技術】従来のメモリエラー修正回路は、データ
バス幅が１６ビットであれば内部データバス幅も１６ビ
ットで、内部チェックビットも６ビットのメモリエラー
修正回路を、またデータバス幅が３２ビットであれば内
部データバス幅も３２ビットで、内部チェックビットも
７ビットのメモリエラー修正回路を使用していた。
バス幅が１６ビットであれば内部データバス幅も１６ビ
ットで、内部チェックビットも６ビットのメモリエラー
修正回路を、またデータバス幅が３２ビットであれば内
部データバス幅も３２ビットで、内部チェックビットも
７ビットのメモリエラー修正回路を使用していた。
【０００３】
【発明が解決しようとする課題】従来のメモリエラー修
正回路は、使用されるデータバス幅が固定であり可変で
きないので汎用性に欠けるという欠点がある。
正回路は、使用されるデータバス幅が固定であり可変で
きないので汎用性に欠けるという欠点がある。
【０００４】本発明の目的は、データバス幅が、３２ビ
ットでも１６ビットでも使用できるメモリエラー修正回
路を提供することにある。
ットでも１６ビットでも使用できるメモリエラー修正回
路を提供することにある。
【０００５】
【課題を解決するための手段】本発明のメモリエラー修
正回路は、メモリにおけるデータエラーが１ビットエラ
ーのとき修正し、２ビット以上のエラーのとき検出を行
うメモリエラー修正回路において、エラーを検出するた
めのチェックビットと１ビットエラー訂正を行うための
シンドロームを発生するチェックビット／シンドローム
発生回路と、入力データバス幅が３２ビットのときは、
内部データの上位１６ビットの値を入力データバスの上
位１６ビットの値とし、入力データバス幅が１６ビット
のときは、内部データの上位１６ビットの値を「０」に
するデータバスセレクト回路と、入力データバス幅が３
２ビットのときは、内部チェックビットの最上位ビット
の値を入力チェックビットの最上位ビットの値とし、入
力データバス幅が１６ビットのときは、内部チェックビ
ットの最上位ビットの値を「０」にするチェックビット
セレクト回路とを有する。
正回路は、メモリにおけるデータエラーが１ビットエラ
ーのとき修正し、２ビット以上のエラーのとき検出を行
うメモリエラー修正回路において、エラーを検出するた
めのチェックビットと１ビットエラー訂正を行うための
シンドロームを発生するチェックビット／シンドローム
発生回路と、入力データバス幅が３２ビットのときは、
内部データの上位１６ビットの値を入力データバスの上
位１６ビットの値とし、入力データバス幅が１６ビット
のときは、内部データの上位１６ビットの値を「０」に
するデータバスセレクト回路と、入力データバス幅が３
２ビットのときは、内部チェックビットの最上位ビット
の値を入力チェックビットの最上位ビットの値とし、入
力データバス幅が１６ビットのときは、内部チェックビ
ットの最上位ビットの値を「０」にするチェックビット
セレクト回路とを有する。
【０００６】
【実施例】次に本発明について図面を参照して説明す
る。
る。
【０００７】図１は本発明の一実施例を示すブロック図
である。図２は本発明の一実施例のチェックビット／シ
ンドローム発生回路４で生成するチェックビット及びシ
ンドロームを示す図であり、チェックビットを発生させ
るときはデータバスの「１」のビットを排他的論理和
（以下、ＥＸ−ＯＲと記す）で発生させ、シンドローム
を発生させるときはデータバスとチェックビットの
「１」のビットをＥＸ−ＯＲし発生させることを表す。
図３は本発明のメモリエラー修正回路を用いたシステム
構成図である。
である。図２は本発明の一実施例のチェックビット／シ
ンドローム発生回路４で生成するチェックビット及びシ
ンドロームを示す図であり、チェックビットを発生させ
るときはデータバスの「１」のビットを排他的論理和
（以下、ＥＸ−ＯＲと記す）で発生させ、シンドローム
を発生させるときはデータバスとチェックビットの
「１」のビットをＥＸ−ＯＲし発生させることを表す。
図３は本発明のメモリエラー修正回路を用いたシステム
構成図である。
【０００８】図１のメモリエラー修正回路は、入力デー
タバス幅によって、３２ビットか１６ビットかを指定す
る制御信号の入力端子１と、データバス幅が３２ビット
のときは、内部データ８の上位１６ビットに、入力され
たデータバス６の上位１６ビットの値を選び、またデー
タバス幅が１６ビットのとき「０」を出力するデータバ
スセレクト回路２と、内部チェックビット９の最上位ビ
ットに、データバス幅が３２ビットのとき入力されたチ
ェックビット７の最上位ビットの値を選び、またデータ
バス幅が１６ビットのとき「０」を出力するチェックビ
ットセレクト回路３と、メモリライトのとき内部データ
８を入力値とし、図２に従ってエラーを検出するための
生成チェックビット１１を出力し、またメモリリードの
とき内部データ８と内部チェックビット９を入力値と
し、図２に従って１ビットエラー訂正を行うためのシン
ドローム１０を出力するチェックビット／シンドローム
発生回路４と、シンドローム１０の値でデータバス、チ
ェックビットおのおのエラー訂正するための値を、図２
に従って「１」のときは正論理、その他（空白部）は負
論理でデコードするデコーダ回路１６と、デコーダ回路
１６で生成されたデータバスの値と内部データ８の値を
ＥＸ−ＯＲし１ビットエラー訂正（以下、コレクション
と記す）されたコレクションデータ２１を出力するデー
タバスＥＸ−ＯＲ回路１４と、デコーダ回路１６で生成
されたチェックビットの値と内部チェックビット９の値
をＥＸ−ＯＲしコレクションされたコレクションチェッ
クビット２２を出力するチェックビットＥＸ−ＯＲ回路
１５と、メモリライトのときは内部データ８を、メモリ
リードのときでコレクションがないときは内部データ８
を、コレクションしたときはコレクションデータ２１を
選ぶコレクションデータセレクト信号１９と、コレクシ
ョンデータセレクト信号１９で内部データ８とコレクシ
ョンデータ２１を選ぶコレクションデータセレクト回路
１２と、メモリライトのときは生成チェックビット１１
を、メモリリードのときでコレクションがないときは生
成チェックビット１１を、コレクションしたときはコレ
クションチェックビット２２を選ぶコレクションチェッ
クビットセレクト信号２０と、コレクションチェックビ
ットセレクト信号２０で生成チェックビット１１とコレ
クションチェックビット２２を選ぶコレクションチェッ
クビットセレクト回路１３と、データを入力するか、出
力するかを切り換えるデータバスイネーブル信号１７
と、データバスイネーブル信号でデータの方向を切り換
えるデータバスバッファ２３と、チェックビットを入力
するか出力するか切り換えるチェックビットイネーブル
信号１８と、チェックビットイネーブル信号１８でチェ
ックビットの方向を切り換えるチェックビットバッファ
２４を備えている。
タバス幅によって、３２ビットか１６ビットかを指定す
る制御信号の入力端子１と、データバス幅が３２ビット
のときは、内部データ８の上位１６ビットに、入力され
たデータバス６の上位１６ビットの値を選び、またデー
タバス幅が１６ビットのとき「０」を出力するデータバ
スセレクト回路２と、内部チェックビット９の最上位ビ
ットに、データバス幅が３２ビットのとき入力されたチ
ェックビット７の最上位ビットの値を選び、またデータ
バス幅が１６ビットのとき「０」を出力するチェックビ
ットセレクト回路３と、メモリライトのとき内部データ
８を入力値とし、図２に従ってエラーを検出するための
生成チェックビット１１を出力し、またメモリリードの
とき内部データ８と内部チェックビット９を入力値と
し、図２に従って１ビットエラー訂正を行うためのシン
ドローム１０を出力するチェックビット／シンドローム
発生回路４と、シンドローム１０の値でデータバス、チ
ェックビットおのおのエラー訂正するための値を、図２
に従って「１」のときは正論理、その他（空白部）は負
論理でデコードするデコーダ回路１６と、デコーダ回路
１６で生成されたデータバスの値と内部データ８の値を
ＥＸ−ＯＲし１ビットエラー訂正（以下、コレクション
と記す）されたコレクションデータ２１を出力するデー
タバスＥＸ−ＯＲ回路１４と、デコーダ回路１６で生成
されたチェックビットの値と内部チェックビット９の値
をＥＸ−ＯＲしコレクションされたコレクションチェッ
クビット２２を出力するチェックビットＥＸ−ＯＲ回路
１５と、メモリライトのときは内部データ８を、メモリ
リードのときでコレクションがないときは内部データ８
を、コレクションしたときはコレクションデータ２１を
選ぶコレクションデータセレクト信号１９と、コレクシ
ョンデータセレクト信号１９で内部データ８とコレクシ
ョンデータ２１を選ぶコレクションデータセレクト回路
１２と、メモリライトのときは生成チェックビット１１
を、メモリリードのときでコレクションがないときは生
成チェックビット１１を、コレクションしたときはコレ
クションチェックビット２２を選ぶコレクションチェッ
クビットセレクト信号２０と、コレクションチェックビ
ットセレクト信号２０で生成チェックビット１１とコレ
クションチェックビット２２を選ぶコレクションチェッ
クビットセレクト回路１３と、データを入力するか、出
力するかを切り換えるデータバスイネーブル信号１７
と、データバスイネーブル信号でデータの方向を切り換
えるデータバスバッファ２３と、チェックビットを入力
するか出力するか切り換えるチェックビットイネーブル
信号１８と、チェックビットイネーブル信号１８でチェ
ックビットの方向を切り換えるチェックビットバッファ
２４を備えている。
【０００９】図３に示すシステム構成は、外部からのデ
ータや制御などを伝える外部バス２８と、外部バス２８
の制御情報よりメモリエラー修正回路２５とメモリ２６
とチェックビットメモリ２７を制御する制御信号５を出
力するＩ／Ｏ制御回路３２と、外部バス２８からのデー
タやメモリエラー修正回路２５のデータを記憶するメモ
リ２６と、メモリエラー修正回路２５で生成されたチェ
ックビットを記憶するチェックビットメモリ２７を備え
ている。
ータや制御などを伝える外部バス２８と、外部バス２８
の制御情報よりメモリエラー修正回路２５とメモリ２６
とチェックビットメモリ２７を制御する制御信号５を出
力するＩ／Ｏ制御回路３２と、外部バス２８からのデー
タやメモリエラー修正回路２５のデータを記憶するメモ
リ２６と、メモリエラー修正回路２５で生成されたチェ
ックビットを記憶するチェックビットメモリ２７を備え
ている。
【００１０】次に、このメモリエラー修正回路の動作を
説明する。まず、データバス幅が３２ビットの場合を説
明する。制御信号入力端子１には３２ビットデータバス
幅であることを示す情報が制御信号５より入力され、デ
ータバスセレクト回路２とチェックビットセレクト回路
３に３２ビットデータバス幅であることを伝える。
説明する。まず、データバス幅が３２ビットの場合を説
明する。制御信号入力端子１には３２ビットデータバス
幅であることを示す情報が制御信号５より入力され、デ
ータバスセレクト回路２とチェックビットセレクト回路
３に３２ビットデータバス幅であることを伝える。
【００１１】メモリライトのとき、データバスセレクト
回路２は、入力されたデータバス６の上位１６ビットの
値を内部データ８の上位１６ビットに出力する。チェッ
クビット／シンドローム発生回路４は、内部データ８か
ら図２に従ってエラー検出するための生成チェックビッ
ト１１を出力する。データバス６のデータはメモリ２６
に記憶され、生成チェックビット１１はチェックビット
バス７に出力され、チェックビットメモリ２７に記憶さ
れる（図３参照）。
回路２は、入力されたデータバス６の上位１６ビットの
値を内部データ８の上位１６ビットに出力する。チェッ
クビット／シンドローム発生回路４は、内部データ８か
ら図２に従ってエラー検出するための生成チェックビッ
ト１１を出力する。データバス６のデータはメモリ２６
に記憶され、生成チェックビット１１はチェックビット
バス７に出力され、チェックビットメモリ２７に記憶さ
れる（図３参照）。
【００１２】メモリリードのときデータバスセレクト回
路２は、入力されたデータバス６の上位１６ビットの値
を内部データ８の上位１６ビットに出力する。チェック
ビットセレクト回路３は入力されたチェックビットバス
７の最上位ビットの値を内部チェックビット９の最上位
ビットに出力する。チェックービット／シンドローム発
生回路４は、内部データ８と内部チェックビット９の信
号から図２に従ってコレクションするためのシンドロー
ム１０を出力する。シンドローム１０は、デコーダ１６
でデコードされてデータバスＥＸ−ＯＲ回路１４および
チェックビットＥＸ−ＯＲ回路１５でそれぞれコレクシ
ョンされ、コレクションデータ２１をコレクションデー
タセレクト回路１２へ、コレクションビット２２をコレ
クションチェックビットセレクト回路１３へ出力する。
路２は、入力されたデータバス６の上位１６ビットの値
を内部データ８の上位１６ビットに出力する。チェック
ビットセレクト回路３は入力されたチェックビットバス
７の最上位ビットの値を内部チェックビット９の最上位
ビットに出力する。チェックービット／シンドローム発
生回路４は、内部データ８と内部チェックビット９の信
号から図２に従ってコレクションするためのシンドロー
ム１０を出力する。シンドローム１０は、デコーダ１６
でデコードされてデータバスＥＸ−ＯＲ回路１４および
チェックビットＥＸ−ＯＲ回路１５でそれぞれコレクシ
ョンされ、コレクションデータ２１をコレクションデー
タセレクト回路１２へ、コレクションビット２２をコレ
クションチェックビットセレクト回路１３へ出力する。
【００１３】コレクションデータセレクト回路１２は、
１ビットエラーが無ければ内部データ８をデータバス６
を介して外部バス２８へ出力し、１ビットエラーがあれ
ば、コレクションデータ２１をデータバス６を介してメ
モリ２６と外部バス２８へ出力し、コレクションチェッ
クビットセレクト回路１３は、コレクションチェックビ
ット２２をチェックビットバス７を介してチェックビッ
トメモリ２７へ出力する（図３参照）。
１ビットエラーが無ければ内部データ８をデータバス６
を介して外部バス２８へ出力し、１ビットエラーがあれ
ば、コレクションデータ２１をデータバス６を介してメ
モリ２６と外部バス２８へ出力し、コレクションチェッ
クビットセレクト回路１３は、コレクションチェックビ
ット２２をチェックビットバス７を介してチェックビッ
トメモリ２７へ出力する（図３参照）。
【００１４】次に、データバス幅が１６ビットの場合を
説明する。制御信号入力端子１に１６ビットデータバス
幅であることを示す情報が制御信号５より入力され、デ
ータバスセレクト回路２とチェックビットセレクト回路
３に、１６ビットデータバス幅であることを伝える。
説明する。制御信号入力端子１に１６ビットデータバス
幅であることを示す情報が制御信号５より入力され、デ
ータバスセレクト回路２とチェックビットセレクト回路
３に、１６ビットデータバス幅であることを伝える。
【００１５】メモリライトのとき、データバスセレクト
回路２は、内部データ８の上位１６ビットに「０」を出
力する。チェックビット／シンドローム発生回路４は、
内部データ８の信号から図２に従って生成チェックービ
ット１１を出力する。データバス６のデータはメモリ２
６に記憶され、生成チェックビット１１はチェックビッ
トバス７を介してチェックビットメモリ２７に記憶され
る（図３参照）。
回路２は、内部データ８の上位１６ビットに「０」を出
力する。チェックビット／シンドローム発生回路４は、
内部データ８の信号から図２に従って生成チェックービ
ット１１を出力する。データバス６のデータはメモリ２
６に記憶され、生成チェックビット１１はチェックビッ
トバス７を介してチェックビットメモリ２７に記憶され
る（図３参照）。
【００１６】メモリリードのとき、データバスセレクト
回路２は、内部データ８の上位１６ビットに「０」を出
力する。チェックビットセレクト回路３は、内部チェッ
クビット９の最上位ビットに「０」を出力する。チェッ
クビット／シンドローム発生回路４は、内部データ８と
内部チェックビット９の信号から図２に従ってシンドロ
ーム１０を出力する。シンドローム１０は、デコーダ１
６でデコードされて、データバスＥＸ−ＯＲ回路１４、
チェックビットＥＸ−ＯＲ回路１５でそれぞれコレクシ
ョンされ、コレクションデータ２１をコレクションデー
タセレクト回路１２へ、コレクションチェックビット２
２をコレクションチェックビットセレクト回路１３へ出
力する。
回路２は、内部データ８の上位１６ビットに「０」を出
力する。チェックビットセレクト回路３は、内部チェッ
クビット９の最上位ビットに「０」を出力する。チェッ
クビット／シンドローム発生回路４は、内部データ８と
内部チェックビット９の信号から図２に従ってシンドロ
ーム１０を出力する。シンドローム１０は、デコーダ１
６でデコードされて、データバスＥＸ−ＯＲ回路１４、
チェックビットＥＸ−ＯＲ回路１５でそれぞれコレクシ
ョンされ、コレクションデータ２１をコレクションデー
タセレクト回路１２へ、コレクションチェックビット２
２をコレクションチェックビットセレクト回路１３へ出
力する。
【００１７】コレクションデータセレクト回路１２は、
１ビットエラーが無ければ内部データ８をデータバス６
を介し外部バス２９へ出力し、１ビットエラーがあれば
コレクションデータ２１をデータバス６を介し、メモリ
２６と外部バス２９へ出力する。コレクションチェック
ビットセレクト回路１３は、コレクションチェックビッ
ト２２をチェックビットバス７を介し、チェックビット
メモリ２７へ出力する（図３参照）。
１ビットエラーが無ければ内部データ８をデータバス６
を介し外部バス２９へ出力し、１ビットエラーがあれば
コレクションデータ２１をデータバス６を介し、メモリ
２６と外部バス２９へ出力する。コレクションチェック
ビットセレクト回路１３は、コレクションチェックビッ
ト２２をチェックビットバス７を介し、チェックビット
メモリ２７へ出力する（図３参照）。
【００１８】上述した実施例では、データバス幅が１６
ビットのとき、内部データ８の上位１６ビットと内部チ
ェックビット９の最上位ビットを「０」にする回路とし
て、データバスセレクト回路２とチェックビットセレク
ト回路３を使用するものとしたが、これに限られること
なくＡＮＤ回路やＮＯＲ回路でも、上述した実施例と同
様の効果が得られ、本発明の目的を達成することができ
る。
ビットのとき、内部データ８の上位１６ビットと内部チ
ェックビット９の最上位ビットを「０」にする回路とし
て、データバスセレクト回路２とチェックビットセレク
ト回路３を使用するものとしたが、これに限られること
なくＡＮＤ回路やＮＯＲ回路でも、上述した実施例と同
様の効果が得られ、本発明の目的を達成することができ
る。
【００１９】
【発明の効果】以上説明したように本発明は、回路内に
おいて入力データバス幅が１６ビットのときでも常にデ
ータバス幅を３２ビットとしてメモリエラー修正を行っ
ているので、入力データバス幅が３２ビットでも、１６
ビットでも使用できるという効果が得ることができる。
おいて入力データバス幅が１６ビットのときでも常にデ
ータバス幅を３２ビットとしてメモリエラー修正を行っ
ているので、入力データバス幅が３２ビットでも、１６
ビットでも使用できるという効果が得ることができる。
【図１】本発明の一実施例を示すブロック図である。
【図２】図１のチェックビット／シンドローム発生回路
で作成するチェックビット及びシンドロームを示す図で
ある。
で作成するチェックビット及びシンドロームを示す図で
ある。
【図３】本発明のメモリエラー修正回路を用いたシステ
ム構成図である。
ム構成図である。
１ 制御信号入力端子 ２ データバスセレクト回路 ３ チェックビットセレクト回路 ４ チェックビット／シンドローム発生回路 ５ データバス幅切り換え信号 ６ データバス ７ チェックビットバス ８ 内部データ ９ 内部チェックビット １０ シンドローム １１ 生成チェックビット １２ コレクションデータセレクト回路 １３ コレクションチェックビットセレクト回路 １４ データバスＥＸ−ＯＲ回路 １５ チェックビットＥＸ−ＯＲ回路 １６ デコーダ １７ データバスイネーブル信号 １８ チェックビットイネーブル信号 １９ コレクションデータセレクト信号 ２０ コレクションチェックビットセレクト信号 ２１ コレクションデータ ２２ コレクションチェックビット ２３ データバスバッファ ２４ チェックビットバッファ ２５ メモリエラー修正回路 ２６ メモリ ２７ チェックビットメモリ ２８ 外部バス ２９ 制御信号 ３２ Ｉ／Ｏ制御回路
Claims (1)
- 【請求項１】 メモリにおけるデータエラーが１ビット
エラーのとき修正し、２ビット以上のエラーのとき検出
を行うメモリエラー修正回路において、エラーを検出す
るためのチェックビットと１ビットエラー訂正を行うた
めのシンドロームを発生するチェックビット／シンドロ
ーム発生回路と、入力データバス幅が３２ビットのとき
は、内部データの上位１６ビットの値を入力データバス
の上位１６ビットの値とし、入力データバス幅が１６ビ
ットのときは、内部データの上位１６ビットの値を
「０」にするデータバスセレクト回路と、入力データバ
ス幅が３２ビットのときは、内部チェックビットの最上
位ビットの値を入力チェックビットの最上位ビットの値
とし、入力データバス幅が１６ビットのときは、内部チ
ェックビットの最上位ビットの値を「０」にするチェッ
クビットセレクト回路とを有することを特徴とするメモ
リエラー修正回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11297692A JP3364753B2 (ja) | 1992-05-06 | 1992-05-06 | メモリエラー修正回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11297692A JP3364753B2 (ja) | 1992-05-06 | 1992-05-06 | メモリエラー修正回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05314021A true JPH05314021A (ja) | 1993-11-26 |
| JP3364753B2 JP3364753B2 (ja) | 2003-01-08 |
Family
ID=14600281
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11297692A Expired - Fee Related JP3364753B2 (ja) | 1992-05-06 | 1992-05-06 | メモリエラー修正回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3364753B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010086523A (ja) * | 2008-10-01 | 2010-04-15 | Samsung Electronics Co Ltd | セキュアメモリインターフェース |
| JP2012521123A (ja) * | 2009-03-17 | 2012-09-10 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 集積回路における故障耐性 |
-
1992
- 1992-05-06 JP JP11297692A patent/JP3364753B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010086523A (ja) * | 2008-10-01 | 2010-04-15 | Samsung Electronics Co Ltd | セキュアメモリインターフェース |
| JP2012521123A (ja) * | 2009-03-17 | 2012-09-10 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 集積回路における故障耐性 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3364753B2 (ja) | 2003-01-08 |
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