JPH0773114A - 宇宙用デジタル計算機のメモリ制御回路 - Google Patents
宇宙用デジタル計算機のメモリ制御回路Info
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- JPH0773114A JPH0773114A JP5217371A JP21737193A JPH0773114A JP H0773114 A JPH0773114 A JP H0773114A JP 5217371 A JP5217371 A JP 5217371A JP 21737193 A JP21737193 A JP 21737193A JP H0773114 A JPH0773114 A JP H0773114A
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- Japan
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- memory
- circuit
- signal
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- Detection And Correction Of Errors (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】
【目的】 ソフトエラー蓄積防止手段を組み込んだ宇宙
用デジタル計算機のメモリ制御回路の演算速度を向上さ
せる。 【構成】 メモリ12から読出したデータは、ECC回
路13で誤り訂正され、データレジスタ15及び3ステ
ートバッファ18を介して主演算部に入力される。EC
C回路は、誤り訂正を行なったとき、誤り訂正信号をタ
イミング回路14へ出力する。タイミング回路は、ウェ
イト信号を主演算部へ出力して動作を一時停止させ、一
定時間経過後に、メモリに書込信号を、書込みデータ選
択回路19に選択信号を出力する。書込みデータ選択回
路19は、データレジスタからのデータを書込信号とし
てECC回路へ出力し、ECC回路はチェックビットを
生成しデータ及びチェックビットを出力する。メモリの
アドレスレジスタに保持されたアドレス位置にECC回
路からのデータ及びチェックビットが再書込される。
用デジタル計算機のメモリ制御回路の演算速度を向上さ
せる。 【構成】 メモリ12から読出したデータは、ECC回
路13で誤り訂正され、データレジスタ15及び3ステ
ートバッファ18を介して主演算部に入力される。EC
C回路は、誤り訂正を行なったとき、誤り訂正信号をタ
イミング回路14へ出力する。タイミング回路は、ウェ
イト信号を主演算部へ出力して動作を一時停止させ、一
定時間経過後に、メモリに書込信号を、書込みデータ選
択回路19に選択信号を出力する。書込みデータ選択回
路19は、データレジスタからのデータを書込信号とし
てECC回路へ出力し、ECC回路はチェックビットを
生成しデータ及びチェックビットを出力する。メモリの
アドレスレジスタに保持されたアドレス位置にECC回
路からのデータ及びチェックビットが再書込される。
Description
【0001】
【産業上の利用分野】本発明は、宇宙用デジタル計算機
に関し、特にメモリの制御回路に関する。
に関し、特にメモリの制御回路に関する。
【0002】
【従来の技術】宇宙用デジタル計算機では、宇宙放射線
(特に高エネルギー粒子)によるメモリ部のスタティッ
クRAM(Random access Memory)のシングルイベント
アップセット現象(ソフトエラーとも呼ばれるビット反
転現象)に対処し、メモリ部の記憶性能の信頼性を上げ
るために、メモリ制御回路にECC(Error Correction
Code )回路及びソフトエラー蓄積防止手段を組み込む
ことが行われている。
(特に高エネルギー粒子)によるメモリ部のスタティッ
クRAM(Random access Memory)のシングルイベント
アップセット現象(ソフトエラーとも呼ばれるビット反
転現象)に対処し、メモリ部の記憶性能の信頼性を上げ
るために、メモリ制御回路にECC(Error Correction
Code )回路及びソフトエラー蓄積防止手段を組み込む
ことが行われている。
【0003】従来のECC回路及びソフトエラー蓄積防
止手段を組み込んだメモリ制御回路として、例えば、図
3に示すものがある。このメモリ制御回路は、主演算部
31、メモリ32、ECC回路33、タイミング回路3
4、データレジスタ35、バストランシーバ36、及び
外部入出力バッファ37を有している。
止手段を組み込んだメモリ制御回路として、例えば、図
3に示すものがある。このメモリ制御回路は、主演算部
31、メモリ32、ECC回路33、タイミング回路3
4、データレジスタ35、バストランシーバ36、及び
外部入出力バッファ37を有している。
【0004】主演算部31は、アドレスバス301を介
してメモリ32に接続され、書込信号線302及び読出
信号線303を介してタイミング回路34に接続されて
いる。また、主演算部31は、第1の双方向性バス30
4を介してECC回路33、バストランシーバ36、及
び外部入出力バッファ37に接続されている。
してメモリ32に接続され、書込信号線302及び読出
信号線303を介してタイミング回路34に接続されて
いる。また、主演算部31は、第1の双方向性バス30
4を介してECC回路33、バストランシーバ36、及
び外部入出力バッファ37に接続されている。
【0005】メモリ32は、第2の双方向性バス305
及び双方向性チェックビットバス306を介してECC
回路33に接続されている。また、ECC回路33は、
誤り訂正パルス信号線307でデータレジスタ35及び
タイミング回路34に接続されている。タイミング回路
34は、メモリ書込信号線308でメモリ32に接続さ
れるとともに、メモリ読出信号線309でメモリ32、
ECC回路33、及びバストランシーバ36に接続され
ている。そして、データレジスタ35とバストランシー
バ36とは、入力データバス310及び出力データバス
311で互いに接続されている。なお、ECC回路33
は、誤り訂正が不可能なことを示す誤り検出信号を出力
する誤り検出信号線312に接続されている。
及び双方向性チェックビットバス306を介してECC
回路33に接続されている。また、ECC回路33は、
誤り訂正パルス信号線307でデータレジスタ35及び
タイミング回路34に接続されている。タイミング回路
34は、メモリ書込信号線308でメモリ32に接続さ
れるとともに、メモリ読出信号線309でメモリ32、
ECC回路33、及びバストランシーバ36に接続され
ている。そして、データレジスタ35とバストランシー
バ36とは、入力データバス310及び出力データバス
311で互いに接続されている。なお、ECC回路33
は、誤り訂正が不可能なことを示す誤り検出信号を出力
する誤り検出信号線312に接続されている。
【0006】次に、このメモリ制御装置の主演算部31
が、メモリ32からデータを読み出す場合に、誤り訂正
が行われた場合の動作を図4を参照して説明する。ここ
で図4の参照符号は、図3の参照符号に一致する。
が、メモリ32からデータを読み出す場合に、誤り訂正
が行われた場合の動作を図4を参照して説明する。ここ
で図4の参照符号は、図3の参照符号に一致する。
【0007】まず、主演算部31は、読み出したいデー
タのアドレスを表わす読出アドレス信号をアドレスバス
301へ送出する。また、主演算部31は、読出信号を
読出信号線303へ出力する。タイミング回路34は、
読出信号線303を介して入力された読出信号に応答し
てメモリ読出信号をメモリ読出信号線309へ出力す
る。メモリ32は、アドレスバス301からの読出アド
レス信号と、メモリ読出信号線309からのメモリ読出
信号に応答して、データを第2の双方向性バス305
へ、チェックビットを双方向性チェックビットバス30
6へ出力する。
タのアドレスを表わす読出アドレス信号をアドレスバス
301へ送出する。また、主演算部31は、読出信号を
読出信号線303へ出力する。タイミング回路34は、
読出信号線303を介して入力された読出信号に応答し
てメモリ読出信号をメモリ読出信号線309へ出力す
る。メモリ32は、アドレスバス301からの読出アド
レス信号と、メモリ読出信号線309からのメモリ読出
信号に応答して、データを第2の双方向性バス305
へ、チェックビットを双方向性チェックビットバス30
6へ出力する。
【0008】ECC回路33は、双方向性チェックビッ
トバス306からのチェックビットを用いて、第2の双
方向性バス305からのデータに誤りが無いか調べる。
誤り訂正が可能な誤りを検出すると、誤り訂正を行い、
誤りを訂正したデータを第1の双方向性バス304へ送
出し、誤り訂正パルス信号を誤り訂正パルス信号線30
7へ出力する。
トバス306からのチェックビットを用いて、第2の双
方向性バス305からのデータに誤りが無いか調べる。
誤り訂正が可能な誤りを検出すると、誤り訂正を行い、
誤りを訂正したデータを第1の双方向性バス304へ送
出し、誤り訂正パルス信号を誤り訂正パルス信号線30
7へ出力する。
【0009】バストランシーバ36は、タイミング回路
34からのメモリ読出信号がメモリ読出信号線309を
介して入力されているとき、第1の双方向性バス304
に送出されたデータを出力データバス311に送出する
状態になっている。従って、ECC回路33から第1の
双方向性バス304へ送出された誤り訂正されたデータ
は、バストランシーバ36を介してデータレジスタ35
に入力される。
34からのメモリ読出信号がメモリ読出信号線309を
介して入力されているとき、第1の双方向性バス304
に送出されたデータを出力データバス311に送出する
状態になっている。従って、ECC回路33から第1の
双方向性バス304へ送出された誤り訂正されたデータ
は、バストランシーバ36を介してデータレジスタ35
に入力される。
【0010】データレジスタ35は、ECC回路33か
らの誤り訂正パルス信号に従って、出力データバス31
1から入力された誤り訂正されたデータを記憶する。ま
た、タイミング回路34は、ECC回路33からの誤り
訂正パルス信号に従って、メモリ読出信号の出力を停止
する。
らの誤り訂正パルス信号に従って、出力データバス31
1から入力された誤り訂正されたデータを記憶する。ま
た、タイミング回路34は、ECC回路33からの誤り
訂正パルス信号に従って、メモリ読出信号の出力を停止
する。
【0011】バストランシーバ36は、メモリ読出信号
線309のメモリ読出信号が無くなると、出力データバ
ス311へデータを出力する状態から、入力データバス
26からデータを受け取る状態に変化する。また、EC
C回路33もメモリ読出信号が無くなると、誤り訂正状
態からチェックビット生成状態へと変化する。
線309のメモリ読出信号が無くなると、出力データバ
ス311へデータを出力する状態から、入力データバス
26からデータを受け取る状態に変化する。また、EC
C回路33もメモリ読出信号が無くなると、誤り訂正状
態からチェックビット生成状態へと変化する。
【0012】バストランシーバ36の状態変化により、
データレジスタ35に記憶された誤り訂正されたデータ
は、バストランシーバ36を介して再び第1の双方向性
バス304に送出される。この誤り訂正されたデータ
は、主演算部31へ入力されると共に、ECC回路33
へ入力される。
データレジスタ35に記憶された誤り訂正されたデータ
は、バストランシーバ36を介して再び第1の双方向性
バス304に送出される。この誤り訂正されたデータ
は、主演算部31へ入力されると共に、ECC回路33
へ入力される。
【0013】ECC回路33は、入力された誤り訂正さ
れたデータを、第2の双方向性バス305へ出力すると
共に、この誤り訂正されたデータに対応するチェックビ
ットデータを生成し、双方向チェックビットバス306
へ出力する。
れたデータを、第2の双方向性バス305へ出力すると
共に、この誤り訂正されたデータに対応するチェックビ
ットデータを生成し、双方向チェックビットバス306
へ出力する。
【0014】タイミング回路34は、ECC回路33か
ら誤り訂正パルス信号が入力されてから、予め定められ
た時間経過すると、メモリ書込信号をメモリ書込信号線
308を介してメモリ32へ出力する。メモリ32は、
ECC回路33から入力される誤り訂正されたデータ及
びチェックビットを、タイミング回路34からのメモリ
書込信号に従い、読出アドレス信号で指定された位置に
再書込みする。
ら誤り訂正パルス信号が入力されてから、予め定められ
た時間経過すると、メモリ書込信号をメモリ書込信号線
308を介してメモリ32へ出力する。メモリ32は、
ECC回路33から入力される誤り訂正されたデータ及
びチェックビットを、タイミング回路34からのメモリ
書込信号に従い、読出アドレス信号で指定された位置に
再書込みする。
【0015】
【発明が解決しようとする課題】従来のソフトエラー蓄
積防止手段を組み込んだメモリ制御回路では、メモリ読
出サイクルの中に、誤り訂正時の再書込動作を行うため
の時間を含んでいる。このため、実際に読出し動作に必
要な時間よりも、メモリ読出サイクルが長く、誤り訂正
が無い場合には、事実上演算速度を低下させるという問
題点がある。
積防止手段を組み込んだメモリ制御回路では、メモリ読
出サイクルの中に、誤り訂正時の再書込動作を行うため
の時間を含んでいる。このため、実際に読出し動作に必
要な時間よりも、メモリ読出サイクルが長く、誤り訂正
が無い場合には、事実上演算速度を低下させるという問
題点がある。
【0016】本発明は、ソフトエラー蓄積防止手段を組
み込んだメモリ制御回路の演算速度を向上させることを
目的とする。
み込んだメモリ制御回路の演算速度を向上させることを
目的とする。
【0017】
【課題を解決するための手段】本発明によれば、主演算
部と、メモリと、前記主演算部からのアドレス信号を前
記メモリへ出力するアドレスレジスタと、前記メモリに
書込もうとする書込データにチェックビットを付加し、
前記メモリから読出したデータのビット誤りを訂正する
ECC回路と、前記メモリから読み出され前記ECC回
路で誤り訂正されたデータを読出データとして出力する
データレジスタと、前記読出データ及び前記主演算部か
らのデータのいずれか一方を選択し、前記書込データと
して前記ECC回路へ出力する書込みデータ選択回路
と、前記主演算部からの書込信号及び前記ECC回路か
らの誤り訂正信号に従って、前記メモリへ書込信号を、
前記主演算部へ該主演算部の動作を一時停止させるウェ
イト信号を、前記選択回路へ選択信号を出力するタイミ
ング回路を備えたことを特徴とする宇宙用デジタル計算
機のメモリ制御回路が得られる。
部と、メモリと、前記主演算部からのアドレス信号を前
記メモリへ出力するアドレスレジスタと、前記メモリに
書込もうとする書込データにチェックビットを付加し、
前記メモリから読出したデータのビット誤りを訂正する
ECC回路と、前記メモリから読み出され前記ECC回
路で誤り訂正されたデータを読出データとして出力する
データレジスタと、前記読出データ及び前記主演算部か
らのデータのいずれか一方を選択し、前記書込データと
して前記ECC回路へ出力する書込みデータ選択回路
と、前記主演算部からの書込信号及び前記ECC回路か
らの誤り訂正信号に従って、前記メモリへ書込信号を、
前記主演算部へ該主演算部の動作を一時停止させるウェ
イト信号を、前記選択回路へ選択信号を出力するタイミ
ング回路を備えたことを特徴とする宇宙用デジタル計算
機のメモリ制御回路が得られる。
【0018】
【作用】メモリから読み出されたデータに、ECC回路
で訂正可能な誤りがあり、ECC回路で誤り訂正が行わ
れた場合、データレジスタは誤り訂正データを保持し、
主演算部は、3ステートバッファを介して第1の双方向
データバスに出力されたデータを読み込む。同時に、E
CC回路から出力された誤り訂正パルス信号により、タ
イミング回路は、主演算部に対してウェイト信号を、書
込みデータ選択回路に対して選択信号及びメモリ書込信
号を出力する。主演算部は、データを読み込んだ後、ウ
ェイト信号により次の動作を一時停止する。この間に、
データレジスタに保持された誤り訂正データは、書込み
データ選択回路を通してEEC回路へ入力される。EC
C回路は入力された誤り訂正データにチェックビットを
付加して、メモリ書込信号によりアドレスレジスタに保
持されているメモリアドレスに再書き込みを行う。
で訂正可能な誤りがあり、ECC回路で誤り訂正が行わ
れた場合、データレジスタは誤り訂正データを保持し、
主演算部は、3ステートバッファを介して第1の双方向
データバスに出力されたデータを読み込む。同時に、E
CC回路から出力された誤り訂正パルス信号により、タ
イミング回路は、主演算部に対してウェイト信号を、書
込みデータ選択回路に対して選択信号及びメモリ書込信
号を出力する。主演算部は、データを読み込んだ後、ウ
ェイト信号により次の動作を一時停止する。この間に、
データレジスタに保持された誤り訂正データは、書込み
データ選択回路を通してEEC回路へ入力される。EC
C回路は入力された誤り訂正データにチェックビットを
付加して、メモリ書込信号によりアドレスレジスタに保
持されているメモリアドレスに再書き込みを行う。
【0019】
【実施例】以下に図面を参照して本発明の実施例を説明
する。図1に本発明の一実施例を示す。このメモリ制御
回路は、従来と同様の主演算部11、メモリ12、EC
C回路13、タイミング回路14、データレジスタ1
5、及び外部入出力バッファ16を有し、さらに、アド
レスレジスタ17、3ステートバッファ18、及び書込
みデータ選択回路19を有している。
する。図1に本発明の一実施例を示す。このメモリ制御
回路は、従来と同様の主演算部11、メモリ12、EC
C回路13、タイミング回路14、データレジスタ1
5、及び外部入出力バッファ16を有し、さらに、アド
レスレジスタ17、3ステートバッファ18、及び書込
みデータ選択回路19を有している。
【0020】主演算部11から出力されるアドレス信号
は、アドレスバス101を介してアドレスレジスタ17
に入力される。また、主演算部11から出力される書込
信号は、書込信号線102を介してタイミング回路14
及びアドレスレジスタ17に入力される。また、主演算
部11から出力される読出信号は、読出信号線103を
介してアドレスレジスタ17、メモリ12、ECC回路
13、データレジスタ15、及び3ステートバッファ1
8に入力される。さらにまた、主演算部11は、第1の
双方向データバス104を介して3ステートバッファ1
8及び書込みデータ選択回路19との間でデータの送受
を行う。
は、アドレスバス101を介してアドレスレジスタ17
に入力される。また、主演算部11から出力される書込
信号は、書込信号線102を介してタイミング回路14
及びアドレスレジスタ17に入力される。また、主演算
部11から出力される読出信号は、読出信号線103を
介してアドレスレジスタ17、メモリ12、ECC回路
13、データレジスタ15、及び3ステートバッファ1
8に入力される。さらにまた、主演算部11は、第1の
双方向データバス104を介して3ステートバッファ1
8及び書込みデータ選択回路19との間でデータの送受
を行う。
【0021】アドレスレジスタ17は、入力されたアド
レス信号を書込信号又は読出信号により保持し、メモリ
アドレスバス105を介して保持したアドレス信号をメ
モリ12へ出力する。
レス信号を書込信号又は読出信号により保持し、メモリ
アドレスバス105を介して保持したアドレス信号をメ
モリ12へ出力する。
【0022】メモリ12とECC回路13とは、第2の
双方向データバス106及び双方向チェックビットバス
107で互いに接続され、データ及びチェックビットの
送受を行う。
双方向データバス106及び双方向チェックビットバス
107で互いに接続され、データ及びチェックビットの
送受を行う。
【0023】ECC回路13は、メモリ12から読み出
されたデータをそのまま、或いは、誤り訂正後、データ
出力線108を介してデータレジスタ15へ出力する。
また、誤り訂正を行ったときは、誤り訂正パルス信号線
109を介して誤り訂正パルス信号をタイミング回路1
4へ出力する。さらにまた、誤り訂正不能のときには、
誤り検出パルスを誤り検出信号線110へ出力する。
されたデータをそのまま、或いは、誤り訂正後、データ
出力線108を介してデータレジスタ15へ出力する。
また、誤り訂正を行ったときは、誤り訂正パルス信号線
109を介して誤り訂正パルス信号をタイミング回路1
4へ出力する。さらにまた、誤り訂正不能のときには、
誤り検出パルスを誤り検出信号線110へ出力する。
【0024】データレジスタ15は、データレジスタ出
力線111を介して保持したデータを3ステートバッフ
ァ18及び書込みデータ選択回路19へ出力する。ま
た、3ステートバッファ18は、入力されたデータを第
1の双方向データバス104へ送出する。
力線111を介して保持したデータを3ステートバッフ
ァ18及び書込みデータ選択回路19へ出力する。ま
た、3ステートバッファ18は、入力されたデータを第
1の双方向データバス104へ送出する。
【0025】タイミング回路14は、書込みデータ選択
回路19に対して、選択信号を選択信号線112を介し
て出力する。また、タイミング回路14は、メモリ12
に対し、メモリ書込信号線113を介してメモリ書込信
号を出力する。さらにまた、タイミング回路14は、主
演算部11に対してウェイト信号線114を介して、ウ
ェイト信号を出力する。
回路19に対して、選択信号を選択信号線112を介し
て出力する。また、タイミング回路14は、メモリ12
に対し、メモリ書込信号線113を介してメモリ書込信
号を出力する。さらにまた、タイミング回路14は、主
演算部11に対してウェイト信号線114を介して、ウ
ェイト信号を出力する。
【0026】書込みデータ選択回路19は、タイミング
回路14から選択信号線112を介して入力される選択
信号にしたがって、データレジスタ出力線111または
第1の双方向データバスのいずれか一方から入力される
データを書込データ線115へ出力する。
回路14から選択信号線112を介して入力される選択
信号にしたがって、データレジスタ出力線111または
第1の双方向データバスのいずれか一方から入力される
データを書込データ線115へ出力する。
【0027】外部入出力バッファ16は、第1の双方向
データバス104と外部双方向データバス116との間
で送受されるデータを保持する。
データバス104と外部双方向データバス116との間
で送受されるデータを保持する。
【0028】次に、このメモリ制御回路の動作を説明す
る。まず、主演算部11からメモリ12にデータを書き
込む場合、主演算部11は、アドレス信号をアドレスバ
ス101へ出力し、書込信号を書込信号線102へ出力
する。また、主演算部11は、第1の双方向データバス
へデータを出力する。
る。まず、主演算部11からメモリ12にデータを書き
込む場合、主演算部11は、アドレス信号をアドレスバ
ス101へ出力し、書込信号を書込信号線102へ出力
する。また、主演算部11は、第1の双方向データバス
へデータを出力する。
【0029】アドレスレジスタ17は、書込信号線10
2からの書込信号により、アドレスバス101からのア
ドレス信号を保持する。またタイミング回路14は、選
択信号を選択信号線112に出力すると共に、メモリ書
込信号線113へメモリ書込信号を出力する。
2からの書込信号により、アドレスバス101からのア
ドレス信号を保持する。またタイミング回路14は、選
択信号を選択信号線112に出力すると共に、メモリ書
込信号線113へメモリ書込信号を出力する。
【0030】書込みデータ選択回路19は、選択信号線
112を介して入力される選択信号により、第1の双方
向データバッファから入力されるデータを、書込データ
線115を介してECC回路13へ出力する。ECC回
路13は入力されたデータに対応するチェックビットを
生成し、第2の双方向データバス106へデータを、双
方向チェックビットバス107へ生成したチェックビッ
トを出力する。
112を介して入力される選択信号により、第1の双方
向データバッファから入力されるデータを、書込データ
線115を介してECC回路13へ出力する。ECC回
路13は入力されたデータに対応するチェックビットを
生成し、第2の双方向データバス106へデータを、双
方向チェックビットバス107へ生成したチェックビッ
トを出力する。
【0031】メモリ12は、メモリ書込信号にしたがっ
て、第2の双方向データバス106からのデータ及び双
方向チェックビットバス107からのチェックビット
を、メモリアドレスバス105を介して入力されるアド
レス信号が示すアドレスに書き込む。
て、第2の双方向データバス106からのデータ及び双
方向チェックビットバス107からのチェックビット
を、メモリアドレスバス105を介して入力されるアド
レス信号が示すアドレスに書き込む。
【0032】次に、主演算部11がメモリ12に書き込
まれたデータを読み出す場合の動作を図2をも参照して
説明する。ここで図2の参照番号はそれぞれ図1の参照
番号と対応するものとする。
まれたデータを読み出す場合の動作を図2をも参照して
説明する。ここで図2の参照番号はそれぞれ図1の参照
番号と対応するものとする。
【0033】主演算部11は、アドレスバス101へア
ドレス信号を出力し、読出信号線103へ読出信号を出
力する。アドレスレジスタ17は、読出信号線103か
らの読出信号により、アドレスバス101からのアドレ
ス信号を保持し、メモリアドレスバス105へアドレス
信号を出力する。メモリ12は、読出信号線103から
の読出信号によって、メモリアドレスバス105からの
アドレス信号で指定されたアドレスに書込まれているデ
ータとチェックビットとを、それぞれ、第2の双方向デ
ータバス106及びチェックビットバス107を介して
ECC回路13へ出力する。
ドレス信号を出力し、読出信号線103へ読出信号を出
力する。アドレスレジスタ17は、読出信号線103か
らの読出信号により、アドレスバス101からのアドレ
ス信号を保持し、メモリアドレスバス105へアドレス
信号を出力する。メモリ12は、読出信号線103から
の読出信号によって、メモリアドレスバス105からの
アドレス信号で指定されたアドレスに書込まれているデ
ータとチェックビットとを、それぞれ、第2の双方向デ
ータバス106及びチェックビットバス107を介して
ECC回路13へ出力する。
【0034】ECC回路13は、読出信号線103から
の読出し信号によって、誤り訂正状態にされている。E
CC回路13は、データに誤りが無い場合、データをデ
ータ出力線108を介してデータレジスタ15に出力す
る。データレジスタ15は、読出信号によって保持した
データをデータレジスタ出力線111へ出力する。3ス
テートバッファ18は、データレジスタ出力線111か
らのデータを第1の双方向データバス104へ送出し、
主演算部11はデータを受け取る。なお、書込みデータ
選択回路19には選択信号が入力されないので、データ
レジスタ出力線111及び第1の双方向データバスのい
ずれのデータもECC回路13へは出力されない。
の読出し信号によって、誤り訂正状態にされている。E
CC回路13は、データに誤りが無い場合、データをデ
ータ出力線108を介してデータレジスタ15に出力す
る。データレジスタ15は、読出信号によって保持した
データをデータレジスタ出力線111へ出力する。3ス
テートバッファ18は、データレジスタ出力線111か
らのデータを第1の双方向データバス104へ送出し、
主演算部11はデータを受け取る。なお、書込みデータ
選択回路19には選択信号が入力されないので、データ
レジスタ出力線111及び第1の双方向データバスのい
ずれのデータもECC回路13へは出力されない。
【0035】一方、ECC回路13は、データ及びチェ
ックビットに誤りがあると誤り訂正を行う。そして、デ
ータ出力線108にデータを出力すると共に、誤り訂正
パルス信号線109に誤り訂正パルス信号を出力する。
なお、誤り訂正不能のときは、ECC回路13は、誤り
検出パルス信号線110に誤り検出パルス信号を出力す
る。
ックビットに誤りがあると誤り訂正を行う。そして、デ
ータ出力線108にデータを出力すると共に、誤り訂正
パルス信号線109に誤り訂正パルス信号を出力する。
なお、誤り訂正不能のときは、ECC回路13は、誤り
検出パルス信号線110に誤り検出パルス信号を出力す
る。
【0036】データレジスタ15は、読出信号によって
データ出力線108からのデータを保持し、保持したデ
ータをデータレジスタ出力線111へ出力する。3ステ
ートバッファ18は、データレジスタ出力線111から
のデータを第1の双方向データバス104へ送出し、主
演算部11はデータを受け取り、読出信号の出力を停止
する。
データ出力線108からのデータを保持し、保持したデ
ータをデータレジスタ出力線111へ出力する。3ステ
ートバッファ18は、データレジスタ出力線111から
のデータを第1の双方向データバス104へ送出し、主
演算部11はデータを受け取り、読出信号の出力を停止
する。
【0037】タイミング回路14は、誤り訂正パルス信
号が入力されると、ウェイト信号線114にウェイト信
号を出力する。さらにタイミング回路14は、ウェイト
信号出力後一定時間が経過すると、メモリ書込信号線1
13にメモリ書込信号を、選択信号線112に選択信号
を出力する。
号が入力されると、ウェイト信号線114にウェイト信
号を出力する。さらにタイミング回路14は、ウェイト
信号出力後一定時間が経過すると、メモリ書込信号線1
13にメモリ書込信号を、選択信号線112に選択信号
を出力する。
【0038】主演算部11は、ウェイト信号線114か
らウェイト信号を受け取ると、動作を一時停止する。な
お、ウェイト信号は、第1の双方向データバスからのデ
ータを受け取った後に入力されるように調整されている
ものとする。
らウェイト信号を受け取ると、動作を一時停止する。な
お、ウェイト信号は、第1の双方向データバスからのデ
ータを受け取った後に入力されるように調整されている
ものとする。
【0039】書込みデータ選択回路19は、選択信号線
112に選択信号により、データレジスタ出力線111
からのデータをECC回路13へ出力する。ECC回路
13は、読出信号線103からの読出信号がなくなる
と、誤り訂正状態からチェックビット生成状態へと変化
しており、書込データ線115から書込データが入力さ
れると、チェックビットの生成を行う。そして、ECC
回路13は、第2の双方向データバス106に書込デー
タを、チェックビットバス107にチェックビットを出
力する。
112に選択信号により、データレジスタ出力線111
からのデータをECC回路13へ出力する。ECC回路
13は、読出信号線103からの読出信号がなくなる
と、誤り訂正状態からチェックビット生成状態へと変化
しており、書込データ線115から書込データが入力さ
れると、チェックビットの生成を行う。そして、ECC
回路13は、第2の双方向データバス106に書込デー
タを、チェックビットバス107にチェックビットを出
力する。
【0040】メモリ12は、アドレスレジスタ17に保
持されているアドレス、即ち、先程読み出しを行なった
アドレスに対して、第2の双方向データバス106から
の書込データと、チェックビットバス107からのチェ
ックビットを書き込む。
持されているアドレス、即ち、先程読み出しを行なった
アドレスに対して、第2の双方向データバス106から
の書込データと、チェックビットバス107からのチェ
ックビットを書き込む。
【0041】
【発明の効果】本発明によれば、メモリから読み出した
データに訂正可能な誤りがある場合、主演算部が誤り訂
正されたデータを受け取った後、主演算部の動作を一時
停止して、メモリに誤り訂正されたデータの再書き込み
を行うようにしたことで、誤り訂正がないときの読み出
しサイクルを短縮することができる。よって、メモリ制
御装置の演算速度を向上させることができる。
データに訂正可能な誤りがある場合、主演算部が誤り訂
正されたデータを受け取った後、主演算部の動作を一時
停止して、メモリに誤り訂正されたデータの再書き込み
を行うようにしたことで、誤り訂正がないときの読み出
しサイクルを短縮することができる。よって、メモリ制
御装置の演算速度を向上させることができる。
【図1】本発明の一実施例のブロック図である。
【図2】図1のメモリ制御回路の動作を説明するための
タイムチャートである。
タイムチャートである。
【図3】従来の宇宙用デジタル計算機のメモリ制御回路
のブロック図である。
のブロック図である。
【図4】図3のメモリ制御回路の動作を説明するための
タイムチャートである。
タイムチャートである。
11 主演算部 12 メモリ 13 ECC回路 14 タイミング回路 15 データレジスタ 16 外部入出力バッファ 17 アドレスレジスタ 18 3ステートバッファ 19 書込みデータ選択回路 31 主演算部 32 メモリ 33 ECC回路 34 タイミング回路 35 データレジスタ 36 バストランシーバ 37 外部入出力バッファ
Claims (2)
- 【請求項1】 主演算部と、メモリと、前記主演算部か
らのアドレス信号を前記メモリへ出力するアドレスレジ
スタと、前記メモリに書込もうとする書込データにチェ
ックビットを付加し、前記メモリから読出したデータの
ビット誤りを訂正するECC回路と、前記メモリから読
み出され前記ECC回路で誤り訂正されたデータを読出
データとして出力するデータレジスタと、前記読出デー
タ及び前記主演算部からのデータのいずれか一方を選択
し、前記書込データとして前記ECC回路へ出力する書
込みデータ選択回路と、前記主演算部からの書込信号及
び前記ECC回路からの誤り訂正信号に従って、前記メ
モリへ書込信号を、前記主演算部へ該主演算部の動作を
一時停止させるウェイト信号を、前記選択回路へ選択信
号を出力するタイミング回路を備えたことを特徴とする
宇宙用デジタル計算機のメモリ制御回路。 - 【請求項2】 前記読出データを前記主演算部へ出力す
る3ステートバッファを備えたことを特徴とする請求項
1の宇宙用デジタル計算機のメモリ制御回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5217371A JPH0773114A (ja) | 1993-09-01 | 1993-09-01 | 宇宙用デジタル計算機のメモリ制御回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5217371A JPH0773114A (ja) | 1993-09-01 | 1993-09-01 | 宇宙用デジタル計算機のメモリ制御回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0773114A true JPH0773114A (ja) | 1995-03-17 |
Family
ID=16703130
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP5217371A Pending JPH0773114A (ja) | 1993-09-01 | 1993-09-01 | 宇宙用デジタル計算機のメモリ制御回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0773114A (ja) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2013025835A (ja) * | 2011-07-19 | 2013-02-04 | Toshiba Corp | 不揮発性半導体記憶装置 |
US9715427B2 (en) | 2012-11-05 | 2017-07-25 | Mitsubishi Electric Corporation | Memory control apparatus |
JP2020194480A (ja) * | 2019-05-30 | 2020-12-03 | 華邦電子股▲ふん▼有限公司Winbond Electronics Corp. | メモリ装置 |
JP2021012509A (ja) * | 2019-07-05 | 2021-02-04 | 華邦電子股▲ふん▼有限公司Winbond Electronics Corp. | 半導体メモリ装置 |
US11010243B2 (en) | 2019-09-09 | 2021-05-18 | Winbond Electronics Corp. | Memory apparatus with error bit correction in data reading period |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS57152598A (en) * | 1981-03-18 | 1982-09-20 | Toshiba Corp | Data processing device |
JPS62185300A (ja) * | 1986-02-10 | 1987-08-13 | Toshiba Corp | 読取り専用記憶装置 |
-
1993
- 1993-09-01 JP JP5217371A patent/JPH0773114A/ja active Pending
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS57152598A (en) * | 1981-03-18 | 1982-09-20 | Toshiba Corp | Data processing device |
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US11417413B2 (en) | 2019-07-05 | 2022-08-16 | Winbond Electronics Corp. | Semiconductor memory apparatus and method for reading the same |
US11010243B2 (en) | 2019-09-09 | 2021-05-18 | Winbond Electronics Corp. | Memory apparatus with error bit correction in data reading period |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19961029 |