JPH01196647A - 誤り訂正機能を有する記憶装置 - Google Patents
誤り訂正機能を有する記憶装置Info
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- JPH01196647A JPH01196647A JP63020193A JP2019388A JPH01196647A JP H01196647 A JPH01196647 A JP H01196647A JP 63020193 A JP63020193 A JP 63020193A JP 2019388 A JP2019388 A JP 2019388A JP H01196647 A JPH01196647 A JP H01196647A
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- 238000001514 detection method Methods 0.000 claims description 24
- 230000003247 decreasing effect Effects 0.000 abstract 1
- 239000011159 matrix material Substances 0.000 description 8
- 238000010586 diagram Methods 0.000 description 6
- 208000011580 syndromic disease Diseases 0.000 description 6
- 238000013461 design Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000012360 testing method Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 1
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- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
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- G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は誤り訂正機能を有する記憶装置に関し、特に誤
り訂正回路の小型化及び簡略化を図った誤り訂正機能を
有する記憶装置に関する。
り訂正回路の小型化及び簡略化を図った誤り訂正機能を
有する記憶装置に関する。
［従来の技術］
誤り訂正機能を有する記憶装置は、書込動作時、情報符
号に誤り訂正符号（ＥＣＣ）を付加した情報を記憶媒体
に記憶し、読み出し動作時にその記憶内容である情報符
号を誤り訂正符号で検査するものとなっている。そして
、１ビット誤り訂正及び２ビット誤り検出型の回路の場
゛合、もし１ビツトの誤りがあれば、その誤りを訂正し
、２ビツトの誤りがあればその検出を行うことができる
。この種の従来の誤り検出訂正機能を有する記憶装置は
、第３図に示すように、データ入力回路２、誤り検出訂
正符号発生部（ＥＣＣジェネレータ）３、記憶部４、読
み出し回路５、誤り検査部（ＥＣＣチエッカ）６、誤り
ビットを指摘するデコーダ７、及び誤り訂正回路８から
構成され、制御回路１の制御の下で書込み動作又は読み
出し動作が行われるものとなっている。
号に誤り訂正符号（ＥＣＣ）を付加した情報を記憶媒体
に記憶し、読み出し動作時にその記憶内容である情報符
号を誤り訂正符号で検査するものとなっている。そして
、１ビット誤り訂正及び２ビット誤り検出型の回路の場
゛合、もし１ビツトの誤りがあれば、その誤りを訂正し
、２ビツトの誤りがあればその検出を行うことができる
。この種の従来の誤り検出訂正機能を有する記憶装置は
、第３図に示すように、データ入力回路２、誤り検出訂
正符号発生部（ＥＣＣジェネレータ）３、記憶部４、読
み出し回路５、誤り検査部（ＥＣＣチエッカ）６、誤り
ビットを指摘するデコーダ７、及び誤り訂正回路８から
構成され、制御回路１の制御の下で書込み動作又は読み
出し動作が行われるものとなっている。
即ち、書込み動作時においては、ＥＣＣジェネレータ３
は、データ入力回路２を介して入力される例えば８ビツ
トの書込み情報から第４図（ａ ）に示すようなハミン
グ符号のＥＣＣ発生行列に従い誤り検出訂正符号として
例えば４ビツトのハミング符号を発生させる。このハミ
ング符号は、書込み情報と共に記憶部４の指定された記
憶領域に格納される。
は、データ入力回路２を介して入力される例えば８ビツ
トの書込み情報から第４図（ａ ）に示すようなハミン
グ符号のＥＣＣ発生行列に従い誤り検出訂正符号として
例えば４ビツトのハミング符号を発生させる。このハミ
ング符号は、書込み情報と共に記憶部４の指定された記
憶領域に格納される。
一方、読み出し動作時には、読み出し回路５によって記
憶部４の指定された記憶領域から読出情報と上記ハミン
グ符号とを読み出す。ＥＣＣチエッカ６は、読出情報と
第４図（ｂ）で示すようなＥＣＣ検査行列とにより、シ
ンドローム（エラー符号）を発生させる。そして、この
シンドロームをデコーダ７で解読し、誤りビットを指摘
した後、もし１ビツトの誤りであれば誤り訂正回路８で
その誤り訂正する。
憶部４の指定された記憶領域から読出情報と上記ハミン
グ符号とを読み出す。ＥＣＣチエッカ６は、読出情報と
第４図（ｂ）で示すようなＥＣＣ検査行列とにより、シ
ンドローム（エラー符号）を発生させる。そして、この
シンドロームをデコーダ７で解読し、誤りビットを指摘
した後、もし１ビツトの誤りであれば誤り訂正回路８で
その誤り訂正する。
ところで、ＥＣＣジェネレータ３及びＥＣＣチエッカ６
は誤り訂正用パリティ発生マトリクスに従って構成され
たパリティ発生回路であり、デコーダ７は誤り訂正パリ
ティ発生マトリクスに従って誤り位置を解読する回路で
ある。また、誤り訂正回路８は各情報符号とそれに対応
するシンドローム解読回路出力との排他的論理和（ＥＯ
Ｒ）を出力する回路で構成される。
は誤り訂正用パリティ発生マトリクスに従って構成され
たパリティ発生回路であり、デコーダ７は誤り訂正パリ
ティ発生マトリクスに従って誤り位置を解読する回路で
ある。また、誤り訂正回路８は各情報符号とそれに対応
するシンドローム解読回路出力との排他的論理和（ＥＯ
Ｒ）を出力する回路で構成される。
第５図は第３図の装置の誤り検出訂正動作を説明するた
めのハミング符号の一例を示す表である。
めのハミング符号の一例を示す表である。
第５図においては、１バイト（８ビツト）の情報符号り
に４ビツトのハミング符号Ｃを付加する場合を示してい
る。ＥＣＣジェネレータ３はこれら８ビツトの情報符号
りの○の部分を５人力ＥＯＲにより演算して１列１ビツ
ト計４ビツトのハミング符号Ｃを発生し、ＥＣＣチエッ
カ６は情報符号りとハミング符号Ｃの１２ビツトからＱ
印のビット位置を６人力ＥＯＲにより演算してエラー符
号Ｓｏ乃至Ｓ３を求め、デコーダ７がこれを解読するこ
とにより、１ビット誤りの位置を検出する。
に４ビツトのハミング符号Ｃを付加する場合を示してい
る。ＥＣＣジェネレータ３はこれら８ビツトの情報符号
りの○の部分を５人力ＥＯＲにより演算して１列１ビツ
ト計４ビツトのハミング符号Ｃを発生し、ＥＣＣチエッ
カ６は情報符号りとハミング符号Ｃの１２ビツトからＱ
印のビット位置を６人力ＥＯＲにより演算してエラー符
号Ｓｏ乃至Ｓ３を求め、デコーダ７がこれを解読するこ
とにより、１ビット誤りの位置を検出する。
なお、第５図において、○印以外の位置は誤り検出・訂
正に関与しない部分である。
正に関与しない部分である。
［発明が解決しようとする課題］
しかしながら、上述した従来の誤り訂正回路を有する記
憶装置は、記憶容量の増大に伴って使用回路の規模が増
大する。つまり、この種の記憶装置は、誤り訂正回路が
ない記憶装置に比してＥＣＣジェネレータ３、ＥＣＣチ
エッカ６、デコーダ７、誤り訂正回路８及び配線が必要
になる分だけ容量増大の影響が大きく現れ、コストの上
昇が避けられない状況であった。
憶装置は、記憶容量の増大に伴って使用回路の規模が増
大する。つまり、この種の記憶装置は、誤り訂正回路が
ない記憶装置に比してＥＣＣジェネレータ３、ＥＣＣチ
エッカ６、デコーダ７、誤り訂正回路８及び配線が必要
になる分だけ容量増大の影響が大きく現れ、コストの上
昇が避けられない状況であった。
更に、従来の回路では同様のマトリクス構成のＥＣＣジ
ェネレータ３とＥＣＣチエッカ６とに同程度の確率で配
線ミス又は論理設計ミスが発生する可能性があり、複雑
な論理ゲートを組む上での危険率が高くなるという欠点
を有する。例えばＥＣＣジェネレータ３の危険率がγ＝
０．１の場合、ＥＣＣチエッカ６も同等のγ−０，１で
あり、全体の危険率はＲ＝１−（１−γ）２＝０．１９
になり、略々倍増してしまう。
ェネレータ３とＥＣＣチエッカ６とに同程度の確率で配
線ミス又は論理設計ミスが発生する可能性があり、複雑
な論理ゲートを組む上での危険率が高くなるという欠点
を有する。例えばＥＣＣジェネレータ３の危険率がγ＝
０．１の場合、ＥＣＣチエッカ６も同等のγ−０，１で
あり、全体の危険率はＲ＝１−（１−γ）２＝０．１９
になり、略々倍増してしまう。
本発明はかかる問題点に鑑みてなされたものであって、
回路構成の簡素化を図ることができ、且つ、配線ミス及
び設計ミスの確率を略半減することができる誤り訂正機
能を有する記憶装置を提供することを目的とする。
回路構成の簡素化を図ることができ、且つ、配線ミス及
び設計ミスの確率を略半減することができる誤り訂正機
能を有する記憶装置を提供することを目的とする。
［課題を解決するための手段］
本発明に係る誤り訂正機能を有する記憶装置は、記憶す
べき情報符号を入力する３状態出力のデータ入力回路と
、このデータ入力回路を介して入力された前記情報符号
に基づいて誤り検出訂正符号を発生する誤り検出訂正符
号発生部と、この誤り検出訂正符号発生部で発生した訂
正符号を前記入力された情報符号に付加して記憶する記
憶部と、この記憶部に記憶された前記情報符号と誤り検
出訂正符号を読み出す３状態出力の読み出し回路と、こ
の読み出し回路・により検出された情報符号を前記誤り
検出訂正符号によって検査する誤り検査部と、この誤り
検査部の出力に基づいて前記情報符号の誤りを訂正する
誤り訂正回路とを具備し、前記誤り検出訂正符号発生部
と前記誤り検査部の入力をワイヤードオアして両者を共
用すると共に、前記記憶部への情報符号の入力時には、
前記読み出し回路をハイインピーダンス、前記誤り検出
訂正符号発生回路の使用しない入力端子をロウレベルに
制御し、前記記憶部からの情報符号の読み出し時には、
前記データ入力回路をハイインピーダンスに制御する手
段を具備したことを特徴とする。
べき情報符号を入力する３状態出力のデータ入力回路と
、このデータ入力回路を介して入力された前記情報符号
に基づいて誤り検出訂正符号を発生する誤り検出訂正符
号発生部と、この誤り検出訂正符号発生部で発生した訂
正符号を前記入力された情報符号に付加して記憶する記
憶部と、この記憶部に記憶された前記情報符号と誤り検
出訂正符号を読み出す３状態出力の読み出し回路と、こ
の読み出し回路・により検出された情報符号を前記誤り
検出訂正符号によって検査する誤り検査部と、この誤り
検査部の出力に基づいて前記情報符号の誤りを訂正する
誤り訂正回路とを具備し、前記誤り検出訂正符号発生部
と前記誤り検査部の入力をワイヤードオアして両者を共
用すると共に、前記記憶部への情報符号の入力時には、
前記読み出し回路をハイインピーダンス、前記誤り検出
訂正符号発生回路の使用しない入力端子をロウレベルに
制御し、前記記憶部からの情報符号の読み出し時には、
前記データ入力回路をハイインピーダンスに制御する手
段を具備したことを特徴とする。
［作用コ
本発明によれば、誤り訂正符号発生部と誤り検査部とを
、入力をワイヤードオアすることにより共用している。
、入力をワイヤードオアすることにより共用している。
即ち、誤り訂正符号発生部も誤り検査部もその回路構成
を殆ど同じ構成とすることができ、しかも両者は同時に
は使用されないので、共用化することが可能である。そ
して、このような共用化を図ることによって回路構成が
簡単になるだけでなく、ミスの発生を半減させることが
できる。
を殆ど同じ構成とすることができ、しかも両者は同時に
は使用されないので、共用化することが可能である。そ
して、このような共用化を図ることによって回路構成が
簡単になるだけでなく、ミスの発生を半減させることが
できる。
［実施例］
次に本発明の実施例について添付の図面を参照して説明
する。第１図は本発明の実施例に係る記憶装置の構成図
である。第１図において第３図と同一物には同一符号を
付し、詳しい説明を省略する。
する。第１図は本発明の実施例に係る記憶装置の構成図
である。第１図において第３図と同一物には同一符号を
付し、詳しい説明を省略する。
本記憶装置が従来の装置と異なる主要な点は誤り検出訂
正符号発生部と誤り検査部とを共用したＥＣＣジェネレ
ータチエッカ９を設けた点にある。
正符号発生部と誤り検査部とを共用したＥＣＣジェネレ
ータチエッカ９を設けた点にある。
このＥＣＣジェネレータチエッカ９は第２図に示すよう
な４つの６人力ＥＯＲＩＩ、１２．１３゜１４によって
構成される。この６人力ＥＯＲ１１乃至１４のうち、書
込み時に不要な入力端子は、プルダウントランジスタ１
０によりロウに設定される。
な４つの６人力ＥＯＲＩＩ、１２．１３゜１４によって
構成される。この６人力ＥＯＲ１１乃至１４のうち、書
込み時に不要な入力端子は、プルダウントランジスタ１
０によりロウに設定される。
次に、先ずデータ書込み時の動作について説明する。Ｗ
Ｅ、ＣＥ、ＯＲの組合せが書込み条件を満たしたときに
、制御回路１はデータ入力回路の出力をそれまでのハイ
インピーダンス状態から能動状態にし、１バイト８ビツ
トのデータを記憶部４とＥＣＣジェネレータチエッカ９
に供給する。
Ｅ、ＣＥ、ＯＲの組合せが書込み条件を満たしたときに
、制御回路１はデータ入力回路の出力をそれまでのハイ
インピーダンス状態から能動状態にし、１バイト８ビツ
トのデータを記憶部４とＥＣＣジェネレータチエッカ９
に供給する。
ＥＣＣジェネレータチエッカ９の入力のうちハミング符
号ビットの部分はプルダウントランジスタ１０によりロ
ウに固定される。従って、ＥＣＣジェネレータチエッカ
９は第４図のハミング符号のＥＣＣ発生行列の回路と同
じ５人力ＥＯＲ４個分と同等の働きをする。ＥＣＣジェ
ネレータチエッカ９の入力は、また読み出し回路５の出
力に接続しているが、制御回路１の制御により読み出し
回路５の出力はハイインピーダンスとなるなめ、何ら影
響を与えない。ＥＣＣジェネレータチエッカ９の出力は
記憶部４とデコーダ７の入力となる。
号ビットの部分はプルダウントランジスタ１０によりロ
ウに固定される。従って、ＥＣＣジェネレータチエッカ
９は第４図のハミング符号のＥＣＣ発生行列の回路と同
じ５人力ＥＯＲ４個分と同等の働きをする。ＥＣＣジェ
ネレータチエッカ９の入力は、また読み出し回路５の出
力に接続しているが、制御回路１の制御により読み出し
回路５の出力はハイインピーダンスとなるなめ、何ら影
響を与えない。ＥＣＣジェネレータチエッカ９の出力は
記憶部４とデコーダ７の入力となる。
制御回路１の制御により記憶部４は能動状態となり、正
常な書込みを遂行するが、デコーダ７は逆に非動作状態
に設定され、正常な動作は行われず、回路は初期状悪を
保つ。
常な書込みを遂行するが、デコーダ７は逆に非動作状態
に設定され、正常な動作は行われず、回路は初期状悪を
保つ。
次に、データ読み出し時について説明する。制御回路１
の制御によりデータ入力回路２及びプルダウントランジ
スタ１０は非動作状態になる。読み出し回路５が能動状
態になり、出力１２ビツトのうち情報符号の８ビツトは
誤り訂正回路入力になり、−力出力１２ビットは全てＥ
ＣＣジェネレータチエッカ９の入力となる。制御回路１
の制御により、ＥＣＣジェネレータチエッカ９は４ビツ
トのシンドローム（エラー符号）を発生し、このシンド
ロームはデコーダ７の入力となる。デコーダ７は４ビツ
トのシンドロームから誤り情報符号ビットをデコードし
、誤り訂正回路８に信号を送る。誤り訂正回路８はデコ
ーダ７の指示情報符号ビットを反転させる働きをして一
連の誤り訂正作業が完了する。
の制御によりデータ入力回路２及びプルダウントランジ
スタ１０は非動作状態になる。読み出し回路５が能動状
態になり、出力１２ビツトのうち情報符号の８ビツトは
誤り訂正回路入力になり、−力出力１２ビットは全てＥ
ＣＣジェネレータチエッカ９の入力となる。制御回路１
の制御により、ＥＣＣジェネレータチエッカ９は４ビツ
トのシンドローム（エラー符号）を発生し、このシンド
ロームはデコーダ７の入力となる。デコーダ７は４ビツ
トのシンドロームから誤り情報符号ビットをデコードし
、誤り訂正回路８に信号を送る。誤り訂正回路８はデコ
ーダ７の指示情報符号ビットを反転させる働きをして一
連の誤り訂正作業が完了する。
なお、本実施例では、１バイト８ビツトを情報符号ビッ
トとした場合について述べたが、これに限定されること
なく、ＥＣＣジェネレータチエッカ９の一部改良により
、１バイト８ビツト以外の、例えば、４ビツト、１６又
は３２ビツト等への拡張は容易に可能である。
トとした場合について述べたが、これに限定されること
なく、ＥＣＣジェネレータチエッカ９の一部改良により
、１バイト８ビツト以外の、例えば、４ビツト、１６又
は３２ビツト等への拡張は容易に可能である。
また、上記実施例は１ビット誤り訂正及び２ビット誤り
検出型の場合のものであるが、他の型の誤り訂正方式、
例えば、１ビツト及び２ビット誤り検出型又は１ビツト
及び２ビット誤り訂正型の場合にも本発明を適用するこ
とができることは勿論である。
検出型の場合のものであるが、他の型の誤り訂正方式、
例えば、１ビツト及び２ビット誤り検出型又は１ビツト
及び２ビット誤り訂正型の場合にも本発明を適用するこ
とができることは勿論である。
また、上記実施例ではハミング符号として第４図のＥＣ
Ｃ発生行列及びＥＣＣ検査行列を用いた場合を示してい
るが、他のハミング符号でも同様に適用することができ
る。
Ｃ発生行列及びＥＣＣ検査行列を用いた場合を示してい
るが、他のハミング符号でも同様に適用することができ
る。
［発明の効果］
以上説明したように本発明によれば、誤り訂正回路にお
いて共通回路部分である誤り検出訂正符号発生部と読出
された情報の誤り検査部を共用することにより、誤り訂
正回路のゲート数が減少し、従って紙庫な記憶装置を得
ることができる。また、共通回路部分を抽出することに
より、回路テストパターンの減少及びテスト時間の短縮
が実現されると共に、回路設計の危険率も低くなるとい
う効果を奏する。
いて共通回路部分である誤り検出訂正符号発生部と読出
された情報の誤り検査部を共用することにより、誤り訂
正回路のゲート数が減少し、従って紙庫な記憶装置を得
ることができる。また、共通回路部分を抽出することに
より、回路テストパターンの減少及びテスト時間の短縮
が実現されると共に、回路設計の危険率も低くなるとい
う効果を奏する。
第１図は本発明の実施例に係る記憶装置の構成図、第２
図は同装置におけるＥＣＣジェネレータチエッカの詳細
回路図、第３図は従来の記憶装置の構成図、第４図（ａ
）、（ｂ）は誤り訂正に用いるハミング符号を示す図、
第５図はＥＣＣ動作の説明をするための図である。 １；制御回路、２；データ入力回路、３．ＥＣＣジェネ
レータ、４：記憶部、５：読み出し回路、６ ： ＥＣ
Ｃチェヅカ、７；デコーダ、８；誤り訂正回路、９：Ｅ
ＣＣジェネレータチエッカ、１０；プルダウントランジ
スタ
図は同装置におけるＥＣＣジェネレータチエッカの詳細
回路図、第３図は従来の記憶装置の構成図、第４図（ａ
）、（ｂ）は誤り訂正に用いるハミング符号を示す図、
第５図はＥＣＣ動作の説明をするための図である。 １；制御回路、２；データ入力回路、３．ＥＣＣジェネ
レータ、４：記憶部、５：読み出し回路、６ ： ＥＣ
Ｃチェヅカ、７；デコーダ、８；誤り訂正回路、９：Ｅ
ＣＣジェネレータチエッカ、１０；プルダウントランジ
スタ
Claims (1)
- （１）記憶すべき情報符号を入力する３状態出力のデー
タ入力回路と、このデータ入力回路を介して入力された
前記情報符号に基づいて誤り検出訂正符号を発生する誤
り検出訂正符号発生部と、この誤り検出訂正符号発生部
で発生した訂正符号を前記入力された情報符号に付加し
て記憶する記憶部と、この記憶部に記憶された前記情報
符号と誤り検出訂正符号を読み出す３状態出力の読み出
し回路と、この読み出し回路により検出された情報符号
を前記誤り検出訂正符号によつて検査する誤り検査部と
、この誤り検査部の出力に基づいて前記情報符号の誤り
を訂正する誤り訂正回路とを具備し、前記誤り検出訂正
符号発生部と前記誤り検査部の入力をワイヤードオアし
て両者を共用すると共に、前記記憶部への情報符号の入
力時には、前記読み出し回路をハイインピーダンス、前
記誤り検出訂正符号発生回路の使用しない入力端子をロ
ウレベルに制御し、前記記憶部からの情報符号の読み出
し時には、前記データ入力回路をハイインピーダンスに
制御する手段を具備したことを特徴とする誤り訂正機能
を有する記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63020193A JPH01196647A (ja) | 1988-01-31 | 1988-01-31 | 誤り訂正機能を有する記憶装置 |
| EP19890300925 EP0327309A3 (en) | 1988-01-31 | 1989-01-31 | Memory apparatus having error correction function |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63020193A JPH01196647A (ja) | 1988-01-31 | 1988-01-31 | 誤り訂正機能を有する記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01196647A true JPH01196647A (ja) | 1989-08-08 |
Family
ID=12020340
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63020193A Pending JPH01196647A (ja) | 1988-01-31 | 1988-01-31 | 誤り訂正機能を有する記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| EP (1) | EP0327309A3 (ja) |
| JP (1) | JPH01196647A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06324951A (ja) * | 1991-10-31 | 1994-11-25 | Internatl Business Mach Corp <Ibm> | 誤り検査／訂正機能を有するコンピュータ・システム |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5311520A (en) * | 1991-08-29 | 1994-05-10 | At&T Bell Laboratories | Method and apparatus for programmable memory control with error regulation and test functions |
| US5386383A (en) * | 1994-02-28 | 1995-01-31 | At&T Corp. | Method and apparatus for controlling dynamic random access memory devices |
| JP3871471B2 (ja) * | 1999-07-12 | 2007-01-24 | 松下電器産業株式会社 | Ｅｃｃ回路搭載半導体記憶装置及びその検査方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5243336A (en) * | 1975-10-02 | 1977-04-05 | Fujitsu Ltd | Error control circuit |
| JPS60133600A (ja) * | 1983-12-21 | 1985-07-16 | Nec Corp | 半導体メモリ装置 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4493081A (en) * | 1981-06-26 | 1985-01-08 | Computer Automation, Inc. | Dynamic memory with error correction on refresh |
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1988
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1989
- 1989-01-31 EP EP19890300925 patent/EP0327309A3/en not_active Withdrawn
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5243336A (en) * | 1975-10-02 | 1977-04-05 | Fujitsu Ltd | Error control circuit |
| JPS60133600A (ja) * | 1983-12-21 | 1985-07-16 | Nec Corp | 半導体メモリ装置 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06324951A (ja) * | 1991-10-31 | 1994-11-25 | Internatl Business Mach Corp <Ibm> | 誤り検査／訂正機能を有するコンピュータ・システム |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0327309A3 (en) | 1991-11-21 |
| EP0327309A2 (en) | 1989-08-09 |
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