JPH05314021A - Memory error correction circuit - Google Patents
Memory error correction circuitInfo
- Publication number
- JPH05314021A JPH05314021A JP4112976A JP11297692A JPH05314021A JP H05314021 A JPH05314021 A JP H05314021A JP 4112976 A JP4112976 A JP 4112976A JP 11297692 A JP11297692 A JP 11297692A JP H05314021 A JPH05314021 A JP H05314021A
- Authority
- JP
- Japan
- Prior art keywords
- bits
- check bit
- data bus
- bit
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Detection And Correction Of Errors (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、メモリエラー修正回路
に関し、特に情報処理装置に用いられるメモリのメモリ
エラー修正回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a memory error correction circuit, and more particularly to a memory error correction circuit for a memory used in an information processing device.
【０００２】[0002]
【従来の技術】従来のメモリエラー修正回路は、データ
バス幅が１６ビットであれば内部データバス幅も１６ビ
ットで、内部チェックビットも６ビットのメモリエラー
修正回路を、またデータバス幅が３２ビットであれば内
部データバス幅も３２ビットで、内部チェックビットも
７ビットのメモリエラー修正回路を使用していた。2. Description of the Related Art In a conventional memory error correction circuit, if the data bus width is 16 bits, the internal data bus width is 16 bits and the internal check bit is 6 bits, and the data bus width is 32 bits. If it is a bit, the width of the internal data bus is 32 bits, and the internal check bit is a 7-bit memory error correction circuit.
【０００３】[0003]
【発明が解決しようとする課題】従来のメモリエラー修
正回路は、使用されるデータバス幅が固定であり可変で
きないので汎用性に欠けるという欠点がある。The conventional memory error correction circuit has a drawback that it lacks versatility because the data bus width used is fixed and cannot be changed.
【０００４】本発明の目的は、データバス幅が、３２ビ
ットでも１６ビットでも使用できるメモリエラー修正回
路を提供することにある。It is an object of the present invention to provide a memory error correction circuit which can use a data bus width of 32 bits or 16 bits.
【０００５】[0005]
【課題を解決するための手段】本発明のメモリエラー修
正回路は、メモリにおけるデータエラーが１ビットエラ
ーのとき修正し、２ビット以上のエラーのとき検出を行
うメモリエラー修正回路において、エラーを検出するた
めのチェックビットと１ビットエラー訂正を行うための
シンドロームを発生するチェックビット／シンドローム
発生回路と、入力データバス幅が３２ビットのときは、
内部データの上位１６ビットの値を入力データバスの上
位１６ビットの値とし、入力データバス幅が１６ビット
のときは、内部データの上位１６ビットの値を「０」に
するデータバスセレクト回路と、入力データバス幅が３
２ビットのときは、内部チェックビットの最上位ビット
の値を入力チェックビットの最上位ビットの値とし、入
力データバス幅が１６ビットのときは、内部チェックビ
ットの最上位ビットの値を「０」にするチェックビット
セレクト回路とを有する。SUMMARY OF THE INVENTION A memory error correction circuit according to the present invention detects an error in a memory error correction circuit which corrects a data error in a memory when it is a 1-bit error and detects when it is an error of 2 bits or more. Check bit and a check bit / syndrome generating circuit for generating a syndrome for performing 1-bit error correction, and when the input data bus width is 32 bits,
A data bus select circuit that sets the value of the upper 16 bits of the internal data to the value of the upper 16 bits of the input data bus, and sets the value of the upper 16 bits of the internal data to "0" when the input data bus width is 16 bits. , Input data bus width is 3
When it is 2 bits, the value of the most significant bit of the internal check bits is used as the value of the most significant bit of the input check bits, and when the input data bus width is 16 bits, the value of the most significant bit of the internal check bits is set to "0". Check bit select circuit.
【０００６】[0006]
【実施例】次に本発明について図面を参照して説明す
る。The present invention will be described below with reference to the drawings.
【０００７】図１は本発明の一実施例を示すブロック図
である。図２は本発明の一実施例のチェックビット／シ
ンドローム発生回路４で生成するチェックビット及びシ
ンドロームを示す図であり、チェックビットを発生させ
るときはデータバスの「１」のビットを排他的論理和
（以下、ＥＸ−ＯＲと記す）で発生させ、シンドローム
を発生させるときはデータバスとチェックビットの
「１」のビットをＥＸ−ＯＲし発生させることを表す。
図３は本発明のメモリエラー修正回路を用いたシステム
構成図である。FIG. 1 is a block diagram showing an embodiment of the present invention. FIG. 2 is a diagram showing a check bit and a syndrome generated by the check bit / syndrome generating circuit 4 according to the embodiment of the present invention. When the check bit is generated, the bit "1" of the data bus is exclusive ORed. (Hereinafter, referred to as EX-OR), and when a syndrome is generated, it means that the data bus and the check bit "1" are EX-ORed and generated.
FIG. 3 is a system configuration diagram using the memory error correction circuit of the present invention.
【０００８】図１のメモリエラー修正回路は、入力デー
タバス幅によって、３２ビットか１６ビットかを指定す
る制御信号の入力端子１と、データバス幅が３２ビット
のときは、内部データ８の上位１６ビットに、入力され
たデータバス６の上位１６ビットの値を選び、またデー
タバス幅が１６ビットのとき「０」を出力するデータバ
スセレクト回路２と、内部チェックビット９の最上位ビ
ットに、データバス幅が３２ビットのとき入力されたチ
ェックビット７の最上位ビットの値を選び、またデータ
バス幅が１６ビットのとき「０」を出力するチェックビ
ットセレクト回路３と、メモリライトのとき内部データ
８を入力値とし、図２に従ってエラーを検出するための
生成チェックビット１１を出力し、またメモリリードの
とき内部データ８と内部チェックビット９を入力値と
し、図２に従って１ビットエラー訂正を行うためのシン
ドローム１０を出力するチェックビット／シンドローム
発生回路４と、シンドローム１０の値でデータバス、チ
ェックビットおのおのエラー訂正するための値を、図２
に従って「１」のときは正論理、その他（空白部）は負
論理でデコードするデコーダ回路１６と、デコーダ回路
１６で生成されたデータバスの値と内部データ８の値を
ＥＸ−ＯＲし１ビットエラー訂正（以下、コレクション
と記す）されたコレクションデータ２１を出力するデー
タバスＥＸ−ＯＲ回路１４と、デコーダ回路１６で生成
されたチェックビットの値と内部チェックビット９の値
をＥＸ−ＯＲしコレクションされたコレクションチェッ
クビット２２を出力するチェックビットＥＸ−ＯＲ回路
１５と、メモリライトのときは内部データ８を、メモリ
リードのときでコレクションがないときは内部データ８
を、コレクションしたときはコレクションデータ２１を
選ぶコレクションデータセレクト信号１９と、コレクシ
ョンデータセレクト信号１９で内部データ８とコレクシ
ョンデータ２１を選ぶコレクションデータセレクト回路
１２と、メモリライトのときは生成チェックビット１１
を、メモリリードのときでコレクションがないときは生
成チェックビット１１を、コレクションしたときはコレ
クションチェックビット２２を選ぶコレクションチェッ
クビットセレクト信号２０と、コレクションチェックビ
ットセレクト信号２０で生成チェックビット１１とコレ
クションチェックビット２２を選ぶコレクションチェッ
クビットセレクト回路１３と、データを入力するか、出
力するかを切り換えるデータバスイネーブル信号１７
と、データバスイネーブル信号でデータの方向を切り換
えるデータバスバッファ２３と、チェックビットを入力
するか出力するか切り換えるチェックビットイネーブル
信号１８と、チェックビットイネーブル信号１８でチェ
ックビットの方向を切り換えるチェックビットバッファ
２４を備えている。The memory error correction circuit shown in FIG. 1 has an input terminal 1 for a control signal for designating 32 bits or 16 bits according to the input data bus width, and an upper part of the internal data 8 when the data bus width is 32 bits. The data bus select circuit 2 which selects the value of the upper 16 bits of the input data bus 6 for 16 bits and outputs "0" when the data bus width is 16 bits and the most significant bit of the internal check bit 9 are selected. When the data bus width is 32 bits, the value of the most significant bit of the input check bit 7 is selected, and when the data bus width is 16 bits, the check bit select circuit 3 that outputs "0", and the memory write The internal data 8 is used as an input value, the generation check bit 11 for detecting an error is output according to FIG. 2, and when the memory is read, the internal data 8 A check bit / syndrome generating circuit 4 that outputs a syndrome 10 for performing a 1-bit error correction according to FIG. 2 using an internal check bit 9 as an input value, and a data bus and a check bit for correcting an error for each value of the syndrome 10 Figure 2
According to the above, when the value is "1", the decoder circuit 16 which decodes with positive logic and the others (blank part) with negative logic, and the value of the data bus generated by the decoder circuit 16 and the value of the internal data 8 are EX-ORed to 1 bit. A data bus EX-OR circuit 14 that outputs error-corrected (hereinafter referred to as correction) corrected data 21 and the value of the check bit generated by the decoder circuit 16 and the value of the internal check bit 9 are EX-ORed and corrected. Check bit EX-OR circuit 15 which outputs the corrected collection check bit 22 and internal data 8 when memory write, and internal data 8 when memory read does not occur
, A collection data select signal 19 for selecting the collection data 21 when the data is collected, a collection data select circuit 12 for selecting the internal data 8 and the collection data 21 by the collection data select signal 19, and a generation check bit 11 for the memory write.
Select the generation check bit 11 when there is no collection at the time of memory read, and select the collection check bit 22 when collection occurs. The collection check bit select signal 20 and the generation check bit 11 and the collection check bit by the collection check bit select signal 20 Collection check bit select circuit 13 that selects bit 22 and data bus enable signal 17 that switches between input and output of data
A data bus buffer 23 for switching the data direction by a data bus enable signal, a check bit enable signal 18 for switching the input or output of the check bit, and a check bit buffer for switching the check bit direction by the check bit enable signal 18. 24 are provided.
【０００９】図３に示すシステム構成は、外部からのデ
ータや制御などを伝える外部バス２８と、外部バス２８
の制御情報よりメモリエラー修正回路２５とメモリ２６
とチェックビットメモリ２７を制御する制御信号５を出
力するＩ／Ｏ制御回路３２と、外部バス２８からのデー
タやメモリエラー修正回路２５のデータを記憶するメモ
リ２６と、メモリエラー修正回路２５で生成されたチェ
ックビットを記憶するチェックビットメモリ２７を備え
ている。The system configuration shown in FIG. 3 has an external bus 28 for transmitting data and control from the outside, and an external bus 28.
Memory control circuit 25 and memory 26 based on the control information of
Generated by the I / O control circuit 32 that outputs the control signal 5 that controls the check bit memory 27, the memory 26 that stores the data from the external bus 28 and the data of the memory error correction circuit 25, and the memory error correction circuit 25. A check bit memory 27 for storing the checked check bits is provided.
【００１０】次に、このメモリエラー修正回路の動作を
説明する。まず、データバス幅が３２ビットの場合を説
明する。制御信号入力端子１には３２ビットデータバス
幅であることを示す情報が制御信号５より入力され、デ
ータバスセレクト回路２とチェックビットセレクト回路
３に３２ビットデータバス幅であることを伝える。Next, the operation of this memory error correction circuit will be described. First, the case where the data bus width is 32 bits will be described. Information indicating a 32-bit data bus width is input to the control signal input terminal 1 from the control signal 5, and informs the data bus select circuit 2 and the check bit select circuit 3 of the 32-bit data bus width.
【００１１】メモリライトのとき、データバスセレクト
回路２は、入力されたデータバス６の上位１６ビットの
値を内部データ８の上位１６ビットに出力する。チェッ
クビット／シンドローム発生回路４は、内部データ８か
ら図２に従ってエラー検出するための生成チェックビッ
ト１１を出力する。データバス６のデータはメモリ２６
に記憶され、生成チェックビット１１はチェックビット
バス７に出力され、チェックビットメモリ２７に記憶さ
れる（図３参照）。At the time of memory write, the data bus select circuit 2 outputs the input upper 16 bits of the data bus 6 to the upper 16 bits of the internal data 8. The check bit / syndrome generating circuit 4 outputs a generated check bit 11 for detecting an error from the internal data 8 according to FIG. The data on the data bus 6 is stored in the memory 26.
The generated check bit 11 is output to the check bit bus 7 and stored in the check bit memory 27 (see FIG. 3).
【００１２】メモリリードのときデータバスセレクト回
路２は、入力されたデータバス６の上位１６ビットの値
を内部データ８の上位１６ビットに出力する。チェック
ビットセレクト回路３は入力されたチェックビットバス
７の最上位ビットの値を内部チェックビット９の最上位
ビットに出力する。チェックービット／シンドローム発
生回路４は、内部データ８と内部チェックビット９の信
号から図２に従ってコレクションするためのシンドロー
ム１０を出力する。シンドローム１０は、デコーダ１６
でデコードされてデータバスＥＸ−ＯＲ回路１４および
チェックビットＥＸ−ＯＲ回路１５でそれぞれコレクシ
ョンされ、コレクションデータ２１をコレクションデー
タセレクト回路１２へ、コレクションビット２２をコレ
クションチェックビットセレクト回路１３へ出力する。At the time of memory read, the data bus select circuit 2 outputs the input upper 16 bits of the data bus 6 to the upper 16 bits of the internal data 8. The check bit select circuit 3 outputs the input most significant bit value of the check bit bus 7 to the most significant bit of the internal check bit 9. The check bit / syndrome generating circuit 4 outputs a syndrome 10 for collection according to FIG. 2 from the signals of the internal data 8 and the internal check bit 9. The syndrome 10 has a decoder 16
Are collected by the data bus EX-OR circuit 14 and the check bit EX-OR circuit 15, respectively, and the correction data 21 is output to the collection data select circuit 12 and the correction bit 22 is output to the collection check bit select circuit 13.
【００１３】コレクションデータセレクト回路１２は、
１ビットエラーが無ければ内部データ８をデータバス６
を介して外部バス２８へ出力し、１ビットエラーがあれ
ば、コレクションデータ２１をデータバス６を介してメ
モリ２６と外部バス２８へ出力し、コレクションチェッ
クビットセレクト回路１３は、コレクションチェックビ
ット２２をチェックビットバス７を介してチェックビッ
トメモリ２７へ出力する（図３参照）。The collection data select circuit 12 is
If there is no 1-bit error, the internal data 8 is transferred to the data bus 6
To the external bus 28 via the data bus, and if there is a 1-bit error, the correction data 21 is output to the memory 26 and the external bus 28 via the data bus 6, and the correction check bit select circuit 13 outputs the correction check bit 22. The data is output to the check bit memory 27 via the check bit bus 7 (see FIG. 3).
【００１４】次に、データバス幅が１６ビットの場合を
説明する。制御信号入力端子１に１６ビットデータバス
幅であることを示す情報が制御信号５より入力され、デ
ータバスセレクト回路２とチェックビットセレクト回路
３に、１６ビットデータバス幅であることを伝える。Next, a case where the data bus width is 16 bits will be described. Information indicating the 16-bit data bus width is input to the control signal input terminal 1 from the control signal 5, and informs the data bus select circuit 2 and the check bit select circuit 3 that the 16-bit data bus width is set.
【００１５】メモリライトのとき、データバスセレクト
回路２は、内部データ８の上位１６ビットに「０」を出
力する。チェックビット／シンドローム発生回路４は、
内部データ８の信号から図２に従って生成チェックービ
ット１１を出力する。データバス６のデータはメモリ２
６に記憶され、生成チェックビット１１はチェックビッ
トバス７を介してチェックビットメモリ２７に記憶され
る（図３参照）。At the time of memory write, the data bus select circuit 2 outputs "0" to the upper 16 bits of the internal data 8. The check bit / syndrome generation circuit 4
The generated check bit 11 is output from the signal of the internal data 8 according to FIG. Data on the data bus 6 is stored in the memory 2
6 and the generated check bit 11 is stored in the check bit memory 27 via the check bit bus 7 (see FIG. 3).
【００１６】メモリリードのとき、データバスセレクト
回路２は、内部データ８の上位１６ビットに「０」を出
力する。チェックビットセレクト回路３は、内部チェッ
クビット９の最上位ビットに「０」を出力する。チェッ
クビット／シンドローム発生回路４は、内部データ８と
内部チェックビット９の信号から図２に従ってシンドロ
ーム１０を出力する。シンドローム１０は、デコーダ１
６でデコードされて、データバスＥＸ−ＯＲ回路１４、
チェックビットＥＸ−ＯＲ回路１５でそれぞれコレクシ
ョンされ、コレクションデータ２１をコレクションデー
タセレクト回路１２へ、コレクションチェックビット２
２をコレクションチェックビットセレクト回路１３へ出
力する。At the time of memory read, the data bus select circuit 2 outputs "0" to the upper 16 bits of the internal data 8. The check bit select circuit 3 outputs "0" to the most significant bit of the internal check bit 9. The check bit / syndrome generating circuit 4 outputs the syndrome 10 from the signals of the internal data 8 and the internal check bit 9 according to FIG. Syndrome 10 is decoder 1
6 is decoded by the data bus EX-OR circuit 14,
The check bit EX-OR circuit 15 respectively collects the collection data 21 to the collection data select circuit 12 and the collection check bit 2
2 is output to the collection check bit select circuit 13.
【００１７】コレクションデータセレクト回路１２は、
１ビットエラーが無ければ内部データ８をデータバス６
を介し外部バス２９へ出力し、１ビットエラーがあれば
コレクションデータ２１をデータバス６を介し、メモリ
２６と外部バス２９へ出力する。コレクションチェック
ビットセレクト回路１３は、コレクションチェックビッ
ト２２をチェックビットバス７を介し、チェックビット
メモリ２７へ出力する（図３参照）。The collection data select circuit 12 is
If there is no 1-bit error, the internal data 8 is transferred to the data bus 6
To the external bus 29 via the data bus 6, and if there is a 1-bit error, the collection data 21 is output to the memory 26 and the external bus 29 via the data bus 6. The collection check bit select circuit 13 outputs the collection check bit 22 to the check bit memory 27 via the check bit bus 7 (see FIG. 3).
【００１８】上述した実施例では、データバス幅が１６
ビットのとき、内部データ８の上位１６ビットと内部チ
ェックビット９の最上位ビットを「０」にする回路とし
て、データバスセレクト回路２とチェックビットセレク
ト回路３を使用するものとしたが、これに限られること
なくＡＮＤ回路やＮＯＲ回路でも、上述した実施例と同
様の効果が得られ、本発明の目的を達成することができ
る。In the above embodiment, the data bus width is 16
In the case of bits, the data bus select circuit 2 and the check bit select circuit 3 are used as circuits for setting the upper 16 bits of the internal data 8 and the most significant bit of the internal check bit 9 to "0". Without limitation, an AND circuit or a NOR circuit can achieve the same effects as those of the above-described embodiments, and can achieve the object of the present invention.
【００１９】[0019]
【発明の効果】以上説明したように本発明は、回路内に
おいて入力データバス幅が１６ビットのときでも常にデ
ータバス幅を３２ビットとしてメモリエラー修正を行っ
ているので、入力データバス幅が３２ビットでも、１６
ビットでも使用できるという効果が得ることができる。As described above, according to the present invention, even when the input data bus width is 16 bits in the circuit, the data error width is always set to 32 bits to correct the memory error. 16 bits
The effect that even a bit can be used can be obtained.
【図１】本発明の一実施例を示すブロック図である。FIG. 1 is a block diagram showing an embodiment of the present invention.
【図２】図１のチェックビット／シンドローム発生回路
で作成するチェックビット及びシンドロームを示す図で
ある。FIG. 2 is a diagram showing check bits and syndromes created by the check bit / syndrome generating circuit of FIG.
【図３】本発明のメモリエラー修正回路を用いたシステ
ム構成図である。FIG. 3 is a system configuration diagram using a memory error correction circuit of the present invention.
１ 制御信号入力端子 ２ データバスセレクト回路 ３ チェックビットセレクト回路 ４ チェックビット／シンドローム発生回路 ５ データバス幅切り換え信号 ６ データバス ７ チェックビットバス ８ 内部データ ９ 内部チェックビット １０ シンドローム １１ 生成チェックビット １２ コレクションデータセレクト回路 １３ コレクションチェックビットセレクト回路 １４ データバスＥＸ−ＯＲ回路 １５ チェックビットＥＸ−ＯＲ回路 １６ デコーダ １７ データバスイネーブル信号 １８ チェックビットイネーブル信号 １９ コレクションデータセレクト信号 ２０ コレクションチェックビットセレクト信号 ２１ コレクションデータ ２２ コレクションチェックビット ２３ データバスバッファ ２４ チェックビットバッファ ２５ メモリエラー修正回路 ２６ メモリ ２７ チェックビットメモリ ２８ 外部バス ２９ 制御信号 ３２ Ｉ／Ｏ制御回路 1 control signal input terminal 2 data bus select circuit 3 check bit select circuit 4 check bit / syndrome generating circuit 5 data bus width switching signal 6 data bus 7 check bit bus 8 internal data 9 internal check bit 10 syndrome 11 generation check bit 12 collection Data select circuit 13 Collection check bit select circuit 14 Data bus EX-OR circuit 15 Check bit EX-OR circuit 16 Decoder 17 Data bus enable signal 18 Check bit enable signal 19 Collection data select signal 20 Collection check bit select signal 21 Collection data 22 Collection check bit 23 Data bus buffer 24 Check bit buffer 25 Memory error -Correction circuit 26 Memory 27 Check bit memory 28 External bus 29 Control signal 32 I / O control circuit
Claims (1)
エラーのとき修正し、２ビット以上のエラーのとき検出
を行うメモリエラー修正回路において、エラーを検出す
るためのチェックビットと１ビットエラー訂正を行うた
めのシンドロームを発生するチェックビット／シンドロ
ーム発生回路と、入力データバス幅が３２ビットのとき
は、内部データの上位１６ビットの値を入力データバス
の上位１６ビットの値とし、入力データバス幅が１６ビ
ットのときは、内部データの上位１６ビットの値を
「０」にするデータバスセレクト回路と、入力データバ
ス幅が３２ビットのときは、内部チェックビットの最上
位ビットの値を入力チェックビットの最上位ビットの値
とし、入力データバス幅が１６ビットのときは、内部チ
ェックビットの最上位ビットの値を「０」にするチェッ
クビットセレクト回路とを有することを特徴とするメモ
リエラー修正回路。1. A memory error correction circuit that corrects a data error in a memory when it is a 1-bit error and detects it when it is an error of 2 bits or more in order to perform a check bit for detecting an error and a 1-bit error correction. When the input data bus width is 32 bits and the check bit / syndrome generating circuit that generates the syndrome of, the upper 16 bits of the internal data are used as the upper 16 bits of the input data bus and the input data bus width is 16 bits. When it is a bit, the data bus select circuit that sets the value of the upper 16 bits of the internal data to "0", and when the input data bus width is 32 bits, the value of the most significant bit of the internal check bit is set as the input check bit. When the input data bus width is 16 bits, the most significant bit of the internal check bits is used as the most significant bit value. And a check bit select circuit for setting the value of the bit to "0".
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11297692A JP3364753B2 (en) | 1992-05-06 | 1992-05-06 | Memory error correction circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11297692A JP3364753B2 (en) | 1992-05-06 | 1992-05-06 | Memory error correction circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05314021A true JPH05314021A (en) | 1993-11-26 |
| JP3364753B2 JP3364753B2 (en) | 2003-01-08 |
Family
ID=14600281
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11297692A Expired - Fee Related JP3364753B2 (en) | 1992-05-06 | 1992-05-06 | Memory error correction circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3364753B2 (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010086523A (en) * | 2008-10-01 | 2010-04-15 | Samsung Electronics Co Ltd | Secure memory interface |
| JP2012521123A (en) * | 2009-03-17 | 2012-09-10 | インターナショナル・ビジネス・マシーンズ・コーポレーション | Fault tolerance in integrated circuits. |
-
1992
- 1992-05-06 JP JP11297692A patent/JP3364753B2/en not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010086523A (en) * | 2008-10-01 | 2010-04-15 | Samsung Electronics Co Ltd | Secure memory interface |
| JP2012521123A (en) * | 2009-03-17 | 2012-09-10 | インターナショナル・ビジネス・マシーンズ・コーポレーション | Fault tolerance in integrated circuits. |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3364753B2 (en) | 2003-01-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0812612B2 (en) | Error correction method and apparatus | |
| JPS6151253A (en) | Memory error correctng circuit | |
| JPH05314021A (en) | Memory error correction circuit | |
| JPH04162300A (en) | Semiconductor memory | |
| JPH0773114A (en) | Memory control circuit for space digital computer | |
| KR200202060Y1 (en) | Error Correction Circular | |
| KR980004787A (en) | Sector Data Decoding Method and Circuit in CD-ROM Drive | |
| JPH04115340A (en) | Duplex storage circuit | |
| JPH0638239B2 (en) | Error correction mechanism | |
| JPS63121933A (en) | Error detecting and correcting system | |
| JPH06303149A (en) | Decoder for bch code | |
| JPH07146825A (en) | Memory system | |
| JPH01196647A (en) | Storage device with error correcting function | |
| JP2594563B2 (en) | Error correction circuit | |
| JPH0667912A (en) | Error detection circuit | |
| JP2565590B2 (en) | Data processing device | |
| JPS61267139A (en) | Memory control circuit | |
| JPH0652002A (en) | Method and circuit for checking data | |
| JPH0512814A (en) | Error correcting circuit | |
| JPS6131491B2 (en) | ||
| JPH0457252B2 (en) | ||
| JPH03237539A (en) | Electronic disk device | |
| JPH04169940A (en) | Information processor | |
| JPS61110247A (en) | Storage device | |
| JPH03117923A (en) | Error correcting decoder |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20020924 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081101 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081101 Year of fee payment: 6 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081101 Year of fee payment: 6 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |