JPH05314021A - Memory error correction circuit - Google Patents
Memory error correction circuitInfo
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- JPH05314021A JPH05314021A JP4112976A JP11297692A JPH05314021A JP H05314021 A JPH05314021 A JP H05314021A JP 4112976 A JP4112976 A JP 4112976A JP 11297692 A JP11297692 A JP 11297692A JP H05314021 A JPH05314021 A JP H05314021A
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- bits
- check bit
- data bus
- bit
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Abstract
Description
【0001】[0001]
【産業上の利用分野】本発明は、メモリエラー修正回路
に関し、特に情報処理装置に用いられるメモリのメモリ
エラー修正回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a memory error correction circuit, and more particularly to a memory error correction circuit for a memory used in an information processing device.
【0002】[0002]
【従来の技術】従来のメモリエラー修正回路は、データ
バス幅が16ビットであれば内部データバス幅も16ビ
ットで、内部チェックビットも6ビットのメモリエラー
修正回路を、またデータバス幅が32ビットであれば内
部データバス幅も32ビットで、内部チェックビットも
7ビットのメモリエラー修正回路を使用していた。2. Description of the Related Art In a conventional memory error correction circuit, if the data bus width is 16 bits, the internal data bus width is 16 bits and the internal check bit is 6 bits, and the data bus width is 32 bits. If it is a bit, the width of the internal data bus is 32 bits, and the internal check bit is a 7-bit memory error correction circuit.
【0003】[0003]
【発明が解決しようとする課題】従来のメモリエラー修
正回路は、使用されるデータバス幅が固定であり可変で
きないので汎用性に欠けるという欠点がある。The conventional memory error correction circuit has a drawback that it lacks versatility because the data bus width used is fixed and cannot be changed.
【0004】本発明の目的は、データバス幅が、32ビ
ットでも16ビットでも使用できるメモリエラー修正回
路を提供することにある。It is an object of the present invention to provide a memory error correction circuit which can use a data bus width of 32 bits or 16 bits.
【0005】[0005]
【課題を解決するための手段】本発明のメモリエラー修
正回路は、メモリにおけるデータエラーが1ビットエラ
ーのとき修正し、2ビット以上のエラーのとき検出を行
うメモリエラー修正回路において、エラーを検出するた
めのチェックビットと1ビットエラー訂正を行うための
シンドロームを発生するチェックビット/シンドローム
発生回路と、入力データバス幅が32ビットのときは、
内部データの上位16ビットの値を入力データバスの上
位16ビットの値とし、入力データバス幅が16ビット
のときは、内部データの上位16ビットの値を「0」に
するデータバスセレクト回路と、入力データバス幅が3
2ビットのときは、内部チェックビットの最上位ビット
の値を入力チェックビットの最上位ビットの値とし、入
力データバス幅が16ビットのときは、内部チェックビ
ットの最上位ビットの値を「0」にするチェックビット
セレクト回路とを有する。SUMMARY OF THE INVENTION A memory error correction circuit according to the present invention detects an error in a memory error correction circuit which corrects a data error in a memory when it is a 1-bit error and detects when it is an error of 2 bits or more. Check bit and a check bit / syndrome generating circuit for generating a syndrome for performing 1-bit error correction, and when the input data bus width is 32 bits,
A data bus select circuit that sets the value of the upper 16 bits of the internal data to the value of the upper 16 bits of the input data bus, and sets the value of the upper 16 bits of the internal data to "0" when the input data bus width is 16 bits. , Input data bus width is 3
When it is 2 bits, the value of the most significant bit of the internal check bits is used as the value of the most significant bit of the input check bits, and when the input data bus width is 16 bits, the value of the most significant bit of the internal check bits is set to "0". Check bit select circuit.
【0006】[0006]
【実施例】次に本発明について図面を参照して説明す
る。The present invention will be described below with reference to the drawings.
【0007】図1は本発明の一実施例を示すブロック図
である。図2は本発明の一実施例のチェックビット/シ
ンドローム発生回路4で生成するチェックビット及びシ
ンドロームを示す図であり、チェックビットを発生させ
るときはデータバスの「1」のビットを排他的論理和
(以下、EX−ORと記す)で発生させ、シンドローム
を発生させるときはデータバスとチェックビットの
「1」のビットをEX−ORし発生させることを表す。
図3は本発明のメモリエラー修正回路を用いたシステム
構成図である。FIG. 1 is a block diagram showing an embodiment of the present invention. FIG. 2 is a diagram showing a check bit and a syndrome generated by the check bit / syndrome generating circuit 4 according to the embodiment of the present invention. When the check bit is generated, the bit "1" of the data bus is exclusive ORed. (Hereinafter, referred to as EX-OR), and when a syndrome is generated, it means that the data bus and the check bit "1" are EX-ORed and generated.
FIG. 3 is a system configuration diagram using the memory error correction circuit of the present invention.
【0008】図1のメモリエラー修正回路は、入力デー
タバス幅によって、32ビットか16ビットかを指定す
る制御信号の入力端子1と、データバス幅が32ビット
のときは、内部データ8の上位16ビットに、入力され
たデータバス6の上位16ビットの値を選び、またデー
タバス幅が16ビットのとき「0」を出力するデータバ
スセレクト回路2と、内部チェックビット9の最上位ビ
ットに、データバス幅が32ビットのとき入力されたチ
ェックビット7の最上位ビットの値を選び、またデータ
バス幅が16ビットのとき「0」を出力するチェックビ
ットセレクト回路3と、メモリライトのとき内部データ
8を入力値とし、図2に従ってエラーを検出するための
生成チェックビット11を出力し、またメモリリードの
とき内部データ8と内部チェックビット9を入力値と
し、図2に従って1ビットエラー訂正を行うためのシン
ドローム10を出力するチェックビット/シンドローム
発生回路4と、シンドローム10の値でデータバス、チ
ェックビットおのおのエラー訂正するための値を、図2
に従って「1」のときは正論理、その他(空白部)は負
論理でデコードするデコーダ回路16と、デコーダ回路
16で生成されたデータバスの値と内部データ8の値を
EX−ORし1ビットエラー訂正(以下、コレクション
と記す)されたコレクションデータ21を出力するデー
タバスEX−OR回路14と、デコーダ回路16で生成
されたチェックビットの値と内部チェックビット9の値
をEX−ORしコレクションされたコレクションチェッ
クビット22を出力するチェックビットEX−OR回路
15と、メモリライトのときは内部データ8を、メモリ
リードのときでコレクションがないときは内部データ8
を、コレクションしたときはコレクションデータ21を
選ぶコレクションデータセレクト信号19と、コレクシ
ョンデータセレクト信号19で内部データ8とコレクシ
ョンデータ21を選ぶコレクションデータセレクト回路
12と、メモリライトのときは生成チェックビット11
を、メモリリードのときでコレクションがないときは生
成チェックビット11を、コレクションしたときはコレ
クションチェックビット22を選ぶコレクションチェッ
クビットセレクト信号20と、コレクションチェックビ
ットセレクト信号20で生成チェックビット11とコレ
クションチェックビット22を選ぶコレクションチェッ
クビットセレクト回路13と、データを入力するか、出
力するかを切り換えるデータバスイネーブル信号17
と、データバスイネーブル信号でデータの方向を切り換
えるデータバスバッファ23と、チェックビットを入力
するか出力するか切り換えるチェックビットイネーブル
信号18と、チェックビットイネーブル信号18でチェ
ックビットの方向を切り換えるチェックビットバッファ
24を備えている。The memory error correction circuit shown in FIG. 1 has an input terminal 1 for a control signal for designating 32 bits or 16 bits according to the input data bus width, and an upper part of the internal data 8 when the data bus width is 32 bits. The data bus select circuit 2 which selects the value of the upper 16 bits of the input data bus 6 for 16 bits and outputs "0" when the data bus width is 16 bits and the most significant bit of the internal check bit 9 are selected. When the data bus width is 32 bits, the value of the most significant bit of the input check bit 7 is selected, and when the data bus width is 16 bits, the check bit select circuit 3 that outputs "0", and the memory write The internal data 8 is used as an input value, the generation check bit 11 for detecting an error is output according to FIG. 2, and when the memory is read, the internal data 8 A check bit / syndrome generating circuit 4 that outputs a syndrome 10 for performing a 1-bit error correction according to FIG. 2 using an internal check bit 9 as an input value, and a data bus and a check bit for correcting an error for each value of the syndrome 10 Figure 2
According to the above, when the value is "1", the decoder circuit 16 which decodes with positive logic and the others (blank part) with negative logic, and the value of the data bus generated by the decoder circuit 16 and the value of the internal data 8 are EX-ORed to 1 bit. A data bus EX-OR circuit 14 that outputs error-corrected (hereinafter referred to as correction) corrected data 21 and the value of the check bit generated by the decoder circuit 16 and the value of the internal check bit 9 are EX-ORed and corrected. Check bit EX-OR circuit 15 which outputs the corrected collection check bit 22 and internal data 8 when memory write, and internal data 8 when memory read does not occur
, A collection data select signal 19 for selecting the collection data 21 when the data is collected, a collection data select circuit 12 for selecting the internal data 8 and the collection data 21 by the collection data select signal 19, and a generation check bit 11 for the memory write.
Select the generation check bit 11 when there is no collection at the time of memory read, and select the collection check bit 22 when collection occurs. The collection check bit select signal 20 and the generation check bit 11 and the collection check bit by the collection check bit select signal 20 Collection check bit select circuit 13 that selects bit 22 and data bus enable signal 17 that switches between input and output of data
A data bus buffer 23 for switching the data direction by a data bus enable signal, a check bit enable signal 18 for switching the input or output of the check bit, and a check bit buffer for switching the check bit direction by the check bit enable signal 18. 24 are provided.
【0009】図3に示すシステム構成は、外部からのデ
ータや制御などを伝える外部バス28と、外部バス28
の制御情報よりメモリエラー修正回路25とメモリ26
とチェックビットメモリ27を制御する制御信号5を出
力するI/O制御回路32と、外部バス28からのデー
タやメモリエラー修正回路25のデータを記憶するメモ
リ26と、メモリエラー修正回路25で生成されたチェ
ックビットを記憶するチェックビットメモリ27を備え
ている。The system configuration shown in FIG. 3 has an external bus 28 for transmitting data and control from the outside, and an external bus 28.
Memory control circuit 25 and memory 26 based on the control information of
Generated by the I / O control circuit 32 that outputs the control signal 5 that controls the check bit memory 27, the memory 26 that stores the data from the external bus 28 and the data of the memory error correction circuit 25, and the memory error correction circuit 25. A check bit memory 27 for storing the checked check bits is provided.
【0010】次に、このメモリエラー修正回路の動作を
説明する。まず、データバス幅が32ビットの場合を説
明する。制御信号入力端子1には32ビットデータバス
幅であることを示す情報が制御信号5より入力され、デ
ータバスセレクト回路2とチェックビットセレクト回路
3に32ビットデータバス幅であることを伝える。Next, the operation of this memory error correction circuit will be described. First, the case where the data bus width is 32 bits will be described. Information indicating a 32-bit data bus width is input to the control signal input terminal 1 from the control signal 5, and informs the data bus select circuit 2 and the check bit select circuit 3 of the 32-bit data bus width.
【0011】メモリライトのとき、データバスセレクト
回路2は、入力されたデータバス6の上位16ビットの
値を内部データ8の上位16ビットに出力する。チェッ
クビット/シンドローム発生回路4は、内部データ8か
ら図2に従ってエラー検出するための生成チェックビッ
ト11を出力する。データバス6のデータはメモリ26
に記憶され、生成チェックビット11はチェックビット
バス7に出力され、チェックビットメモリ27に記憶さ
れる(図3参照)。At the time of memory write, the data bus select circuit 2 outputs the input upper 16 bits of the data bus 6 to the upper 16 bits of the internal data 8. The check bit / syndrome generating circuit 4 outputs a generated check bit 11 for detecting an error from the internal data 8 according to FIG. The data on the data bus 6 is stored in the memory 26.
The generated check bit 11 is output to the check bit bus 7 and stored in the check bit memory 27 (see FIG. 3).
【0012】メモリリードのときデータバスセレクト回
路2は、入力されたデータバス6の上位16ビットの値
を内部データ8の上位16ビットに出力する。チェック
ビットセレクト回路3は入力されたチェックビットバス
7の最上位ビットの値を内部チェックビット9の最上位
ビットに出力する。チェックービット/シンドローム発
生回路4は、内部データ8と内部チェックビット9の信
号から図2に従ってコレクションするためのシンドロー
ム10を出力する。シンドローム10は、デコーダ16
でデコードされてデータバスEX−OR回路14および
チェックビットEX−OR回路15でそれぞれコレクシ
ョンされ、コレクションデータ21をコレクションデー
タセレクト回路12へ、コレクションビット22をコレ
クションチェックビットセレクト回路13へ出力する。At the time of memory read, the data bus select circuit 2 outputs the input upper 16 bits of the data bus 6 to the upper 16 bits of the internal data 8. The check bit select circuit 3 outputs the input most significant bit value of the check bit bus 7 to the most significant bit of the internal check bit 9. The check bit / syndrome generating circuit 4 outputs a syndrome 10 for collection according to FIG. 2 from the signals of the internal data 8 and the internal check bit 9. The syndrome 10 has a decoder 16
Are collected by the data bus EX-OR circuit 14 and the check bit EX-OR circuit 15, respectively, and the correction data 21 is output to the collection data select circuit 12 and the correction bit 22 is output to the collection check bit select circuit 13.
【0013】コレクションデータセレクト回路12は、
1ビットエラーが無ければ内部データ8をデータバス6
を介して外部バス28へ出力し、1ビットエラーがあれ
ば、コレクションデータ21をデータバス6を介してメ
モリ26と外部バス28へ出力し、コレクションチェッ
クビットセレクト回路13は、コレクションチェックビ
ット22をチェックビットバス7を介してチェックビッ
トメモリ27へ出力する(図3参照)。The collection data select circuit 12 is
If there is no 1-bit error, the internal data 8 is transferred to the data bus 6
To the external bus 28 via the data bus, and if there is a 1-bit error, the correction data 21 is output to the memory 26 and the external bus 28 via the data bus 6, and the correction check bit select circuit 13 outputs the correction check bit 22. The data is output to the check bit memory 27 via the check bit bus 7 (see FIG. 3).
【0014】次に、データバス幅が16ビットの場合を
説明する。制御信号入力端子1に16ビットデータバス
幅であることを示す情報が制御信号5より入力され、デ
ータバスセレクト回路2とチェックビットセレクト回路
3に、16ビットデータバス幅であることを伝える。Next, a case where the data bus width is 16 bits will be described. Information indicating the 16-bit data bus width is input to the control signal input terminal 1 from the control signal 5, and informs the data bus select circuit 2 and the check bit select circuit 3 that the 16-bit data bus width is set.
【0015】メモリライトのとき、データバスセレクト
回路2は、内部データ8の上位16ビットに「0」を出
力する。チェックビット/シンドローム発生回路4は、
内部データ8の信号から図2に従って生成チェックービ
ット11を出力する。データバス6のデータはメモリ2
6に記憶され、生成チェックビット11はチェックビッ
トバス7を介してチェックビットメモリ27に記憶され
る(図3参照)。At the time of memory write, the data bus select circuit 2 outputs "0" to the upper 16 bits of the internal data 8. The check bit / syndrome generation circuit 4
The generated check bit 11 is output from the signal of the internal data 8 according to FIG. Data on the data bus 6 is stored in the memory 2
6 and the generated check bit 11 is stored in the check bit memory 27 via the check bit bus 7 (see FIG. 3).
【0016】メモリリードのとき、データバスセレクト
回路2は、内部データ8の上位16ビットに「0」を出
力する。チェックビットセレクト回路3は、内部チェッ
クビット9の最上位ビットに「0」を出力する。チェッ
クビット/シンドローム発生回路4は、内部データ8と
内部チェックビット9の信号から図2に従ってシンドロ
ーム10を出力する。シンドローム10は、デコーダ1
6でデコードされて、データバスEX−OR回路14、
チェックビットEX−OR回路15でそれぞれコレクシ
ョンされ、コレクションデータ21をコレクションデー
タセレクト回路12へ、コレクションチェックビット2
2をコレクションチェックビットセレクト回路13へ出
力する。At the time of memory read, the data bus select circuit 2 outputs "0" to the upper 16 bits of the internal data 8. The check bit select circuit 3 outputs "0" to the most significant bit of the internal check bit 9. The check bit / syndrome generating circuit 4 outputs the syndrome 10 from the signals of the internal data 8 and the internal check bit 9 according to FIG. Syndrome 10 is decoder 1
6 is decoded by the data bus EX-OR circuit 14,
The check bit EX-OR circuit 15 respectively collects the collection data 21 to the collection data select circuit 12 and the collection check bit 2
2 is output to the collection check bit select circuit 13.
【0017】コレクションデータセレクト回路12は、
1ビットエラーが無ければ内部データ8をデータバス6
を介し外部バス29へ出力し、1ビットエラーがあれば
コレクションデータ21をデータバス6を介し、メモリ
26と外部バス29へ出力する。コレクションチェック
ビットセレクト回路13は、コレクションチェックビッ
ト22をチェックビットバス7を介し、チェックビット
メモリ27へ出力する(図3参照)。The collection data select circuit 12 is
If there is no 1-bit error, the internal data 8 is transferred to the data bus 6
To the external bus 29 via the data bus 6, and if there is a 1-bit error, the collection data 21 is output to the memory 26 and the external bus 29 via the data bus 6. The collection check bit select circuit 13 outputs the collection check bit 22 to the check bit memory 27 via the check bit bus 7 (see FIG. 3).
【0018】上述した実施例では、データバス幅が16
ビットのとき、内部データ8の上位16ビットと内部チ
ェックビット9の最上位ビットを「0」にする回路とし
て、データバスセレクト回路2とチェックビットセレク
ト回路3を使用するものとしたが、これに限られること
なくAND回路やNOR回路でも、上述した実施例と同
様の効果が得られ、本発明の目的を達成することができ
る。In the above embodiment, the data bus width is 16
In the case of bits, the data bus select circuit 2 and the check bit select circuit 3 are used as circuits for setting the upper 16 bits of the internal data 8 and the most significant bit of the internal check bit 9 to "0". Without limitation, an AND circuit or a NOR circuit can achieve the same effects as those of the above-described embodiments, and can achieve the object of the present invention.
【0019】[0019]
【発明の効果】以上説明したように本発明は、回路内に
おいて入力データバス幅が16ビットのときでも常にデ
ータバス幅を32ビットとしてメモリエラー修正を行っ
ているので、入力データバス幅が32ビットでも、16
ビットでも使用できるという効果が得ることができる。As described above, according to the present invention, even when the input data bus width is 16 bits in the circuit, the data error width is always set to 32 bits to correct the memory error. 16 bits
The effect that even a bit can be used can be obtained.
【図1】本発明の一実施例を示すブロック図である。FIG. 1 is a block diagram showing an embodiment of the present invention.
【図2】図1のチェックビット/シンドローム発生回路
で作成するチェックビット及びシンドロームを示す図で
ある。FIG. 2 is a diagram showing check bits and syndromes created by the check bit / syndrome generating circuit of FIG.
【図3】本発明のメモリエラー修正回路を用いたシステ
ム構成図である。FIG. 3 is a system configuration diagram using a memory error correction circuit of the present invention.
1 制御信号入力端子 2 データバスセレクト回路 3 チェックビットセレクト回路 4 チェックビット/シンドローム発生回路 5 データバス幅切り換え信号 6 データバス 7 チェックビットバス 8 内部データ 9 内部チェックビット 10 シンドローム 11 生成チェックビット 12 コレクションデータセレクト回路 13 コレクションチェックビットセレクト回路 14 データバスEX−OR回路 15 チェックビットEX−OR回路 16 デコーダ 17 データバスイネーブル信号 18 チェックビットイネーブル信号 19 コレクションデータセレクト信号 20 コレクションチェックビットセレクト信号 21 コレクションデータ 22 コレクションチェックビット 23 データバスバッファ 24 チェックビットバッファ 25 メモリエラー修正回路 26 メモリ 27 チェックビットメモリ 28 外部バス 29 制御信号 32 I/O制御回路 1 control signal input terminal 2 data bus select circuit 3 check bit select circuit 4 check bit / syndrome generating circuit 5 data bus width switching signal 6 data bus 7 check bit bus 8 internal data 9 internal check bit 10 syndrome 11 generation check bit 12 collection Data select circuit 13 Collection check bit select circuit 14 Data bus EX-OR circuit 15 Check bit EX-OR circuit 16 Decoder 17 Data bus enable signal 18 Check bit enable signal 19 Collection data select signal 20 Collection check bit select signal 21 Collection data 22 Collection check bit 23 Data bus buffer 24 Check bit buffer 25 Memory error -Correction circuit 26 Memory 27 Check bit memory 28 External bus 29 Control signal 32 I / O control circuit
Claims (1)
エラーのとき修正し、2ビット以上のエラーのとき検出
を行うメモリエラー修正回路において、エラーを検出す
るためのチェックビットと1ビットエラー訂正を行うた
めのシンドロームを発生するチェックビット/シンドロ
ーム発生回路と、入力データバス幅が32ビットのとき
は、内部データの上位16ビットの値を入力データバス
の上位16ビットの値とし、入力データバス幅が16ビ
ットのときは、内部データの上位16ビットの値を
「0」にするデータバスセレクト回路と、入力データバ
ス幅が32ビットのときは、内部チェックビットの最上
位ビットの値を入力チェックビットの最上位ビットの値
とし、入力データバス幅が16ビットのときは、内部チ
ェックビットの最上位ビットの値を「0」にするチェッ
クビットセレクト回路とを有することを特徴とするメモ
リエラー修正回路。1. A memory error correction circuit that corrects a data error in a memory when it is a 1-bit error and detects it when it is an error of 2 bits or more in order to perform a check bit for detecting an error and a 1-bit error correction. When the input data bus width is 32 bits and the check bit / syndrome generating circuit that generates the syndrome of, the upper 16 bits of the internal data are used as the upper 16 bits of the input data bus and the input data bus width is 16 bits. When it is a bit, the data bus select circuit that sets the value of the upper 16 bits of the internal data to "0", and when the input data bus width is 32 bits, the value of the most significant bit of the internal check bit is set as the input check bit. When the input data bus width is 16 bits, the most significant bit of the internal check bits is used as the most significant bit value. And a check bit select circuit for setting the value of the bit to "0".
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11297692A JP3364753B2 (en) | 1992-05-06 | 1992-05-06 | Memory error correction circuit |
Applications Claiming Priority (1)
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Publications (2)
Publication Number | Publication Date |
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JPH05314021A true JPH05314021A (en) | 1993-11-26 |
JP3364753B2 JP3364753B2 (en) | 2003-01-08 |
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JP (1) | JP3364753B2 (en) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2010086523A (en) * | 2008-10-01 | 2010-04-15 | Samsung Electronics Co Ltd | Secure memory interface |
JP2012521123A (en) * | 2009-03-17 | 2012-09-10 | インターナショナル・ビジネス・マシーンズ・コーポレーション | Fault tolerance in integrated circuits. |
-
1992
- 1992-05-06 JP JP11297692A patent/JP3364753B2/en not_active Expired - Fee Related
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JP2012521123A (en) * | 2009-03-17 | 2012-09-10 | インターナショナル・ビジネス・マシーンズ・コーポレーション | Fault tolerance in integrated circuits. |
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JP3364753B2 (en) | 2003-01-08 |
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