JP2594563B2 - 誤り訂正回路 - Google Patents
誤り訂正回路Info
- Publication number
- JP2594563B2 JP2594563B2 JP62141581A JP14158187A JP2594563B2 JP 2594563 B2 JP2594563 B2 JP 2594563B2 JP 62141581 A JP62141581 A JP 62141581A JP 14158187 A JP14158187 A JP 14158187A JP 2594563 B2 JP2594563 B2 JP 2594563B2
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- JP
- Japan
- Prior art keywords
- address
- circuit
- syndrome
- information data
- error
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- Detection And Correction Of Errors (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はデータビットと検査ビットから成る情報デー
タを入力し，この情報データよりシンドロームを生成し
て情報データの誤り訂正を行う誤り訂正回路に関する。
タを入力し，この情報データよりシンドロームを生成し
て情報データの誤り訂正を行う誤り訂正回路に関する。
従来の誤り訂正回路の構成例を第４図に示す。この構
成例は，情報データよりシンドロームを発生し，誤り訂
正ビット位置を出力し，この誤り訂正ビット位置信号に
情報データの時間的位置を合せるために遅延させる回路
構成となっていた。
成例は，情報データよりシンドロームを発生し，誤り訂
正ビット位置を出力し，この誤り訂正ビット位置信号に
情報データの時間的位置を合せるために遅延させる回路
構成となっていた。
第４図において，入力端子21より情報データを入力す
る。出力端子31からは誤り訂正された情報データを出力
する。切替回路22は入力端子21より入力される情報デー
タ及び反転回路30より出力される情報データを入力し，
これらの２つの信号を切替えてRAMによるメモリ25に出
力する。
る。出力端子31からは誤り訂正された情報データを出力
する。切替回路22は入力端子21より入力される情報デー
タ及び反転回路30より出力される情報データを入力し，
これらの２つの信号を切替えてRAMによるメモリ25に出
力する。
メモリ23に対する情報データの書き込み／読み出しは
読出し用アドレスカウンタ25と書込み用アドレスカウン
タ24と前記２つのアドレスを切替えるアドレス切替回路
26の制御により行なわれる。読出し用アドレスカウンタ
25のアドレス制御により情報データが読み出され，シフ
トレジスタ27及びシンドローム生成回路28に入力され
る。29は訂正位置デコード回路であり，シンドローム生
成回路28で生成したシンドロームよりより訂正位置情報
を反転回路30に出力する。シフトレジスタ27はシンドロ
ーム生成及び訂正位置情報生成で発生する遅延時間に合
せて情報データを遅延させ，反転回路30に出力する。反
転回路30では，訂正位置情報より情報データに対し誤り
訂正を行ない，切替回路22を通してメモリ23に情報デー
タを出力する。
読出し用アドレスカウンタ25と書込み用アドレスカウン
タ24と前記２つのアドレスを切替えるアドレス切替回路
26の制御により行なわれる。読出し用アドレスカウンタ
25のアドレス制御により情報データが読み出され，シフ
トレジスタ27及びシンドローム生成回路28に入力され
る。29は訂正位置デコード回路であり，シンドローム生
成回路28で生成したシンドロームよりより訂正位置情報
を反転回路30に出力する。シフトレジスタ27はシンドロ
ーム生成及び訂正位置情報生成で発生する遅延時間に合
せて情報データを遅延させ，反転回路30に出力する。反
転回路30では，訂正位置情報より情報データに対し誤り
訂正を行ない，切替回路22を通してメモリ23に情報デー
タを出力する。
上述した従来の誤り訂正回路は，シンドローム生成及
び誤り訂正位置情報生成までの処理の遅延時間に合せて
情報データを遅延させる構成となっている。このため，
この誤り訂正回路の遅延時間は（シンドローム生成回路
28の遅延時間）＋（訂正位置デコード回路29の遅延時
間）となる。訂正位置デコード回路29の遅延時間は１ワ
ード（データビットと検査ビットから成る）分となり，
処理時間が大となる欠点がある。第５図に処理時間のタ
イミングを示す。
び誤り訂正位置情報生成までの処理の遅延時間に合せて
情報データを遅延させる構成となっている。このため，
この誤り訂正回路の遅延時間は（シンドローム生成回路
28の遅延時間）＋（訂正位置デコード回路29の遅延時
間）となる。訂正位置デコード回路29の遅延時間は１ワ
ード（データビットと検査ビットから成る）分となり，
処理時間が大となる欠点がある。第５図に処理時間のタ
イミングを示す。
本発明の誤り訂正回路は，データビットと検査ビット
から成る１ブロックの情報データを蓄えるメモリと，そ
の情報データよりシンドロームを生成するシンドローム
生成回路と，このシンドロームを入力しシンドロームに
対応した誤りビット位置アドレスにデコードし，アドレ
スを出力する訂正位置アドレス回路と，前記メモリに対
してアドレスと書き込み／読み出し制御信号を発生する
アドレス発生回路と，前記訂正位置アドレス回路のアド
レス出力と前記アドレス発生回路のアドレス出力を切替
え，訂正位置アドレスとして出力するアドレス切替回路
と，訂正位置アドレスで入力するデータに誤りがあれば
訂正する反転回路とを有している。
から成る１ブロックの情報データを蓄えるメモリと，そ
の情報データよりシンドロームを生成するシンドローム
生成回路と，このシンドロームを入力しシンドロームに
対応した誤りビット位置アドレスにデコードし，アドレ
スを出力する訂正位置アドレス回路と，前記メモリに対
してアドレスと書き込み／読み出し制御信号を発生する
アドレス発生回路と，前記訂正位置アドレス回路のアド
レス出力と前記アドレス発生回路のアドレス出力を切替
え，訂正位置アドレスとして出力するアドレス切替回路
と，訂正位置アドレスで入力するデータに誤りがあれば
訂正する反転回路とを有している。
次に，本発明について図面を参照して説明する。
第１図は本発明の一実施例の構成図である。１は入力
端子,2は切替回路,3はメモリ,4はシンドローム生成回
路,5は訂正位置アドレス回路,6はアドレス発生回路,7は
アドレス切替回路,8はオアゲート,9は反転回路,10は出
力端子を示す。
端子,2は切替回路,3はメモリ,4はシンドローム生成回
路,5は訂正位置アドレス回路,6はアドレス発生回路,7は
アドレス切替回路,8はオアゲート,9は反転回路,10は出
力端子を示す。
動作を詳細に説明する。入力端子１より入力された情
報データは切替回路２で選択されメモリ３に入力され
る。この入力情報データはアドレス発生回路６から出力
されるAA及びABアドレスで指定されたメモリ３のアドレ
ス位置に書き込まれる。ここで,AAアドレスはアドレス
切替回路７により選択される。
報データは切替回路２で選択されメモリ３に入力され
る。この入力情報データはアドレス発生回路６から出力
されるAA及びABアドレスで指定されたメモリ３のアドレ
ス位置に書き込まれる。ここで,AAアドレスはアドレス
切替回路７により選択される。
第３図にメモリ３のマップを示す。AAアドレスは１ワ
ード中のビット位置を,ABアドレスは各ワード位置をそ
れぞれ表わす。
ード中のビット位置を,ABアドレスは各ワード位置をそ
れぞれ表わす。
情報データの書き込みが終了すると誤り訂正処理を行
う。誤り訂正処理はまず，アドレス発生回路６でABアド
レスを「０」,AAアドレスを「０」から「Ｍ」までカウ
ントアップしてアドレスを発生する。アドレス切替回路
７ではアドレス発生回路６のAAアドレスを選択し，メモ
リ３に対して読出し制御を行い１ワードの情報データを
読み出す。読み出された情報データよりシンドローム生
成回路４にてシンドロームを生成する。このシンドロー
ム生成回路４はシフトレジスタおよび排他的論理和ゲー
トから成る割り算回路によって，生成多項式により割り
算を実行し，シンドロームを生成する。１ワード中に誤
りビットがない場合，シンドロームは「０」となる。誤
りが有る場合，シンドロームは値をもち（≠０），この
値は１ワード中どのビットが誤ったかの情報と１対１に
対応づけられる。この１対１の対応関係から訂正位置ア
ドレス回路５ではシンドローム生成回路４からのシンド
ロームよりAAアドレスをデコードする。この訂正位置ア
ドレス回路５で出力されるアドレスをアドレス切替回路
７にてAAアドレスとして選択する。この時ABアドレスは
アドレス発生回路６のアドレス値「０」をとる。このA
A,ABアドレスにより訂正されるビットオアゲート８の出
力「１」が反転回路９に入力され，排他的論理和（EX−
OR）がとられ訂正が行われる。反転回路９より出力され
たビットデータはAA,ABアドレスでメモリ３に書き込ま
れる。以上の様に処理時間は（シンドローム生成回路４
の遅延時間）＋（反転回路９の遅延時間（２ビット））
となる。アドレス発生回路６のABアドレス値を＋１カウ
ントアップし次の情報データ１ワードを読み出し，上記
の誤り訂正処理を行う。第２図に処理時間のタイミング
を示す。
う。誤り訂正処理はまず，アドレス発生回路６でABアド
レスを「０」,AAアドレスを「０」から「Ｍ」までカウ
ントアップしてアドレスを発生する。アドレス切替回路
７ではアドレス発生回路６のAAアドレスを選択し，メモ
リ３に対して読出し制御を行い１ワードの情報データを
読み出す。読み出された情報データよりシンドローム生
成回路４にてシンドロームを生成する。このシンドロー
ム生成回路４はシフトレジスタおよび排他的論理和ゲー
トから成る割り算回路によって，生成多項式により割り
算を実行し，シンドロームを生成する。１ワード中に誤
りビットがない場合，シンドロームは「０」となる。誤
りが有る場合，シンドロームは値をもち（≠０），この
値は１ワード中どのビットが誤ったかの情報と１対１に
対応づけられる。この１対１の対応関係から訂正位置ア
ドレス回路５ではシンドローム生成回路４からのシンド
ロームよりAAアドレスをデコードする。この訂正位置ア
ドレス回路５で出力されるアドレスをアドレス切替回路
７にてAAアドレスとして選択する。この時ABアドレスは
アドレス発生回路６のアドレス値「０」をとる。このA
A,ABアドレスにより訂正されるビットオアゲート８の出
力「１」が反転回路９に入力され，排他的論理和（EX−
OR）がとられ訂正が行われる。反転回路９より出力され
たビットデータはAA,ABアドレスでメモリ３に書き込ま
れる。以上の様に処理時間は（シンドローム生成回路４
の遅延時間）＋（反転回路９の遅延時間（２ビット））
となる。アドレス発生回路６のABアドレス値を＋１カウ
ントアップし次の情報データ１ワードを読み出し，上記
の誤り訂正処理を行う。第２図に処理時間のタイミング
を示す。
以上説明したように本発明は，シンドロームより訂正
すべき情報データのビットが格納されているアドレスを
デコードすることにより，誤り訂正に要する処理時間を
短縮できる効果がある。
すべき情報データのビットが格納されているアドレスを
デコードすることにより，誤り訂正に要する処理時間を
短縮できる効果がある。
第１図は本発明の一実施例の構成図，第２図は第１図の
構成での処理時間のタイミングを示した図，第３図は第
１図の構成中のメモリのマップ図，第４図は従来の構成
図，第５図は第４図の構成での処理時間のタイミングを
示した図である。 第１図において １……入力端子,2……切替回路,3……メモリ,4……シン
ドローム生成回路,5……訂正位置アドレス回路,6……ア
ドレス発生回路,7……アドレス切替回路,8……オアゲー
ト,9……反転回路,10……出力端子。
構成での処理時間のタイミングを示した図，第３図は第
１図の構成中のメモリのマップ図，第４図は従来の構成
図，第５図は第４図の構成での処理時間のタイミングを
示した図である。 第１図において １……入力端子,2……切替回路,3……メモリ,4……シン
ドローム生成回路,5……訂正位置アドレス回路,6……ア
ドレス発生回路,7……アドレス切替回路,8……オアゲー
ト,9……反転回路,10……出力端子。
Claims (1)
- 【請求項１】データビットと検査ビットからなる１ブロ
ックの情報データを蓄えるメモリと、 このメモリに対して行および列アドレスと書き込み／読
み出し制御信号を発生するアドレス発生回路と、 前記メモリから行および列アドレスによりシリアルに読
み出された情報データから前記データビットの誤りの有
無と誤りの位置を示すシンドロームを生成するシンドロ
ーム生成回路と、 前記シンドロームを入力しシンドロームに対応した誤り
ビット位置アドレスにデコードし、誤り位置列アドレス
を出力する訂正位置アドレス回路と、 この誤り位置列アドレスと前記アドレス発生回路からを
列アドレスを切り替え、訂正位置列アドレスを出力する
アドレス切り替え回路と、 前記シンドロームをオアを取るオア回路と、 このオア回路の出力を受け、前記訂正位置列アドレス
で、前記読み出された情報データに誤りがあれば誤りの
あるビットを訂正する反転回路を有し、 この反転回路からの訂正されたビットに基づき、前記ア
ドレス発生回路からの行アドレスおよび前記訂正列位置
アドレスにより指定された前記情報データの対応する位
置のビットを訂正することを特徴とする誤り訂正回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62141581A JP2594563B2 (ja) | 1987-06-08 | 1987-06-08 | 誤り訂正回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62141581A JP2594563B2 (ja) | 1987-06-08 | 1987-06-08 | 誤り訂正回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63305430A JPS63305430A (ja) | 1988-12-13 |
| JP2594563B2 true JP2594563B2 (ja) | 1997-03-26 |
Family
ID=15295321
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62141581A Expired - Lifetime JP2594563B2 (ja) | 1987-06-08 | 1987-06-08 | 誤り訂正回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2594563B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51147921A (en) * | 1975-06-14 | 1976-12-18 | Fujitsu Ltd | Memory device |
-
1987
- 1987-06-08 JP JP62141581A patent/JP2594563B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63305430A (ja) | 1988-12-13 |
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