JPH0652002A - データチェック方法及び回路 - Google Patents
データチェック方法及び回路Info
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- JPH0652002A JPH0652002A JP4219822A JP21982292A JPH0652002A JP H0652002 A JPH0652002 A JP H0652002A JP 4219822 A JP4219822 A JP 4219822A JP 21982292 A JP21982292 A JP 21982292A JP H0652002 A JPH0652002 A JP H0652002A
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- Detection And Correction Of Errors (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Detection And Prevention Of Errors In Transmission (AREA)
Abstract
(57)【要約】
【目的】 伝送し得る又は記憶し得るデータ量を減ずる
ことなくデータのチェックを行い、又は簡単で小型かつ
安価な構成で容易にメモリチェックを行うことの可能な
データチェック方法及び回路を提供する。 【構成】 伝送すべき又はメモリすべきｎビットデータ
のうち所定ビットのパリティ値を求め、該パリティ値と
パリティ対象外のビット値とに基づいて該パリティ対象
外のビット値を決定すると共に受信側又は前記メモリか
ら読み出した側においては前記所定ビットのパリティ値
を求め、該パリティ値とパリティ対象外のビット値とか
ら受信し、又はメモリから読み出したデータの誤りを検
出する。
ことなくデータのチェックを行い、又は簡単で小型かつ
安価な構成で容易にメモリチェックを行うことの可能な
データチェック方法及び回路を提供する。 【構成】 伝送すべき又はメモリすべきｎビットデータ
のうち所定ビットのパリティ値を求め、該パリティ値と
パリティ対象外のビット値とに基づいて該パリティ対象
外のビット値を決定すると共に受信側又は前記メモリか
ら読み出した側においては前記所定ビットのパリティ値
を求め、該パリティ値とパリティ対象外のビット値とか
ら受信し、又はメモリから読み出したデータの誤りを検
出する。
Description
【０００１】
【産業上の利用分野】本発明は、データチェック方法及
び回路に関し、特にデータを伝送し又はメモリする際の
送信側と受信側又はメモリの入出力側にパリティ生成回
路と排他的論理和回路とを付加することにより、データ
チェック用のビットを付加せずにデータチェックを可能
としたデータチェック方法及び回路に関する。
び回路に関し、特にデータを伝送し又はメモリする際の
送信側と受信側又はメモリの入出力側にパリティ生成回
路と排他的論理和回路とを付加することにより、データ
チェック用のビットを付加せずにデータチェックを可能
としたデータチェック方法及び回路に関する。
【０００２】
【従来技術】最近の通信システムにおいてはパリティチ
ェック機能を付加することによって、データの伝送エラ
ーを検出するのが一般的である。またメモリを具えた装
置には、データメモリが具えられ、一旦メモリしたデー
タの読み出しエラーを検出するようになっている。しか
しながらチェック用ビットを設ければ伝送量が少なくな
ると云う基本的な欠点がある。又一方、メモリにチェッ
ク用のビットが付いていない場合はデータチェックが出
来ないことも当然である。データメモリにおいて強いて
チェックを行う場合にはデータメモリとは別個にメモリ
チェック用ビットを付加する必要があった。
ェック機能を付加することによって、データの伝送エラ
ーを検出するのが一般的である。またメモリを具えた装
置には、データメモリが具えられ、一旦メモリしたデー
タの読み出しエラーを検出するようになっている。しか
しながらチェック用ビットを設ければ伝送量が少なくな
ると云う基本的な欠点がある。又一方、メモリにチェッ
ク用のビットが付いていない場合はデータチェックが出
来ないことも当然である。データメモリにおいて強いて
チェックを行う場合にはデータメモリとは別個にメモリ
チェック用ビットを付加する必要があった。
【０００３】例えば、大型計算機用のメモリは、一般に
記憶容量や書込み、読出しの幅が大きいため、装置当た
りの構成部品点数が著しく多くなる。この結果、これら
部品の固定的、間欠的な障害によって装置の信頼度低下
をきたす虞れがあるため誤り訂正機能を付加することに
よって装置の高信頼化をはかる必要がある。
記憶容量や書込み、読出しの幅が大きいため、装置当た
りの構成部品点数が著しく多くなる。この結果、これら
部品の固定的、間欠的な障害によって装置の信頼度低下
をきたす虞れがあるため誤り訂正機能を付加することに
よって装置の高信頼化をはかる必要がある。
【０００４】メモリチェックについて説明すれば従来、
チェックビット用メモリが具えられていない場合にメモ
リチェックを実現する方法としては、例えば図６に示す
ように、同じデータメモリＤＰＲＡＭ１及びＤＰＲＡＭ
２を２個並列接続してビットの拡張を行うことによりメ
モリチェック用のビットを付加したり、図７に示すよう
に、データメモリＤＰＲＡＭとしてカスタムメモリＬＳ
Ｉを設計することによりメモリチェック用のビットを付
加していた。しかしながら、従来の方法では余分な実装
スペースが必要となり、また装置費用が高額になってし
まうという問題があった。
チェックビット用メモリが具えられていない場合にメモ
リチェックを実現する方法としては、例えば図６に示す
ように、同じデータメモリＤＰＲＡＭ１及びＤＰＲＡＭ
２を２個並列接続してビットの拡張を行うことによりメ
モリチェック用のビットを付加したり、図７に示すよう
に、データメモリＤＰＲＡＭとしてカスタムメモリＬＳ
Ｉを設計することによりメモリチェック用のビットを付
加していた。しかしながら、従来の方法では余分な実装
スペースが必要となり、また装置費用が高額になってし
まうという問題があった。
【０００５】
【発明の目的】本発明は、上記従来の課題に鑑みなされ
たものであり、その目的は、伝送し得る又は記憶し得る
データ量を減ずることなくデータのチェックを行い、又
は簡単で小型かつ安価な構成で容易にメモリチェックを
行うことの可能なデータチェック方法及び回路を提供す
ることにある。
たものであり、その目的は、伝送し得る又は記憶し得る
データ量を減ずることなくデータのチェックを行い、又
は簡単で小型かつ安価な構成で容易にメモリチェックを
行うことの可能なデータチェック方法及び回路を提供す
ることにある。
【０００６】
【発明の概要】上記目的を達成するため本願第１の発明
は、伝送すべき又はメモリすべきｎビットデータのうち
所定ビットのパリティ値を求め、該パリティ値とパリテ
ィ対象外のビット値とに基づいて該パリティ対象外のビ
ット値を決定すると共に受信側又は前記メモリから読み
出した側においては前記所定ビットのパリティ値を求
め、該パリティ値とパリティ対象外のビット値とから受
信し、又はメモリから読み出したデータの誤りを検出す
ることを特徴とする。本願第２の発明は、伝送すべき又
はメモリすべきｎビットデータのうちｎ−１ビットのパ
リティ値を生成する手段と、該パリティ値とパリティ対
象外のビット値との排他的論理和を求める手段と、該排
他的論理和を当該データのパリティ対象外のビット値と
して伝送し、又はメモリする手段を具えたことを特徴と
する。本願第３の発明は、受信し又はメモリから読み出
したｎビットのデータのうちｎ−１ビットのパリティ値
を生成する手段と、該パリティ値とパリティ対象外のビ
ット値との排他的論理和を得ると共に、該論理和を前記
パリティ対象外のデータビットの復元値として前記ｎ−
１ビットの第ｎ番目のビットデータとして加え出力する
手段と、前記論理和と前記パリティ対象外のビット値と
の排他的論理和を得る第２の手段と、該第２の論理和出
力と前記パリティ値との排他的論理和を求める第３の論
理和手段を具えたことを特徴とするデータチェック回
路。
は、伝送すべき又はメモリすべきｎビットデータのうち
所定ビットのパリティ値を求め、該パリティ値とパリテ
ィ対象外のビット値とに基づいて該パリティ対象外のビ
ット値を決定すると共に受信側又は前記メモリから読み
出した側においては前記所定ビットのパリティ値を求
め、該パリティ値とパリティ対象外のビット値とから受
信し、又はメモリから読み出したデータの誤りを検出す
ることを特徴とする。本願第２の発明は、伝送すべき又
はメモリすべきｎビットデータのうちｎ−１ビットのパ
リティ値を生成する手段と、該パリティ値とパリティ対
象外のビット値との排他的論理和を求める手段と、該排
他的論理和を当該データのパリティ対象外のビット値と
して伝送し、又はメモリする手段を具えたことを特徴と
する。本願第３の発明は、受信し又はメモリから読み出
したｎビットのデータのうちｎ−１ビットのパリティ値
を生成する手段と、該パリティ値とパリティ対象外のビ
ット値との排他的論理和を得ると共に、該論理和を前記
パリティ対象外のデータビットの復元値として前記ｎ−
１ビットの第ｎ番目のビットデータとして加え出力する
手段と、前記論理和と前記パリティ対象外のビット値と
の排他的論理和を得る第２の手段と、該第２の論理和出
力と前記パリティ値との排他的論理和を求める第３の論
理和手段を具えたことを特徴とするデータチェック回
路。
【０００７】本願第４の発明は、ｎビットの入力データ
が記憶されるデータメモリと、前記入力データ中の所定
ビットのパリティを生成する第１パリティ生成回路と、
前記データメモリの出力データの所定ビットのパリティ
を生成する第２パリティ生成回路と、前記第１パリティ
生成回路の出力と前記入力データ中のパリティ対象外の
ビットの排他的論理和を得該論理和をデータの１ビット
として前記メモリに入力する第１の排他的論理和回路
と、前記第２パリティ生成回路の出力と前記出力データ
中のパリティ対象外のビットとの排他的論理和を得ると
共にその出力を前記パリティ対象外の復元データとして
出力する第２排他的論理和回路と、前記出力データ中の
パリティ対象外のビットと前記第２排他的論理和回路の
出力との排他的論理和を得る第３排他的論理和回路と、
この第３排他的論理和回路の出力と前記第２パリティ生
成回路の出力とが入力されメモリチェック値を出力する
第４の排他的論理和回路と、を備えたことを特徴とす
る。
が記憶されるデータメモリと、前記入力データ中の所定
ビットのパリティを生成する第１パリティ生成回路と、
前記データメモリの出力データの所定ビットのパリティ
を生成する第２パリティ生成回路と、前記第１パリティ
生成回路の出力と前記入力データ中のパリティ対象外の
ビットの排他的論理和を得該論理和をデータの１ビット
として前記メモリに入力する第１の排他的論理和回路
と、前記第２パリティ生成回路の出力と前記出力データ
中のパリティ対象外のビットとの排他的論理和を得ると
共にその出力を前記パリティ対象外の復元データとして
出力する第２排他的論理和回路と、前記出力データ中の
パリティ対象外のビットと前記第２排他的論理和回路の
出力との排他的論理和を得る第３排他的論理和回路と、
この第３排他的論理和回路の出力と前記第２パリティ生
成回路の出力とが入力されメモリチェック値を出力する
第４の排他的論理和回路と、を備えたことを特徴とす
る。
【０００８】また、この出力側パリティ値と、パリティ
チェック対象としなかった第８番目のデータ出力ＤＡＴ
Ａo ７′とを第２の排他的論理和回路１８に入力し、両
者の排他的論理和を求め、この出力を入力側にて置換し
た第８番目の復元データＤＡＴＡ0 ７として出力する。
更に、該ＤＡＴＡ0 ７と復元前の第８ビット目のデータ
ＤＡＴＡO ７′の排他的論理和を第３の排他的論理和回
路２０によって求め、該出力と前記第２のパリティ発生
回路１６の出力値との排他的論理和を第４の排他的論理
和回路２２によって求める。この第４の排他的論理和回
路はメモリチェック値となる。
チェック対象としなかった第８番目のデータ出力ＤＡＴ
Ａo ７′とを第２の排他的論理和回路１８に入力し、両
者の排他的論理和を求め、この出力を入力側にて置換し
た第８番目の復元データＤＡＴＡ0 ７として出力する。
更に、該ＤＡＴＡ0 ７と復元前の第８ビット目のデータ
ＤＡＴＡO ７′の排他的論理和を第３の排他的論理和回
路２０によって求め、該出力と前記第２のパリティ発生
回路１６の出力値との排他的論理和を第４の排他的論理
和回路２２によって求める。この第４の排他的論理和回
路はメモリチェック値となる。
【０００９】
【実施例】以下、図面を参照しながら本発明のデータチ
ェック方法及び回路について説明する。図１はチェック
機能を具えたデータメモリ回路の一実施例を示し、この
例は８ビットのデータを扱うものである。図１に示す回
路は８ビットのデータＤＡＴＡi ０〜ＤＡＴＡi ７をＷ
ＲＡＤＲにて示すアドレスに記憶し、又出力側ではＲＤ
ＡＤＲにて示すアドレスの内容を出力する場合を例示し
ている。まず、８ビットのデータのうちＤＡＴＡi ０〜
ＤＡＴＡi ５の７ビット分は直接データメモリＤＰＲＡ
Ｍ１０に入力され、且、第１のパリティ生成回路ＰＧＥ
Ｎ１２によって例えば奇数パリティチェックが行われ
る。この結果第１のバリティ生成回路にはデータ６ビッ
ト分のビット値に応じ“１”又は“０”が生成される。
ェック方法及び回路について説明する。図１はチェック
機能を具えたデータメモリ回路の一実施例を示し、この
例は８ビットのデータを扱うものである。図１に示す回
路は８ビットのデータＤＡＴＡi ０〜ＤＡＴＡi ７をＷ
ＲＡＤＲにて示すアドレスに記憶し、又出力側ではＲＤ
ＡＤＲにて示すアドレスの内容を出力する場合を例示し
ている。まず、８ビットのデータのうちＤＡＴＡi ０〜
ＤＡＴＡi ５の７ビット分は直接データメモリＤＰＲＡ
Ｍ１０に入力され、且、第１のパリティ生成回路ＰＧＥ
Ｎ１２によって例えば奇数パリティチェックが行われ
る。この結果第１のバリティ生成回路にはデータ６ビッ
ト分のビット値に応じ“１”又は“０”が生成される。
【００１０】又一方、前記データのうちパリティチェッ
ク対象とならなかったビット、即ち第８番目のデータビ
ットＤＡＴＡi ７は第１の排他的論理和回路１４の一方
の入力に、又他方入力には前記第１パリティ生成回路Ｐ
ＧＥＮ１２の出力が夫々入力され、両者の排他的論理和
が求められる。この値を生のデータの第８ビット値に置
換してＤＡＴＡi ７′として他のデータビットと共にデ
ータメモリの所要メモリアドレスに記憶する。
ク対象とならなかったビット、即ち第８番目のデータビ
ットＤＡＴＡi ７は第１の排他的論理和回路１４の一方
の入力に、又他方入力には前記第１パリティ生成回路Ｐ
ＧＥＮ１２の出力が夫々入力され、両者の排他的論理和
が求められる。この値を生のデータの第８ビット値に置
換してＤＡＴＡi ７′として他のデータビットと共にデ
ータメモリの所要メモリアドレスに記憶する。
【００１１】一方データメモリの出力側では、図に示し
たように７ビットのデータＤＡＴＡ0 ０〜ＤＡＴＡ0 ６
については直接に出力されるが、第２のパリティ生成回
路ＰＧＥＮ１６によって、これら７ビットの奇数パリテ
ィチェックが行なわれ、ビット値の“１”の数に応じて
“１”又は“０”が出力される。
たように７ビットのデータＤＡＴＡ0 ０〜ＤＡＴＡ0 ６
については直接に出力されるが、第２のパリティ生成回
路ＰＧＥＮ１６によって、これら７ビットの奇数パリテ
ィチェックが行なわれ、ビット値の“１”の数に応じて
“１”又は“０”が出力される。
【００１２】データＤＡＴＡ0 ０〜ＤＡＴＡ0 ６につい
て第２のパリティ生成回路１６によってパリティチェッ
クを行ない、更に該パリティ値と第８番目の出力データ
ＤＡＴＡ0 ７′との排他的論理和を求めることによっ
て、入力側第８番目の生のデータを復元する。又、同時
に上述した更に２つの排他的論理和回路２０，２２によ
り、出力データに誤りがないかをチェックすることによ
って、メモリチェック用のビットを付加せずにメモリに
記憶したデータのチェックを可能とするものである。
て第２のパリティ生成回路１６によってパリティチェッ
クを行ない、更に該パリティ値と第８番目の出力データ
ＤＡＴＡ0 ７′との排他的論理和を求めることによっ
て、入力側第８番目の生のデータを復元する。又、同時
に上述した更に２つの排他的論理和回路２０，２２によ
り、出力データに誤りがないかをチェックすることによ
って、メモリチェック用のビットを付加せずにメモリに
記憶したデータのチェックを可能とするものである。
【００１３】次に、本発明の理解を容易にするため、具
体例を挙げて詳細に説明する。この例では、データの一
部７ビットについて奇数パリティの場合を考える。今例
えば図２に示すように入力側の原データＤＡＴＡi を
「１０００１１１０」とすると、入力データのうち右か
らみて第１ビット〜第７ビットのデータビットＤＡＴＡ
i ０〜ＤＡＴＡi ６中の「１」の総数は奇数であるか
ら、第１のパリティ生成回路１２の出力は「０」とな
り、かつ第８ビット目ＤＡＴＡi ７は「１」であるから
入力側の第１の排他的論理和かいろ１４の出力ＤＡＴＡ
i ７′は「１」となる。従って、元データの第８ビット
データ値を「１」に置換してＤＡＴＡi７′としてメモ
リする。
体例を挙げて詳細に説明する。この例では、データの一
部７ビットについて奇数パリティの場合を考える。今例
えば図２に示すように入力側の原データＤＡＴＡi を
「１０００１１１０」とすると、入力データのうち右か
らみて第１ビット〜第７ビットのデータビットＤＡＴＡ
i ０〜ＤＡＴＡi ６中の「１」の総数は奇数であるか
ら、第１のパリティ生成回路１２の出力は「０」とな
り、かつ第８ビット目ＤＡＴＡi ７は「１」であるから
入力側の第１の排他的論理和かいろ１４の出力ＤＡＴＡ
i ７′は「１」となる。従って、元データの第８ビット
データ値を「１」に置換してＤＡＴＡi７′としてメモ
リする。
【００１４】一方、データメモリＤＰＲＡＭ１０の出力
側では、ＤＰＲＡＭ１０のメモリ内容が正しく記憶さ
れ、その通りに読み出されたとすりば図２（ｂ）に示す
如く出力側の第２のパリティ生成回路１６の出力は
「０」となり、ＤＡＴＡ0 ７′が「１」であるから、第
２の排他的論理和回路１８の出力ＤＡＴＡ0 ７は「１」
となり、この値が第８ビット目のデータ値として出力さ
れる。
側では、ＤＰＲＡＭ１０のメモリ内容が正しく記憶さ
れ、その通りに読み出されたとすりば図２（ｂ）に示す
如く出力側の第２のパリティ生成回路１６の出力は
「０」となり、ＤＡＴＡ0 ７′が「１」であるから、第
２の排他的論理和回路１８の出力ＤＡＴＡ0 ７は「１」
となり、この値が第８ビット目のデータ値として出力さ
れる。
【００１５】次に、このＤＡＴＡ0 ７「１」とＤＡＴＡ
0 ７′「１」とが第３の排他的論理和回路２０へ入力さ
れると、それぞれ「１」と「１」であるから、その出力
は「０」となり、更に、パリティ生成回路１６の出力
「０」と排他的論理和回路２０の出力「０」が第４の排
他的論理和回路２２へ供給され、それぞれ「０」と
「０」であるから、その出力は「０」となり、これがメ
モリから読み出したデータのチェック結果であり、入力
データＤＡＴＡi ０〜ＤＡＴＡi ６のパリティ値「０」
と出力データＤＡＴＡ0 ０〜ＤＡＴＡ0 ６のパリティ値
「０」とが等しくなり、この一致によりエラーは存在し
ないことが確認される。エラーがない場合はこのチェッ
ク結果が必ず「０」となる。
0 ７′「１」とが第３の排他的論理和回路２０へ入力さ
れると、それぞれ「１」と「１」であるから、その出力
は「０」となり、更に、パリティ生成回路１６の出力
「０」と排他的論理和回路２０の出力「０」が第４の排
他的論理和回路２２へ供給され、それぞれ「０」と
「０」であるから、その出力は「０」となり、これがメ
モリから読み出したデータのチェック結果であり、入力
データＤＡＴＡi ０〜ＤＡＴＡi ６のパリティ値「０」
と出力データＤＡＴＡ0 ０〜ＤＡＴＡ0 ６のパリティ値
「０」とが等しくなり、この一致によりエラーは存在し
ないことが確認される。エラーがない場合はこのチェッ
ク結果が必ず「０」となる。
【００１６】次に、図３（ａ）（ｂ）に元のデータが
「００００１１１０」のときを示す。即ち、入力データ
ＤＡＴＡi ０〜ＤＡＴＡi ６中の「１」の総和が奇数で
あり、かつ第８ビット値ＤＡＴＡi ７が「０」である場
合を示す。この場合、入力側の第１のパリティ生成回路
１２の出力は「０」となり、排他的論理和回路１４の出
力は、入力が「０」と「０」であるから、第８ビット目
はＤＡＴＡi ７′「０」となる。これがＤＰＲＡＭ１０
へ供給される。
「００００１１１０」のときを示す。即ち、入力データ
ＤＡＴＡi ０〜ＤＡＴＡi ６中の「１」の総和が奇数で
あり、かつ第８ビット値ＤＡＴＡi ７が「０」である場
合を示す。この場合、入力側の第１のパリティ生成回路
１２の出力は「０」となり、排他的論理和回路１４の出
力は、入力が「０」と「０」であるから、第８ビット目
はＤＡＴＡi ７′「０」となる。これがＤＰＲＡＭ１０
へ供給される。
【００１７】一方メモリ出力側では同図（ｂ）に示す如
くデータメモリＤＰＲＡＭ１０内の記憶データが正しい
とすると、出力側の第２のパリティ生成回路１６の出力
「０」、ＤＡＴＡ0 ７′は「０」であるから、排他的論
理和回路１８の出力は「０」になり、この値がメモリに
入力された元データ値である。更に、排他的論理和回路
２０の出力も「０」、同じく排他的論理和回路２２の出
力すなわちメモリチェック値も「０」となり、同様にエ
ラーの不存在を確認できる。
くデータメモリＤＰＲＡＭ１０内の記憶データが正しい
とすると、出力側の第２のパリティ生成回路１６の出力
「０」、ＤＡＴＡ0 ７′は「０」であるから、排他的論
理和回路１８の出力は「０」になり、この値がメモリに
入力された元データ値である。更に、排他的論理和回路
２０の出力も「０」、同じく排他的論理和回路２２の出
力すなわちメモリチェック値も「０」となり、同様にエ
ラーの不存在を確認できる。
【００１８】図４（ａ）（ｂ）に元のデータが「１００
０１０１０」のとき、すなわち入力データＤＡＴＡi ０
〜ＤＡＴＡi ６中の「１」の総和が偶数であり、かつ第
８ビット目のＤＡＴＡi ７が「１」である場合を示す。
この場合、パリティ生成回路１２の出力は「１」とな
り、排他的論理和回路１４の出力は「１」と「１」であ
るから「０」となる。
０１０１０」のとき、すなわち入力データＤＡＴＡi ０
〜ＤＡＴＡi ６中の「１」の総和が偶数であり、かつ第
８ビット目のＤＡＴＡi ７が「１」である場合を示す。
この場合、パリティ生成回路１２の出力は「１」とな
り、排他的論理和回路１４の出力は「１」と「１」であ
るから「０」となる。
【００１９】従って、元のデータの第８ビット目が
「１」であるにもかかわらず、これを「０」に置換して
メモリする。
「１」であるにもかかわらず、これを「０」に置換して
メモリする。
【００２０】このデータがＤＰＲＡＭ１０内に正しく記
憶され、そのとおりに出力された場合には、同図（ｂ）
に示す如くパリティ生成回路１６の出力は「１」、ＤＡ
ＴＡ0 ７′は「０」となり、排他的論理和回路１８の出
力は「１」となる。従って、この値「１」をデータの第
８ビット目の値として出力する。
憶され、そのとおりに出力された場合には、同図（ｂ）
に示す如くパリティ生成回路１６の出力は「１」、ＤＡ
ＴＡ0 ７′は「０」となり、排他的論理和回路１８の出
力は「１」となる。従って、この値「１」をデータの第
８ビット目の値として出力する。
【００２１】更に、排他的論理和回路２０の出力は
「１」、又前記出力側パリティ値は「１」であるから両
者が入力される。排他的論理和回路２２の出力は「０」
となって、エラーなく入出力されたことが判定できる。
すなわち、入力側のパリティビットと出力側のパリティ
ビットとが一致したときは、必ずメモリチェック値は
「０」となる。
「１」、又前記出力側パリティ値は「１」であるから両
者が入力される。排他的論理和回路２２の出力は「０」
となって、エラーなく入出力されたことが判定できる。
すなわち、入力側のパリティビットと出力側のパリティ
ビットとが一致したときは、必ずメモリチェック値は
「０」となる。
【００２２】図５（ａ）（ｂ）には元のデータが「００
００１０１０」のとき、すなわち入力データＤＡＴＡi
０〜ＤＡＴＡi ６中の「１」の総和が偶数であり、かつ
チェックコードＤＡＴＡi ７が「０」である場合を示
す。この場合、パリティ生成回路１２の出力は「１」で
あり、チェックコードＤＡＴＡi ７は「０」であるか
ら、排他的論理和回路１４の出力は「１」となる。そこ
で、上記と同様に第８ビット目のデータ値を「１」に置
換してメモリに記憶する。
００１０１０」のとき、すなわち入力データＤＡＴＡi
０〜ＤＡＴＡi ６中の「１」の総和が偶数であり、かつ
チェックコードＤＡＴＡi ７が「０」である場合を示
す。この場合、パリティ生成回路１２の出力は「１」で
あり、チェックコードＤＡＴＡi ７は「０」であるか
ら、排他的論理和回路１４の出力は「１」となる。そこ
で、上記と同様に第８ビット目のデータ値を「１」に置
換してメモリに記憶する。
【００２３】正しくデータメモリＤＰＲＡＭ１０内にデ
ータが記憶され且つ、その通りに出力されたとすると、
出力側パリティ生成回路１６の出力は「１」、ＤＡＴＡ
0 ７′は「１」となって排他的論理和回路１８の出力は
「０」となり、入力された第８ビット目が正しく復元さ
れることが分かる。又、排他的論理和回路２０の出力は
「１」と「０」とで「１」、排他的論理和回路２２の出
力は「１」と「１」とでチェック値「０」となり、エラ
ーのないことを確認できる。以上の説明では全くエラー
が存在しない場合を示したが、データのいづれかの値が
変化するとチェック値が「１」になることは説明を要し
ないであろう。
ータが記憶され且つ、その通りに出力されたとすると、
出力側パリティ生成回路１６の出力は「１」、ＤＡＴＡ
0 ７′は「１」となって排他的論理和回路１８の出力は
「０」となり、入力された第８ビット目が正しく復元さ
れることが分かる。又、排他的論理和回路２０の出力は
「１」と「０」とで「１」、排他的論理和回路２２の出
力は「１」と「１」とでチェック値「０」となり、エラ
ーのないことを確認できる。以上の説明では全くエラー
が存在しない場合を示したが、データのいづれかの値が
変化するとチェック値が「１」になることは説明を要し
ないであろう。
【００２４】このような構成とすればメモリチェック用
のビットを付加することによるデータ容量の減少や、デ
ータメモリＤＰＲＡＭとして特別なカスタムメモリＬＳ
Ｉを設計することによる装置のコストアップ、或は大型
化を伴うことなく、データメモリのチェックを小規模か
つ低廉な費用で実現することができる。又、この方法及
び装置はメモリ装置に限らず一般的なデータ伝送におけ
るパリティチェックにも広範囲に利用できることは明か
である。尚、実施例では第８ビット目、即ち最大桁目を
パリティチェック用に変化させるようにしたが、本発明
の実施にあたってはこの例に限らず任意のビットを用い
てもよい。更には変化させるビットは一つに限らず複数
とし、夫々に対応する如く論理回路を配置すればよい。
のビットを付加することによるデータ容量の減少や、デ
ータメモリＤＰＲＡＭとして特別なカスタムメモリＬＳ
Ｉを設計することによる装置のコストアップ、或は大型
化を伴うことなく、データメモリのチェックを小規模か
つ低廉な費用で実現することができる。又、この方法及
び装置はメモリ装置に限らず一般的なデータ伝送におけ
るパリティチェックにも広範囲に利用できることは明か
である。尚、実施例では第８ビット目、即ち最大桁目を
パリティチェック用に変化させるようにしたが、本発明
の実施にあたってはこの例に限らず任意のビットを用い
てもよい。更には変化させるビットは一つに限らず複数
とし、夫々に対応する如く論理回路を配置すればよい。
【００２５】
【発明の効果】以上説明したように、本発明によれば、
データメモリの入出力側にパリティ生成回路と排他的論
理和回路を付加することにより、メモリチェック用のビ
ットを付加せずにデータメモリをはじめデータ伝送時の
チェックをできるように構成したので、同一ビット数に
よってより多くのデータを表わし又同時に装置の小規模
化と共に低価格化を図るうえで著しい効果が得られる。
データメモリの入出力側にパリティ生成回路と排他的論
理和回路を付加することにより、メモリチェック用のビ
ットを付加せずにデータメモリをはじめデータ伝送時の
チェックをできるように構成したので、同一ビット数に
よってより多くのデータを表わし又同時に装置の小規模
化と共に低価格化を図るうえで著しい効果が得られる。
【図１】本発明回路の構成図である。
【図２】（ａ）及び（ｂ）は本発明の具体例を示す図で
ある。
ある。
【図３】（ａ）及び（ｂ）は本発明の具体例を示す図で
ある。
ある。
【図４】（ａ）及び（ｂ）は本発明の具体例を示す図で
ある。
ある。
【図５】（ａ）及び（ｂ）は本発明の具体例を示す図で
ある。
ある。
【図６】従来の回路構成図である。
【図７】従来の他の回路構成図である。
１０ データメモリＤＰＲＡＭ １２ 第１パリティ生成回路 １４ 第１排他的論理和回路 １６ 第２パリティ生成回路 １８ 第２排他的論理和回路 ２０ 第３排他的論理和回路 ２２ 第４排他的論理和回路
Claims (4)
- 【請求項１】 伝送すべき又はメモリすべきｎビットデ
ータのうち所定ビットのパリティ値を求め、該パリティ
値とパリティ対象外のビット値とに基づいて該パリティ
対象外のビット値を決定すると共に受信側又は前記メモ
リから読み出した側においては前記所定ビットのパリテ
ィ値を求め、該パリティ値とパリティ対象外のビット値
とから受信し、又はメモリから読み出したデータの誤り
を検出することを特徴とするデータチェック方法。 - 【請求項２】 伝送すべき又はメモリすべきｎビットデ
ータのうちｎ−１ビットのパリティ値を生成する手段
と、該パリティ値とパリティ対象外のビット値との排他
的論理和を求める手段と、該排他的論理和を当該データ
のパリティ対象外のビット値として伝送し、又はメモリ
する手段を具えたことを特徴とするデータチェック回
路。 - 【請求項３】 受信し又はメモリから読み出したｎビッ
トのデータのうちｎ−１ビットのパリティ値を生成する
手段と、該パリティ値とパリティ対象外のビット値との
排他的論理和を得ると共に、該論理和を前記パリティ対
象外のデータビットの復元値として前記ｎ−１ビットの
第ｎ番目のビットデータとして加え出力する手段と、前
記論理和と前記パリティ対象外のビット値との排他的論
理和を得る第２の手段と、該第２の論理和出力と前記パ
リティ値との排他的論理和を求める第３の論理和手段を
具えたことを特徴とするデータチェック回路。 - 【請求項４】 ｎビットの入力データが記憶されるデー
タメモリと、前記入力データ中の所定ビットのパリティ
を生成する第１パリティ生成回路と、前記データメモリ
の出力データの所定ビットのパリティを生成する第２パ
リティ生成回路と、前記第１パリティ生成回路の出力と
前記入力データ中のパリティ対象外のビットの排他的論
理和を得該論理和をデータの１ビットとして前記メモリ
に入力する第１の排他的論理和回路と、前記第２パリテ
ィ生成回路の出力と前記出力データ中のパリティ対象外
のビットとの排他的論理和を得ると共にその出力を前記
パリティ対象外の復元データとして出力する第２排他的
論理和回路と、前記出力データ中のパリティ対象外のビ
ットと前記第２排他的論理和回路の出力との排他的論理
和を得る第３排他的論理和回路と、この第３排他的論理
和回路の出力と前記第２パリティ生成回路の出力とが入
力されメモリチェック値を出力する第４の排他的論理和
回路と、を備えたことを特徴とするデータチェック回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4219822A JPH0652002A (ja) | 1992-07-27 | 1992-07-27 | データチェック方法及び回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4219822A JPH0652002A (ja) | 1992-07-27 | 1992-07-27 | データチェック方法及び回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0652002A true JPH0652002A (ja) | 1994-02-25 |
Family
ID=16741586
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4219822A Pending JPH0652002A (ja) | 1992-07-27 | 1992-07-27 | データチェック方法及び回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0652002A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN114756404A (zh) * | 2022-06-15 | 2022-07-15 | 上海江波龙数字技术有限公司 | 数据处理方法、装置、电子设备及存储介质 |
-
1992
- 1992-07-27 JP JP4219822A patent/JPH0652002A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN114756404A (zh) * | 2022-06-15 | 2022-07-15 | 上海江波龙数字技术有限公司 | 数据处理方法、装置、电子设备及存储介质 |
| CN114756404B (zh) * | 2022-06-15 | 2024-04-05 | 上海江波龙数字技术有限公司 | 数据处理方法、装置、电子设备及存储介质 |
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