JPH0750344A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH0750344A JPH0750344A JP6198604A JP19860494A JPH0750344A JP H0750344 A JPH0750344 A JP H0750344A JP 6198604 A JP6198604 A JP 6198604A JP 19860494 A JP19860494 A JP 19860494A JP H0750344 A JPH0750344 A JP H0750344A
- Authority
- JP
- Japan
- Prior art keywords
- channel
- amorphous layer
- annealing
- source
- substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】Ｐチャンネル、Ｎチャンネル領域の両方の微細
化を可能にし、ＣＭＯＳＬＳＩの高集積化を可能にする
低温秒単位アニール技術による半導体の製造方法を提供
することを目的とする。 【構成】本発明は、半導体基坂として結晶方位面（１０
０）のシリコンを用いること及びＰチャンネル領域には
ＢＦ2 、ＮチャンネルにはＰ注入によりアモルファス層
を形成後、低温（８００℃以上１１００℃以下）秒単位
アニールすることを特徴とする。即ち、（１１１）基板
に比べてアモルファス層と基板との界面の下の領域の二
次欠陥が少ない（１００）基板を用いて、低温短時間
（秒単位）アニールを行なうことを特徴とする。
化を可能にし、ＣＭＯＳＬＳＩの高集積化を可能にする
低温秒単位アニール技術による半導体の製造方法を提供
することを目的とする。 【構成】本発明は、半導体基坂として結晶方位面（１０
０）のシリコンを用いること及びＰチャンネル領域には
ＢＦ2 、ＮチャンネルにはＰ注入によりアモルファス層
を形成後、低温（８００℃以上１１００℃以下）秒単位
アニールすることを特徴とする。即ち、（１１１）基板
に比べてアモルファス層と基板との界面の下の領域の二
次欠陥が少ない（１００）基板を用いて、低温短時間
（秒単位）アニールを行なうことを特徴とする。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方法
に関する。特にＣＭＯＳ ＶＬＳＩの製造において有効
である。
に関する。特にＣＭＯＳ ＶＬＳＩの製造において有効
である。
【０００２】
【従来の技術】従来、イオン注入層のアニールは、電気
炉を用いて行なわれ、分単位（例えば、９５０℃３０
分）の熱処理のため、注入された不純物が再分布し拡散
する。
炉を用いて行なわれ、分単位（例えば、９５０℃３０
分）の熱処理のため、注入された不純物が再分布し拡散
する。
【０００３】
【発明が解決しようとする課題】このためＭＯＳ・ＦＥ
Ｔのソース・ドレイン高濃度注入層においては、不純物
イオンの拡散のため、ゲート長を短かくするとパンチス
ルーが生じゲート長を２μｍ以下にすることが困難であ
る。特にＣＭＯＳ ＬＳＩではＰチャンネルのソース・
ドレイン領域にＢまたはＢＦ2 が注入されるため、高温
アニールにおけるＰチャンネル・ソース・ドレインの横
拡がりが大きく、ＬＳＩの微細化、高集積化を困難にし
ている。また、（１１１）結晶方位面を持つＳｉウエー
ハにＡｓイオンが注入された場合、ｎ+−ｐ-の接合リー
ク電流を、約１ｎＡ／ｃｍ2 に減少させるためには、１
２００℃ ８秒程度の熱処理が必要である。Ａｓの場
合、拡散係数が小さいため、１２００℃ ８秒の熱処理
でもＡｓイオンの再分布による拡散は小さく、１０００
Å程度であるが、ＢまたはＢＦ2 は拡散係数が大きく、
１２００℃ ８秒のアニールにより２０００Å以上の再
分布により拡散が生じる。このため、ＣＭＯＳ ＬＳＩ
の製造において、（１１１）方位面のＳｉ基板を用い
て、Ｐチャンネル領域にＢ、Ｎチャンネル領域にＡｓを
注入後、高温短時間熱処理によりアニールする従来の方
法は、ＣＭＯＳ ＬＳＩの微細化、特にＰチャンネル領
域の微細化を困難にしていた。
Ｔのソース・ドレイン高濃度注入層においては、不純物
イオンの拡散のため、ゲート長を短かくするとパンチス
ルーが生じゲート長を２μｍ以下にすることが困難であ
る。特にＣＭＯＳ ＬＳＩではＰチャンネルのソース・
ドレイン領域にＢまたはＢＦ2 が注入されるため、高温
アニールにおけるＰチャンネル・ソース・ドレインの横
拡がりが大きく、ＬＳＩの微細化、高集積化を困難にし
ている。また、（１１１）結晶方位面を持つＳｉウエー
ハにＡｓイオンが注入された場合、ｎ+−ｐ-の接合リー
ク電流を、約１ｎＡ／ｃｍ2 に減少させるためには、１
２００℃ ８秒程度の熱処理が必要である。Ａｓの場
合、拡散係数が小さいため、１２００℃ ８秒の熱処理
でもＡｓイオンの再分布による拡散は小さく、１０００
Å程度であるが、ＢまたはＢＦ2 は拡散係数が大きく、
１２００℃ ８秒のアニールにより２０００Å以上の再
分布により拡散が生じる。このため、ＣＭＯＳ ＬＳＩ
の製造において、（１１１）方位面のＳｉ基板を用い
て、Ｐチャンネル領域にＢ、Ｎチャンネル領域にＡｓを
注入後、高温短時間熱処理によりアニールする従来の方
法は、ＣＭＯＳ ＬＳＩの微細化、特にＰチャンネル領
域の微細化を困難にしていた。
【０００４】
【課題を解決するための手段】本発明は、かかる従来の
欠点を補ない、Ｐチャンネル、Ｎチャンネル領域の両方
の微細化を可能にし、ＣＭＯＳ ＬＳＩの高集積化を可
能にする低温秒単位アニール技術による半導体の製造方
法を提供することを目的とする。
欠点を補ない、Ｐチャンネル、Ｎチャンネル領域の両方
の微細化を可能にし、ＣＭＯＳ ＬＳＩの高集積化を可
能にする低温秒単位アニール技術による半導体の製造方
法を提供することを目的とする。
【０００５】本発明は、半導体基板として結晶方位面
（１００）のシリコンを用いること及びＰチャンネル領
域にはＢＦ2 、ＮチャンネルにはＰ注入によりアモルフ
ァス層を形成後、低温（８００℃以上１１００℃以下）
秒単位アニールすることを特徴とする。即ち、（１１
１）基仮に比べてアモルファス層と基板との界面の下の
領域の二次欠陥が少ない（１００）基板を用いて、低温
短時間（秒単位）アニールを行なうことを特徴とする。
（１００）のシリコンを用いること及びＰチャンネル領
域にはＢＦ2 、ＮチャンネルにはＰ注入によりアモルフ
ァス層を形成後、低温（８００℃以上１１００℃以下）
秒単位アニールすることを特徴とする。即ち、（１１
１）基仮に比べてアモルファス層と基板との界面の下の
領域の二次欠陥が少ない（１００）基板を用いて、低温
短時間（秒単位）アニールを行なうことを特徴とする。
【０００６】
【実施例】以下、本発明を実施例を用いて説明する。
【０００７】図１は、本発明によるＣＭＯＳ ＦＥＴの
断面図であり、基板１には（１００）結晶方位面を持つ
シリコンを用い、Ｐチャンネルソース・ドレイン８領域
はＢＦ2 イオン注入層、Ｎチャンネルソース・ドレイン
領域９には、Ｐイオン注入層が用いられることを特徴と
する。
断面図であり、基板１には（１００）結晶方位面を持つ
シリコンを用い、Ｐチャンネルソース・ドレイン８領域
はＢＦ2 イオン注入層、Ｎチャンネルソース・ドレイン
領域９には、Ｐイオン注入層が用いられることを特徴と
する。
【０００８】シリコン（１００）基板に、Ｎ ｗｅｌｌ
２・Ｐ ｗｅｌｌ３を形成後、ＬＯＣＯＳ４により能動
素子を分離し、ゲート膜Ｓｉ０2 ６及びゲート電極５を
形成後、Ｐチャンネル・ソース・ドレイン領域８にはＢ
Ｆ2 を注入し浅いアモルファス層を形成、Ｎチャンネル
・ソース・ドレイン領域９にはＰを注入し浅いアモルフ
ァス層を形成する。絶縁ＰＳＧ膜７を蓄積後、ハロジエ
ン・ランプまたはグラフアイト・ヒータによりアイソ・
サーマル・アニールにより、イオン注入層の再結晶化、
活性化を行なう。ここで、ＢＦ2 によるイオン注入アモ
ルフアス層及びＰによるイオン注入アモルフアス層は、
基板がＳｉ（１００）の場合低温短時間（例えば８００
℃１秒）で再結晶化し、活性化する。
２・Ｐ ｗｅｌｌ３を形成後、ＬＯＣＯＳ４により能動
素子を分離し、ゲート膜Ｓｉ０2 ６及びゲート電極５を
形成後、Ｐチャンネル・ソース・ドレイン領域８にはＢ
Ｆ2 を注入し浅いアモルファス層を形成、Ｎチャンネル
・ソース・ドレイン領域９にはＰを注入し浅いアモルフ
ァス層を形成する。絶縁ＰＳＧ膜７を蓄積後、ハロジエ
ン・ランプまたはグラフアイト・ヒータによりアイソ・
サーマル・アニールにより、イオン注入層の再結晶化、
活性化を行なう。ここで、ＢＦ2 によるイオン注入アモ
ルフアス層及びＰによるイオン注入アモルフアス層は、
基板がＳｉ（１００）の場合低温短時間（例えば８００
℃１秒）で再結晶化し、活性化する。
【０００９】この時、接合のリーク電流も１ｎＡ／ｃｍ
2と小さい。
2と小さい。
【００１０】図２は、本発明の低温短時間アニールの温
度一時間の２次元空間図を示し、（Ａ）は、Ｓｉ（１０
０）基板にＢＦ2 またはＰ注入によるアモルファス層が
再結晶化・活性化し、接合リークが１ｎＡ／ｃｍ2 程度
の特性を持つために必要最低限の熱処理条件を示す。
（Ｂ）は、ＢＦ2 またはＰ注入層の不純物が再分布し拡
散が始まるアニール条件である。従って図２の斜線部分
の温度・時間空間で熱処理することにより、Ｐチャンネ
ル及びＮチャンネル領域のソース・ドレインが拡散せ
ず、しかも良好な接合を形成するため、両チャンネルの
微細化が可能になる。アニール後、コンタクト・ホール
を形成し、Ａｌ １０をパターニングすることによりＣ
ＭＯＳ・ＦＥＴが完成する。
度一時間の２次元空間図を示し、（Ａ）は、Ｓｉ（１０
０）基板にＢＦ2 またはＰ注入によるアモルファス層が
再結晶化・活性化し、接合リークが１ｎＡ／ｃｍ2 程度
の特性を持つために必要最低限の熱処理条件を示す。
（Ｂ）は、ＢＦ2 またはＰ注入層の不純物が再分布し拡
散が始まるアニール条件である。従って図２の斜線部分
の温度・時間空間で熱処理することにより、Ｐチャンネ
ル及びＮチャンネル領域のソース・ドレインが拡散せ
ず、しかも良好な接合を形成するため、両チャンネルの
微細化が可能になる。アニール後、コンタクト・ホール
を形成し、Ａｌ １０をパターニングすることによりＣ
ＭＯＳ・ＦＥＴが完成する。
【００１１】
【発明の効果】以上説明したように、本発明による半導
体装置の製造方法を用いれば、Ｐチャンネル領域の不純
物であるボロン及びＮチャンネル領域の不純物であるリ
ンの再分布による拡散の生じない低温短時間でアニール
を行なうため、Ｐチャンネル及びＮチャンネル領域の微
細化が可能となり、高集積化されたＣＭＯＳ ＬＳＩを
提供することができる。ＣＭＯＳＬＳＩを提供すること
をできる。
体装置の製造方法を用いれば、Ｐチャンネル領域の不純
物であるボロン及びＮチャンネル領域の不純物であるリ
ンの再分布による拡散の生じない低温短時間でアニール
を行なうため、Ｐチャンネル及びＮチャンネル領域の微
細化が可能となり、高集積化されたＣＭＯＳ ＬＳＩを
提供することができる。ＣＭＯＳＬＳＩを提供すること
をできる。
【図１】本発明によるＣＭＯＳ・ＦＥＴの断面図。
【図２】本発明による低温短時間アニールの温度一時間
の２次元空間図。
の２次元空間図。
１・・・（１００）結晶方位面を持つシリコン基坂 ２・・・Ｎ ｗｅｌｌ ３・・・Ｐ ｗｅｌｌ ４・・・ＬＯＣＯＳ ５・・・ゲート電極 ６・・・ゲート酸化膜 ７・・・層間絶縁膜 ８・・・ＢＦ2 注入層 ９・・・Ｐ注入層 １０・・ＡＬ配線 Ａ・・・再結晶に必要な最低温度・時間アニール条件 Ｂ・・・ソース・ドレイン不純物が拡散しない最高温度
・時間アニール条件
・時間アニール条件
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成６年９月１９日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正内容】
【特許請求の範囲】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００４
【補正方法】変更
【補正内容】
【０００４】
【課題を解決するための手段】本発明は、かかる従来の
欠点を補ない、接合リーク電流の低く高集積化を可能に
する低温秒単位アニール技術による半導体の製造方法を
提供することを目的とする。
欠点を補ない、接合リーク電流の低く高集積化を可能に
する低温秒単位アニール技術による半導体の製造方法を
提供することを目的とする。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０００５
【補正方法】変更
【補正内容】
【０００５】本発明は、半導体基体として結晶方位面
（１００）のシリコンを用いること及びＢＦ２もしくは
Ｐ注入によりアモルファス層を形成後、低温（８００℃
以上１１００℃以下）秒単位アニールすることを特徴と
する。即ち、（１１１）基仮に比べてアモルファス層と
基板との界面の下の領域の二次欠陥が少ない（１００）
基板を用いて、低温短時間（秒単位）アニールを行なう
ことを特徴とする。
（１００）のシリコンを用いること及びＢＦ２もしくは
Ｐ注入によりアモルファス層を形成後、低温（８００℃
以上１１００℃以下）秒単位アニールすることを特徴と
する。即ち、（１１１）基仮に比べてアモルファス層と
基板との界面の下の領域の二次欠陥が少ない（１００）
基板を用いて、低温短時間（秒単位）アニールを行なう
ことを特徴とする。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００１１
【補正方法】変更
【補正内容】
【００１１】
【発明の効果】以上説明したように、本発明による半導
体装置の製造方法を用いれば、Ｐチャンネル領域の不純
物であるボロン及びＮチャンネル領域の不純物であるリ
ンの再分布による拡散の生じない低温短時間でアニール
を行なうため、Ｐチャンネル及びＮチャンネル領域の微
細化が可能となり、高集積化されたＣＭＯＳ ＬＳＩを
提供することができる。また接合リーク電流の少ない不
純物拡散層を形成することができるという効果を有する
ものである。
体装置の製造方法を用いれば、Ｐチャンネル領域の不純
物であるボロン及びＮチャンネル領域の不純物であるリ
ンの再分布による拡散の生じない低温短時間でアニール
を行なうため、Ｐチャンネル及びＮチャンネル領域の微
細化が可能となり、高集積化されたＣＭＯＳ ＬＳＩを
提供することができる。また接合リーク電流の少ない不
純物拡散層を形成することができるという効果を有する
ものである。
Claims (1)
- 【請求項１】（１００）結晶方位面のシリコン基板にＢ
Ｆ２+ イオンを注入してＰチャンネルトランジス夕のソ
ース・ドレイン領域となる第１アモルファス層を形成す
る工程、前記シリコン基板にＰ+ イオンを注入してＮチ
ャンネルトランジス夕のソース・ドレイン領域となる第
２アモルファス層を形成する工程、前記半導体基板を８
００℃以上１１００℃以下の温度で秒単位アニールをし
て前記第１アモルファス層及び前記第２アモルファス層
を活性化させることにより再結晶化する工程を有するこ
とを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6198604A JP2601209B2 (ja) | 1994-08-23 | 1994-08-23 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6198604A JP2601209B2 (ja) | 1994-08-23 | 1994-08-23 | 半導体装置の製造方法 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58194825A Division JPS6085512A (ja) | 1983-10-18 | 1983-10-18 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0750344A true JPH0750344A (ja) | 1995-02-21 |
| JP2601209B2 JP2601209B2 (ja) | 1997-04-16 |
Family
ID=16393964
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6198604A Expired - Lifetime JP2601209B2 (ja) | 1994-08-23 | 1994-08-23 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2601209B2 (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56100412A (en) * | 1979-12-17 | 1981-08-12 | Sony Corp | Manufacture of semiconductor device |
-
1994
- 1994-08-23 JP JP6198604A patent/JP2601209B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56100412A (en) * | 1979-12-17 | 1981-08-12 | Sony Corp | Manufacture of semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2601209B2 (ja) | 1997-04-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4272880A (en) | MOS/SOS Process | |
| US7435658B2 (en) | Method of manufacturing metal-oxide-semiconductor transistor | |
| JPH04226066A (ja) | Ｂｉｃｍｏｓ装置及びその製造方法 | |
| JPH04226064A (ja) | 半導体装置用の相互接続体及びその製造方法 | |
| US6051459A (en) | Method of making N-channel and P-channel IGFETs using selective doping and activation for the N-channel gate | |
| US5723356A (en) | Fabrication method for semiconductor device | |
| JP2004072073A (ja) | 半導体デバイスの製造方法および半導体デバイス | |
| US6159812A (en) | Reduced boron diffusion by use of a pre-anneal | |
| JP4733912B2 (ja) | 半導体装置の製造方法 | |
| US6025219A (en) | Method of manufacturing a semiconductor device having MOS transistor and bipolar transistor in mixture on the same substrate | |
| JP3356629B2 (ja) | 横型ｍｏｓトランジスタの製造方法 | |
| JPH0750344A (ja) | 半導体装置の製造方法 | |
| JPH1050860A (ja) | 半導体装置およびその製造方法 | |
| JP2700320B2 (ja) | 半導体装置の製造方法 | |
| JPH0575041A (ja) | Ｃｍｏｓ半導体装置 | |
| JPH0466379B2 (ja) | ||
| US7157322B2 (en) | Semiconductor device and method for manufacturing same | |
| JPH0582052B2 (ja) | ||
| JPS6245179A (ja) | 半導体装置の製造方法 | |
| JPH02237024A (ja) | 半導体装置及びその製造方法 | |
| JPH0575045A (ja) | 半導体装置の製造方法 | |
| JP2953915B2 (ja) | 半導体集積回路装置及びその製造方法 | |
| JPH06350086A (ja) | 半導体装置の製造方法 | |
| JP3379312B2 (ja) | 半導体への不純物拡散抑制方法、半導体への不純物選択拡散方法、半導体装置及び半導体装置の製造方法 | |
| JPH0488666A (ja) | 半導体集積回路装置およびその製造方法 |