JPH0287567A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0287567A JPH0287567A JP23874188A JP23874188A JPH0287567A JP H0287567 A JPH0287567 A JP H0287567A JP 23874188 A JP23874188 A JP 23874188A JP 23874188 A JP23874188 A JP 23874188A JP H0287567 A JPH0287567 A JP H0287567A
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- type impurity
- polycrystalline silicon
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Links
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Landscapes
- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[産業上の利用分野]
本発明は、半導体装置の製造方法に適用して有効な技術
に関するもので1例えば、半導体基板上にnチャネルM
IS及びpチャネルMISがそれぞれ形成された半導体
装置の製造方法に利用して有効な技術に関するものであ
る。
に関するもので1例えば、半導体基板上にnチャネルM
IS及びpチャネルMISがそれぞれ形成された半導体
装置の製造方法に利用して有効な技術に関するものであ
る。
[従来の技術]
従来、半導体装置の種類としてはnチャネルMO8が主
流を占めていたが、集積度の増大と共に発熱が重要な問
題となってきたことから、近年においては、消費電力の
小さいCM OS (Complementary
M OS )が良く使用されるに至った。
流を占めていたが、集積度の増大と共に発熱が重要な問
題となってきたことから、近年においては、消費電力の
小さいCM OS (Complementary
M OS )が良く使用されるに至った。
この所謂CMO8の製造プロセスについては、例えば、
昭和61年12月15日に株式会社培風館から発行され
た「超高速MOSデバイス」初版第2刷第126頁〜第
129頁に記載されている。
昭和61年12月15日に株式会社培風館から発行され
た「超高速MOSデバイス」初版第2刷第126頁〜第
129頁に記載されている。
このCMO8の製造プロセスの概要を説明すれば次のと
おりである。
おりである。
例えば、半導体基板としてp形シリコン基板を用いる場
合には、先ず、nウェル形成を行ない、その後、厚いフ
ィールド酸化膜とこのフィールド酸化膜下にチャネルス
トッパ層とをそれぞれ形成し、NMO8,PMO5各領
域にチャネルイオンを注入する。次に、不純物の添加さ
れたゲート電極を形成した後、NMO5,PMO5各領
域にソース、ドレイン拡散層を形成する。そして、全体
に絶縁膜を被着してコンタクト孔を開口し、例えば、ア
ルミニウムによる配線を行なった後、保護膜を全体に被
覆する。
合には、先ず、nウェル形成を行ない、その後、厚いフ
ィールド酸化膜とこのフィールド酸化膜下にチャネルス
トッパ層とをそれぞれ形成し、NMO8,PMO5各領
域にチャネルイオンを注入する。次に、不純物の添加さ
れたゲート電極を形成した後、NMO5,PMO5各領
域にソース、ドレイン拡散層を形成する。そして、全体
に絶縁膜を被着してコンタクト孔を開口し、例えば、ア
ルミニウムによる配線を行なった後、保護膜を全体に被
覆する。
ここで、NMO5またはPMOSの何れが一方だけより
なる半導体装置においては、上記拡散層と配線用金属と
の間に、コンタク1〜する拡散層と同じ導電型の不純物
が導入された多結晶シリコンよりなるパッドを設け、該
パッドを介して上記拡散層の電極の引出しが行なわれて
いる。
なる半導体装置においては、上記拡散層と配線用金属と
の間に、コンタク1〜する拡散層と同じ導電型の不純物
が導入された多結晶シリコンよりなるパッドを設け、該
パッドを介して上記拡散層の電極の引出しが行なわれて
いる。
この拡散層の電極を直接配線用金属により引出さずに、
パッドを介して引出した理由を述べれば下記のとおりで
ある。
パッドを介して引出した理由を述べれば下記のとおりで
ある。
すなわち、パッドを設けず、配線用の金属を直接拡散層
にコンタクトさせる場合には、配線用の金属が充填され
るコンタクト孔がゲートに触れないようにコンタクト孔
とゲートとの間の合せ余裕を大きくとらねばならず、半
導体隼積回路の微細化・高集積化が妨げられる。これに
対して、ゲート電極を覆う酸化膜に対してセルファライ
ンで形成されるパッドを上記ゲート電極とオーバラップ
する状態で設ければコンタクト孔とゲー1〜との間の合
せ余裕を考慮する必要はなくなる。つまり、このような
パッドを設けた場合には、コンタクト孔をゲート電極と
オーバラップした状態で設けられるので、半導体集精回
路の微細化・高集積化が図れることになる。
にコンタクトさせる場合には、配線用の金属が充填され
るコンタクト孔がゲートに触れないようにコンタクト孔
とゲートとの間の合せ余裕を大きくとらねばならず、半
導体隼積回路の微細化・高集積化が妨げられる。これに
対して、ゲート電極を覆う酸化膜に対してセルファライ
ンで形成されるパッドを上記ゲート電極とオーバラップ
する状態で設ければコンタクト孔とゲー1〜との間の合
せ余裕を考慮する必要はなくなる。つまり、このような
パッドを設けた場合には、コンタクト孔をゲート電極と
オーバラップした状態で設けられるので、半導体集精回
路の微細化・高集積化が図れることになる。
このパッドの導入はNMO3及びPMOSの混在するC
MO3にも同様に望まれる。
MO3にも同様に望まれる。
[発明が解決しようとする課題]
しかしながら、CMO8に対して上記パッドを導入する
場合には、以下の問題点がある。
場合には、以下の問題点がある。
すなわち、NMO8領域のパッドをなす多結晶シリコン
層にはn形の不純物を、PMO3領域のパッドをなす多
結晶シリコン層にはp形の不純物をそれぞれ導入しなけ
ればならないので、−度の熱拡散法によりパッドに不純
物を導入しようとすると、例えば、n形の不純物を熱拡
散した場合には、PMOS領域のバットにも同様にn形
の不純物が導入されてしまい、拡散層とパッドとの間に
pn接合が形成されてしまう。
層にはn形の不純物を、PMO3領域のパッドをなす多
結晶シリコン層にはp形の不純物をそれぞれ導入しなけ
ればならないので、−度の熱拡散法によりパッドに不純
物を導入しようとすると、例えば、n形の不純物を熱拡
散した場合には、PMOS領域のバットにも同様にn形
の不純物が導入されてしまい、拡散層とパッドとの間に
pn接合が形成されてしまう。
そこで、NMO3領域のパッド、PMO8領域のパッド
への不純物の導入を2度に分けて行なわなければならな
いが、その際には、先に熱処理を行なった領域のパッド
に、2度の熱処理が行なわれることとなるので、不純物
の濃度コントロールが非常に難しく、品質の面で問題と
なる。
への不純物の導入を2度に分けて行なわなければならな
いが、その際には、先に熱処理を行なった領域のパッド
に、2度の熱処理が行なわれることとなるので、不純物
の濃度コントロールが非常に難しく、品質の面で問題と
なる。
ここで、イオン注入法によりパッドに不純物を添加する
方法も考えられるが、パッドの側壁部に注入される不純
物が少なく、頚部においてパッドを構成するシリコンと
金属との反応が生じてしまい、その結果、シリコンの析
出によるコンタクト抵抗の増加や、該側壁部での金属の
断線が発生するので好ましくない。
方法も考えられるが、パッドの側壁部に注入される不純
物が少なく、頚部においてパッドを構成するシリコンと
金属との反応が生じてしまい、その結果、シリコンの析
出によるコンタクト抵抗の増加や、該側壁部での金属の
断線が発生するので好ましくない。
本発明は係る問題点に鑑みなされたものであって、パッ
ドに不純物を均等に導入でき、品質の向上が図れる半導
体装置の製造方法を提供することを目的としている。
ドに不純物を均等に導入でき、品質の向上が図れる半導
体装置の製造方法を提供することを目的としている。
この発明の前記ならびにそのほかの目的と新規な特徴に
ついては、本明細書の記述および添附図面から明らかに
なるであろう。
ついては、本明細書の記述および添附図面から明らかに
なるであろう。
[課題を解決するための手段]
本願において開示される発明のうち代表的なものの概要
を説明すれば、下記のとおりである。
を説明すれば、下記のとおりである。
すなわち、nチャネルMIS及びpチャネルM■S領域
にp型及びp型の不純物がそれぞれ添加された酸化膜を
被着し、熱処理することによって前記nチャネルMIS
が形成されることになる領域の多結晶シリコンにn形の
不純物を、前記nチャネルMISが形成されることにな
る領域の多結晶シリコンにp形の不純物を同時に導入す
るようにしたものである。
にp型及びp型の不純物がそれぞれ添加された酸化膜を
被着し、熱処理することによって前記nチャネルMIS
が形成されることになる領域の多結晶シリコンにn形の
不純物を、前記nチャネルMISが形成されることにな
る領域の多結晶シリコンにp形の不純物を同時に導入す
るようにしたものである。
[作用]
上記した手段によれば、多結晶シリコンと不純物が添加
された酸化膜とが接触した状態で熱処理が行なわれると
、該不純物が多結晶シリコン中へ均等に拡散するという
作用によって、NMIS領域内のパッドにはn形不純物
が、PMIS領域内のパッドにはP形不純物がそれぞれ
均一に導入されるようになり1品質の向上が図れるとい
う上記目的が達成されることになる。
された酸化膜とが接触した状態で熱処理が行なわれると
、該不純物が多結晶シリコン中へ均等に拡散するという
作用によって、NMIS領域内のパッドにはn形不純物
が、PMIS領域内のパッドにはP形不純物がそれぞれ
均一に導入されるようになり1品質の向上が図れるとい
う上記目的が達成されることになる。
[実施例]
以下、本発明に係る半導体装置の製造方法の実施例を図
面を参照しながら説明する。
面を参照しながら説明する。
第2図には本発明に係る半導体装置の実施例が示されて
いる。
いる。
この実施例の半導体装置は所謂CMO5型の半導体装置
であって、同一基板上にnチャネルMO8とpチャネル
MO8とがそれぞれ形成されている。
であって、同一基板上にnチャネルMO8とpチャネル
MO8とがそれぞれ形成されている。
上記実施例の半導体装置の製造方法の一例を説明すれば
下記のとおりである。
下記のとおりである。
例えば、半導体基板としてp形シリコン基板を用いる場
合には、先ず、p形シリコン基板1上にnウェル2の形
成を行ない、このnウェル2を設けることにより、基板
1表面をNMOS領域とPMOS領域に分離する。次に
、厚いフィールド酸化膜3とこのフィールド酸化膜3下
にチャネルストッパ層4とを設けることにより素子分離
を行ない、その後基板表面を露出させ、シリコン表面を
酸化してゲート酸化膜5を形成する。このゲート酸化膜
5を介してNMOS、PMO3それぞれの領域にチャネ
ルイオンを注入する。次に、不純物の添加されたゲート
電極6及びゲート電極6上の層間酸化膜8を形成し、該
ゲート電極6とフィールド酸化膜3をマスクとしてNM
OS、PMO3各領域にn形不純物、p形不純物をそれ
ぞれ軽く注入する。その後、第3図に示されるように、
全体に酸化膜16を、例えば、CVD法により積層し、
異方性のエツチングで加工することにより。
合には、先ず、p形シリコン基板1上にnウェル2の形
成を行ない、このnウェル2を設けることにより、基板
1表面をNMOS領域とPMOS領域に分離する。次に
、厚いフィールド酸化膜3とこのフィールド酸化膜3下
にチャネルストッパ層4とを設けることにより素子分離
を行ない、その後基板表面を露出させ、シリコン表面を
酸化してゲート酸化膜5を形成する。このゲート酸化膜
5を介してNMOS、PMO3それぞれの領域にチャネ
ルイオンを注入する。次に、不純物の添加されたゲート
電極6及びゲート電極6上の層間酸化膜8を形成し、該
ゲート電極6とフィールド酸化膜3をマスクとしてNM
OS、PMO3各領域にn形不純物、p形不純物をそれ
ぞれ軽く注入する。その後、第3図に示されるように、
全体に酸化膜16を、例えば、CVD法により積層し、
異方性のエツチングで加工することにより。
第4図に示されるようなサイドウオール16を形成し、
再び、NMOS、PMO3各領域にn形不純物、p形不
純物を注入し、ソース/ドレインとなるn形不純物拡散
層11、p形不純物拡散M12をそれぞれ形成する。n
形不純物としては、例えば、ヒ素が、p形不純物として
は、例えば、ホウ素がそれぞれ使用される。NMOS領
域にn形不純物を注入する場合にはPMO3領域にマス
クが、またPMO8領域にp形不純物を注入する場合に
はNMOS領域にマスクがそれぞれされる。
再び、NMOS、PMO3各領域にn形不純物、p形不
純物を注入し、ソース/ドレインとなるn形不純物拡散
層11、p形不純物拡散M12をそれぞれ形成する。n
形不純物としては、例えば、ヒ素が、p形不純物として
は、例えば、ホウ素がそれぞれ使用される。NMOS領
域にn形不純物を注入する場合にはPMO3領域にマス
クが、またPMO8領域にp形不純物を注入する場合に
はNMOS領域にマスクがそれぞれされる。
そして、以下が本発明゛の特徴とする工程であるが、先
ず、第1図に示されるように、拡散N11゜12の電極
を引出すための多結晶シリコン層7を、例えば、CVD
法により積層する。次に、n型不純物であるリンが添加
された酸化膜、所謂P S G酸化膜13を全体に積層
し、その上に、不純物の添加されていない酸化膜14a
を積層する。このPSG酸化膜13、酸化膜14aの形
成は、例えば、CVD法により行なわれる。次に、ホト
レジストをマスクとしてPMOS領域のみ上記PSG酸
化膜13.酸化膜14aを除去する。そして、今度は、
P型不純物であるボロンが添加された酸化膜、所謂BS
G酸化膜15を全体に積層し、その上に、不純物の添加
されていない酸化膜14bを積層する。このBSG酸化
膜15、酸化膜14bの形成は、PSG酸化膜13、酸
化膜14. aの形成と同様にCVD法により行なわれ
る。その後。
ず、第1図に示されるように、拡散N11゜12の電極
を引出すための多結晶シリコン層7を、例えば、CVD
法により積層する。次に、n型不純物であるリンが添加
された酸化膜、所謂P S G酸化膜13を全体に積層
し、その上に、不純物の添加されていない酸化膜14a
を積層する。このPSG酸化膜13、酸化膜14aの形
成は、例えば、CVD法により行なわれる。次に、ホト
レジストをマスクとしてPMOS領域のみ上記PSG酸
化膜13.酸化膜14aを除去する。そして、今度は、
P型不純物であるボロンが添加された酸化膜、所謂BS
G酸化膜15を全体に積層し、その上に、不純物の添加
されていない酸化膜14bを積層する。このBSG酸化
膜15、酸化膜14bの形成は、PSG酸化膜13、酸
化膜14. aの形成と同様にCVD法により行なわれ
る。その後。
例えば、950℃の温度で、例えば30分のアニール(
熱処理)を行なう。
熱処理)を行なう。
ここで、多結晶シリコン暦と不純物が添加された酸化膜
とが接触した状態で熱処理が行なわれると、酸化膜内の
不純物が多結晶シリコン層に拡散されるという特性があ
るので、PSG酸化膜13内のn形不純物はNMOS領
域内の多結晶シリコン層7に、BSG酸化膜15内のp
形不純物は2MO8領域内の多結晶シリコン層7にそれ
ぞれ拡散されるようになる。この多結晶シリコン暦7へ
の不純物の拡散は熱処理により行なわれているので、多
結晶シリコン層7の側壁部7aにも平坦部と同様に不純
物が拡散される。
とが接触した状態で熱処理が行なわれると、酸化膜内の
不純物が多結晶シリコン層に拡散されるという特性があ
るので、PSG酸化膜13内のn形不純物はNMOS領
域内の多結晶シリコン層7に、BSG酸化膜15内のp
形不純物は2MO8領域内の多結晶シリコン層7にそれ
ぞれ拡散されるようになる。この多結晶シリコン暦7へ
の不純物の拡散は熱処理により行なわれているので、多
結晶シリコン層7の側壁部7aにも平坦部と同様に不純
物が拡散される。
このように、多結晶シリコン層7へ不純物を拡散し、該
多結晶シリコンN7の低抵抗化が終了したら、例えば、
HF系の液により上記PSG酸化膜13、BSG酸化膜
15、無添加酸化膜14a。
多結晶シリコンN7の低抵抗化が終了したら、例えば、
HF系の液により上記PSG酸化膜13、BSG酸化膜
15、無添加酸化膜14a。
14bを除去する。
その後は従来と同様に、この低抵抗化された多結晶シリ
コン層7をパターニングして、第2図に示されるように
、所望のパッド7bとなるように成形し、そして、例え
ば、CVD法により全体に絶縁膜としてのPSG膜9を
堆積して、コンタクト孔を開口する。このコンタクト孔
の形成が終了したら、例えば、アルミニウムによる配線
層10を形成、加工することにより第2図に示される0
MO8型の半導体装置が完成する。
コン層7をパターニングして、第2図に示されるように
、所望のパッド7bとなるように成形し、そして、例え
ば、CVD法により全体に絶縁膜としてのPSG膜9を
堆積して、コンタクト孔を開口する。このコンタクト孔
の形成が終了したら、例えば、アルミニウムによる配線
層10を形成、加工することにより第2図に示される0
MO8型の半導体装置が完成する。
なお、上記の眉間酸化膜8を、第3図に拡大して示され
るように、ゲー1へ電極6上に、シリコン酸化膜8a、
ナイトライド膜17、シリコン酸化膜8bを順次、例え
ば、CVD法により積層し。
るように、ゲー1へ電極6上に、シリコン酸化膜8a、
ナイトライド膜17、シリコン酸化膜8bを順次、例え
ば、CVD法により積層し。
反応性イオンエツチング(RI E)技術で加工するこ
とにより、第4図に示されるように、眉間酸化膜8内に
ナイトライド膜17を介在させるようにしでも良い。こ
のようにすれば、該層間酸化膜8とサイドウオール16
とからなる絶縁膜の肩部が補強された状態となるので、
パッド7bとゲート電極6との間の耐圧の向上が図られ
ることになる。
とにより、第4図に示されるように、眉間酸化膜8内に
ナイトライド膜17を介在させるようにしでも良い。こ
のようにすれば、該層間酸化膜8とサイドウオール16
とからなる絶縁膜の肩部が補強された状態となるので、
パッド7bとゲート電極6との間の耐圧の向上が図られ
ることになる。
その結果、上記実施例の半導体装置の製造方法によれば
次のような効果を得ることができる。
次のような効果を得ることができる。
すなわち、第1図に示されるように、NMOS領域内の
多結晶シリコン7W7上にPSG酸化膜13を、一方、
PMO8領域内の多結晶シリコン層7上にBSG酸化膜
15をそれぞれ積層し、この状態で熱処理を行なうよう
にしたので、多結晶シリコン層7と不純物が添加された
酸化膜13.15とが接触した状態で熱処理が行なわれ
ると、該不純物が多結晶シリコン層7中へ均等に拡散す
るという作用によって、NMO5領域内の多結晶シリコ
ン層7にはn形不純物が、PMO8領域内の多結晶シリ
コン層7にはp形不純物が均等に添加・拡散されるよう
になり、品質の向上が図られるようになる。
多結晶シリコン7W7上にPSG酸化膜13を、一方、
PMO8領域内の多結晶シリコン層7上にBSG酸化膜
15をそれぞれ積層し、この状態で熱処理を行なうよう
にしたので、多結晶シリコン層7と不純物が添加された
酸化膜13.15とが接触した状態で熱処理が行なわれ
ると、該不純物が多結晶シリコン層7中へ均等に拡散す
るという作用によって、NMO5領域内の多結晶シリコ
ン層7にはn形不純物が、PMO8領域内の多結晶シリ
コン層7にはp形不純物が均等に添加・拡散されるよう
になり、品質の向上が図られるようになる。
このように、本実施例によれば、CMO8型半導体装置
に対して、初めて、信頼性の高いパッドを形成すること
が可能となった。
に対して、初めて、信頼性の高いパッドを形成すること
が可能となった。
また、本実施例においては、PSG酸化膜13とBSG
酸化膜15との間に無添加酸化膜14aを設けているの
で、熱処理時におけるPSG酸化膜13中のリンとBS
G酸化膜15中のボロンとの相互拡散が防止されている
。
酸化膜15との間に無添加酸化膜14aを設けているの
で、熱処理時におけるPSG酸化膜13中のリンとBS
G酸化膜15中のボロンとの相互拡散が防止されている
。
また、BSG酸化膜15上に無添加酸化膜14bを設け
ているので、熱処理時におけるBSG酸化膜15中のボ
ロンのアウトデイフュージョンも防止されている。
ているので、熱処理時におけるBSG酸化膜15中のボ
ロンのアウトデイフュージョンも防止されている。
第5図には同上実施例を適用して得られた他のCMOS
トランジスタの縦断面図が示されている。
トランジスタの縦断面図が示されている。
この実施例の0MO8型の半導体装置が第2図に示され
たそれと違う点は、p形波散層11の一方とn形波散層
12の一方とを不純物が添加・拡散された多結晶シリコ
ンJ!!77 cにより連結した点である。この多結晶
シリコン、17cへの不純物の添加・拡散は上記と全く
同様な方法によりなされるが、上記多結晶シリコン7C
にはNチャネルMO8側にn型不純物が、PチャネルM
O5側にP型不純物が導入されることになる。
たそれと違う点は、p形波散層11の一方とn形波散層
12の一方とを不純物が添加・拡散された多結晶シリコ
ンJ!!77 cにより連結した点である。この多結晶
シリコン、17cへの不純物の添加・拡散は上記と全く
同様な方法によりなされるが、上記多結晶シリコン7C
にはNチャネルMO8側にn型不純物が、PチャネルM
O5側にP型不純物が導入されることになる。
この実施例によっても、先の実施例と同様な効果を得る
・ことができるのはいうまでもなく、さらに、不純物が
添加・拡散された多結晶シリコン層7cを配線として利
用できるという利点がある。
・ことができるのはいうまでもなく、さらに、不純物が
添加・拡散された多結晶シリコン層7cを配線として利
用できるという利点がある。
なお、この実施例においては、n膨拡散層とP膨拡散層
とを多結晶シリコン層7Cにより連結するようにしてい
るが、n形波散層同士またはp膨拡散層同士を多結晶シ
リコン層7Cにより連結することも可能である。
とを多結晶シリコン層7Cにより連結するようにしてい
るが、n形波散層同士またはp膨拡散層同士を多結晶シ
リコン層7Cにより連結することも可能である。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。
例えば、上記実施例においては、p形シリコン基板上に
nウェル形成するタイプのCM O、Sについて述べら
れているが、その逆に、n形シリコン基板上にpウェル
形成するタイプのCMOSにも同様に適用可能であり、
ツインタブタイプのCMOSにも適用可能である。
nウェル形成するタイプのCM O、Sについて述べら
れているが、その逆に、n形シリコン基板上にpウェル
形成するタイプのCMOSにも同様に適用可能であり、
ツインタブタイプのCMOSにも適用可能である。
また、上記実施例においては、不純物が添加された多結
晶シリコンの積層順序をPSG酸化膜13、BSG酸化
膜15の順にしているが、その順序が逆であっても良い
というのはいうまでもない。
晶シリコンの積層順序をPSG酸化膜13、BSG酸化
膜15の順にしているが、その順序が逆であっても良い
というのはいうまでもない。
なお、場合によっては拡散源として用いたPSG酸化膜
およびBSG酸化膜を眉間絶縁膜としてそのまま利用し
ても良い。
およびBSG酸化膜を眉間絶縁膜としてそのまま利用し
ても良い。
[発明の効果]
本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば下記のとおりである
。
て得られる効果を簡単に説明すれば下記のとおりである
。
すなわち、nチャネルMIS及びpチャネルMIS領域
にn型及びp型の不純物がそれぞれ添加された酸化膜を
被着し、熱処理することによって前記nチャネルMIS
が形成されることになる領域の多結晶シリコンにn形の
不純物を、前記pチャネルMISが形成されることにな
る領域の多結晶シリコンにp形の不純物を同時に導入す
るようにしたので、多結晶シリコンと不純物が添加され
た酸化膜とが接触した状態で熱処理が行なわれると該不
純物が多結晶シリコン中へ均等に拡散するという作用に
よって、NMIS領域内の多結晶シリコンにはn形不純
物が、PMIS領域内の多結晶シリコンにはp形不純物
がそれぞれ均一に導入されるようになり、品質の向上が
図られるようになる。
にn型及びp型の不純物がそれぞれ添加された酸化膜を
被着し、熱処理することによって前記nチャネルMIS
が形成されることになる領域の多結晶シリコンにn形の
不純物を、前記pチャネルMISが形成されることにな
る領域の多結晶シリコンにp形の不純物を同時に導入す
るようにしたので、多結晶シリコンと不純物が添加され
た酸化膜とが接触した状態で熱処理が行なわれると該不
純物が多結晶シリコン中へ均等に拡散するという作用に
よって、NMIS領域内の多結晶シリコンにはn形不純
物が、PMIS領域内の多結晶シリコンにはp形不純物
がそれぞれ均一に導入されるようになり、品質の向上が
図られるようになる。
第1図は本発明に係る半導体装置の製造方法の実施例の
不純物の添加された酸化膜の積層工程を表す図、 第2図は同上実施例を適用して得られたCMOS型の半
導体装置の縦断面図。 第3図、第4図は同上実施例のサイドウオール形成工程
をそれぞれ表す図、 第5図は同上実施例を適用して得られた他のCMO8型
半導体装置の縦断面図である。 7.7b、7c・・・・多結晶シリコン、11・・・・
nチャネルMO8拡散層、12・・・・pチャネルMO
8拡散層、13・・・・n形不純物が添加された酸化膜
、15・・・・p形不純物が添加された酸化膜。 第 1 図 /Z/)ジオvqZsが警肩 第 図 第 図 第 図 第 図
不純物の添加された酸化膜の積層工程を表す図、 第2図は同上実施例を適用して得られたCMOS型の半
導体装置の縦断面図。 第3図、第4図は同上実施例のサイドウオール形成工程
をそれぞれ表す図、 第5図は同上実施例を適用して得られた他のCMO8型
半導体装置の縦断面図である。 7.7b、7c・・・・多結晶シリコン、11・・・・
nチャネルMO8拡散層、12・・・・pチャネルMO
8拡散層、13・・・・n形不純物が添加された酸化膜
、15・・・・p形不純物が添加された酸化膜。 第 1 図 /Z/)ジオvqZsが警肩 第 図 第 図 第 図 第 図
Claims (1)
- 【特許請求の範囲】 1、nチャネルMIS及びpチャネルMISを構成する
拡散層にコンタクトする多結晶シリコンに、コンタクト
する拡散層と同じ導電型の不純物を導入するにあたり、
nチャネルMIS及びpチャネルMIS領域にn型及び
p型の不純物がそれぞれ添加された酸化膜を被着し、熱
処理することによって前記nチャネルMISが形成され
ることになる領域の多結晶シリコンにn形の不純物を、
前記pチャネルMISが形成されることになる領域の多
結晶シリコンにp形の不純物を同時に導入するようにし
たことを特徴とする半導体装置の製造方法 2、前記多結晶シリコンはパッドまたは配線を構成して
いることを特徴とする特許請求の範囲第1項記載の半導
体装置の製造方法。 3、前記酸化膜としてPSG酸化膜およびBSG酸化膜
を用いたことを特徴とする特許請求の範囲第1項、また
は第2項記載の半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP23874188A JPH0287567A (ja) | 1988-09-26 | 1988-09-26 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP23874188A JPH0287567A (ja) | 1988-09-26 | 1988-09-26 | 半導体装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0287567A true JPH0287567A (ja) | 1990-03-28 |
Family
ID=17034569
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP23874188A Pending JPH0287567A (ja) | 1988-09-26 | 1988-09-26 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0287567A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0594339A1 (en) * | 1992-10-23 | 1994-04-27 | AT&T GLOBAL INFORMATION SOLUTIONS INTERNATIONAL INC. | Method of manufacturing a CMOS device |
-
1988
- 1988-09-26 JP JP23874188A patent/JPH0287567A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0594339A1 (en) * | 1992-10-23 | 1994-04-27 | AT&T GLOBAL INFORMATION SOLUTIONS INTERNATIONAL INC. | Method of manufacturing a CMOS device |
US5340770A (en) * | 1992-10-23 | 1994-08-23 | Ncr Corporation | Method of making a shallow junction by using first and second SOG layers |
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