JPH0287567A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、半導体装置の製造方法に適用して有効な技術
に関するもので１例えば、半導体基板上にｎチャネルＭ
ＩＳ及びｐチャネルＭＩＳがそれぞれ形成された半導体
装置の製造方法に利用して有効な技術に関するものであ
る。

［従来の技術］ 従来、半導体装置の種類としてはｎチャネルＭＯ８が主
流を占めていたが、集積度の増大と共に発熱が重要な問
題となってきたことから、近年においては、消費電力の
小さいＣＭ　ＯＳ　（Ｃｏｍｐｌｅｍｅｎｔａｒｙ　　
Ｍ　ＯＳ　）が良く使用されるに至った。

この所謂ＣＭＯ８の製造プロセスについては、例えば、
昭和６１年１２月１５日に株式会社培風館から発行され
た「超高速ＭＯＳデバイス」初版第２刷第１２６頁〜第
１２９頁に記載されている。

このＣＭＯ８の製造プロセスの概要を説明すれば次のと
おりである。

例えば、半導体基板としてｐ形シリコン基板を用いる場
合には、先ず、ｎウェル形成を行ない、その後、厚いフ
ィールド酸化膜とこのフィールド酸化膜下にチャネルス
トッパ層とをそれぞれ形成し、ＮＭＯ８，ＰＭＯ５各領
域にチャネルイオンを注入する。次に、不純物の添加さ
れたゲート電極を形成した後、ＮＭＯ５，ＰＭＯ５各領
域にソース、ドレイン拡散層を形成する。そして、全体
に絶縁膜を被着してコンタクト孔を開口し、例えば、ア
ルミニウムによる配線を行なった後、保護膜を全体に被
覆する。

ここで、ＮＭＯ５またはＰＭＯＳの何れが一方だけより
なる半導体装置においては、上記拡散層と配線用金属と
の間に、コンタク１〜する拡散層と同じ導電型の不純物
が導入された多結晶シリコンよりなるパッドを設け、該
パッドを介して上記拡散層の電極の引出しが行なわれて
いる。

この拡散層の電極を直接配線用金属により引出さずに、
パッドを介して引出した理由を述べれば下記のとおりで
ある。

すなわち、パッドを設けず、配線用の金属を直接拡散層
にコンタクトさせる場合には、配線用の金属が充填され
るコンタクト孔がゲートに触れないようにコンタクト孔
とゲートとの間の合せ余裕を大きくとらねばならず、半
導体隼積回路の微細化・高集積化が妨げられる。これに
対して、ゲート電極を覆う酸化膜に対してセルファライ
ンで形成されるパッドを上記ゲート電極とオーバラップ
する状態で設ければコンタクト孔とゲー１〜との間の合
せ余裕を考慮する必要はなくなる。つまり、このような
パッドを設けた場合には、コンタクト孔をゲート電極と
オーバラップした状態で設けられるので、半導体集精回
路の微細化・高集積化が図れることになる。

このパッドの導入はＮＭＯ３及びＰＭＯＳの混在するＣ
ＭＯ３にも同様に望まれる。

［発明が解決しようとする課題］ しかしながら、ＣＭＯ８に対して上記パッドを導入する
場合には、以下の問題点がある。

すなわち、ＮＭＯ８領域のパッドをなす多結晶シリコン
層にはｎ形の不純物を、ＰＭＯ３領域のパッドをなす多
結晶シリコン層にはｐ形の不純物をそれぞれ導入しなけ
ればならないので、−度の熱拡散法によりパッドに不純
物を導入しようとすると、例えば、ｎ形の不純物を熱拡
散した場合には、ＰＭＯＳ領域のバットにも同様にｎ形
の不純物が導入されてしまい、拡散層とパッドとの間に
ｐｎ接合が形成されてしまう。

そこで、ＮＭＯ３領域のパッド、ＰＭＯ８領域のパッド
への不純物の導入を２度に分けて行なわなければならな
いが、その際には、先に熱処理を行なった領域のパッド
に、２度の熱処理が行なわれることとなるので、不純物
の濃度コントロールが非常に難しく、品質の面で問題と
なる。

ここで、イオン注入法によりパッドに不純物を添加する
方法も考えられるが、パッドの側壁部に注入される不純
物が少なく、頚部においてパッドを構成するシリコンと
金属との反応が生じてしまい、その結果、シリコンの析
出によるコンタクト抵抗の増加や、該側壁部での金属の
断線が発生するので好ましくない。

本発明は係る問題点に鑑みなされたものであって、パッ
ドに不純物を均等に導入でき、品質の向上が図れる半導
体装置の製造方法を提供することを目的としている。

この発明の前記ならびにそのほかの目的と新規な特徴に
ついては、本明細書の記述および添附図面から明らかに
なるであろう。

［課題を解決するための手段］ 本願において開示される発明のうち代表的なものの概要
を説明すれば、下記のとおりである。

すなわち、ｎチャネルＭＩＳ及びｐチャネルＭ■Ｓ領域
にｐ型及びｐ型の不純物がそれぞれ添加された酸化膜を
被着し、熱処理することによって前記ｎチャネルＭＩＳ
が形成されることになる領域の多結晶シリコンにｎ形の
不純物を、前記ｎチャネルＭＩＳが形成されることにな
る領域の多結晶シリコンにｐ形の不純物を同時に導入す
るようにしたものである。

［作用］ 上記した手段によれば、多結晶シリコンと不純物が添加
された酸化膜とが接触した状態で熱処理が行なわれると
、該不純物が多結晶シリコン中へ均等に拡散するという
作用によって、ＮＭＩＳ領域内のパッドにはｎ形不純物
が、ＰＭＩＳ領域内のパッドにはＰ形不純物がそれぞれ
均一に導入されるようになり１品質の向上が図れるとい
う上記目的が達成されることになる。

［実施例］ 以下、本発明に係る半導体装置の製造方法の実施例を図
面を参照しながら説明する。

第２図には本発明に係る半導体装置の実施例が示されて
いる。

この実施例の半導体装置は所謂ＣＭＯ５型の半導体装置
であって、同一基板上にｎチャネルＭＯ８とｐチャネル
ＭＯ８とがそれぞれ形成されている。

上記実施例の半導体装置の製造方法の一例を説明すれば
下記のとおりである。

例えば、半導体基板としてｐ形シリコン基板を用いる場
合には、先ず、ｐ形シリコン基板１上にｎウェル２の形
成を行ない、このｎウェル２を設けることにより、基板
１表面をＮＭＯＳ領域とＰＭＯＳ領域に分離する。次に
、厚いフィールド酸化膜３とこのフィールド酸化膜３下
にチャネルストッパ層４とを設けることにより素子分離
を行ない、その後基板表面を露出させ、シリコン表面を
酸化してゲート酸化膜５を形成する。このゲート酸化膜
５を介してＮＭＯＳ、ＰＭＯ３それぞれの領域にチャネ
ルイオンを注入する。次に、不純物の添加されたゲート
電極６及びゲート電極６上の層間酸化膜８を形成し、該
ゲート電極６とフィールド酸化膜３をマスクとしてＮＭ
ＯＳ、ＰＭＯ３各領域にｎ形不純物、ｐ形不純物をそれ
ぞれ軽く注入する。その後、第３図に示されるように、
全体に酸化膜１６を、例えば、ＣＶＤ法により積層し、
異方性のエツチングで加工することにより。

第４図に示されるようなサイドウオール１６を形成し、
再び、ＮＭＯＳ、ＰＭＯ３各領域にｎ形不純物、ｐ形不
純物を注入し、ソース／ドレインとなるｎ形不純物拡散
層１１、ｐ形不純物拡散Ｍ１２をそれぞれ形成する。ｎ
形不純物としては、例えば、ヒ素が、ｐ形不純物として
は、例えば、ホウ素がそれぞれ使用される。ＮＭＯＳ領
域にｎ形不純物を注入する場合にはＰＭＯ３領域にマス
クが、またＰＭＯ８領域にｐ形不純物を注入する場合に
はＮＭＯＳ領域にマスクがそれぞれされる。

そして、以下が本発明゛の特徴とする工程であるが、先
ず、第１図に示されるように、拡散Ｎ１１゜１２の電極
を引出すための多結晶シリコン層７を、例えば、ＣＶＤ
法により積層する。次に、ｎ型不純物であるリンが添加
された酸化膜、所謂Ｐ　Ｓ　Ｇ酸化膜１３を全体に積層
し、その上に、不純物の添加されていない酸化膜１４ａ
を積層する。このＰＳＧ酸化膜１３、酸化膜１４ａの形
成は、例えば、ＣＶＤ法により行なわれる。次に、ホト
レジストをマスクとしてＰＭＯＳ領域のみ上記ＰＳＧ酸
化膜１３．酸化膜１４ａを除去する。そして、今度は、
Ｐ型不純物であるボロンが添加された酸化膜、所謂ＢＳ
Ｇ酸化膜１５を全体に積層し、その上に、不純物の添加
されていない酸化膜１４ｂを積層する。このＢＳＧ酸化
膜１５、酸化膜１４ｂの形成は、ＰＳＧ酸化膜１３、酸
化膜１４．　ａの形成と同様にＣＶＤ法により行なわれ
る。その後。

例えば、９５０℃の温度で、例えば３０分のアニール（
熱処理）を行なう。

ここで、多結晶シリコン暦と不純物が添加された酸化膜
とが接触した状態で熱処理が行なわれると、酸化膜内の
不純物が多結晶シリコン層に拡散されるという特性があ
るので、ＰＳＧ酸化膜１３内のｎ形不純物はＮＭＯＳ領
域内の多結晶シリコン層７に、ＢＳＧ酸化膜１５内のｐ
形不純物は２ＭＯ８領域内の多結晶シリコン層７にそれ
ぞれ拡散されるようになる。この多結晶シリコン暦７へ
の不純物の拡散は熱処理により行なわれているので、多
結晶シリコン層７の側壁部７ａにも平坦部と同様に不純
物が拡散される。

このように、多結晶シリコン層７へ不純物を拡散し、該
多結晶シリコンＮ７の低抵抗化が終了したら、例えば、
ＨＦ系の液により上記ＰＳＧ酸化膜１３、ＢＳＧ酸化膜
１５、無添加酸化膜１４ａ。

１４ｂを除去する。

その後は従来と同様に、この低抵抗化された多結晶シリ
コン層７をパターニングして、第２図に示されるように
、所望のパッド７ｂとなるように成形し、そして、例え
ば、ＣＶＤ法により全体に絶縁膜としてのＰＳＧ膜９を
堆積して、コンタクト孔を開口する。このコンタクト孔
の形成が終了したら、例えば、アルミニウムによる配線
層１０を形成、加工することにより第２図に示される０
ＭＯ８型の半導体装置が完成する。

なお、上記の眉間酸化膜８を、第３図に拡大して示され
るように、ゲー１へ電極６上に、シリコン酸化膜８ａ、
ナイトライド膜１７、シリコン酸化膜８ｂを順次、例え
ば、ＣＶＤ法により積層し。

反応性イオンエツチング（ＲＩ　Ｅ）技術で加工するこ
とにより、第４図に示されるように、眉間酸化膜８内に
ナイトライド膜１７を介在させるようにしでも良い。こ
のようにすれば、該層間酸化膜８とサイドウオール１６
とからなる絶縁膜の肩部が補強された状態となるので、
パッド７ｂとゲート電極６との間の耐圧の向上が図られ
ることになる。

その結果、上記実施例の半導体装置の製造方法によれば
次のような効果を得ることができる。

すなわち、第１図に示されるように、ＮＭＯＳ領域内の
多結晶シリコン７Ｗ７上にＰＳＧ酸化膜１３を、一方、
ＰＭＯ８領域内の多結晶シリコン層７上にＢＳＧ酸化膜
１５をそれぞれ積層し、この状態で熱処理を行なうよう
にしたので、多結晶シリコン層７と不純物が添加された
酸化膜１３．１５とが接触した状態で熱処理が行なわれ
ると、該不純物が多結晶シリコン層７中へ均等に拡散す
るという作用によって、ＮＭＯ５領域内の多結晶シリコ
ン層７にはｎ形不純物が、ＰＭＯ８領域内の多結晶シリ
コン層７にはｐ形不純物が均等に添加・拡散されるよう
になり、品質の向上が図られるようになる。

このように、本実施例によれば、ＣＭＯ８型半導体装置
に対して、初めて、信頼性の高いパッドを形成すること
が可能となった。

また、本実施例においては、ＰＳＧ酸化膜１３とＢＳＧ
酸化膜１５との間に無添加酸化膜１４ａを設けているの
で、熱処理時におけるＰＳＧ酸化膜１３中のリンとＢＳ
Ｇ酸化膜１５中のボロンとの相互拡散が防止されている
。

また、ＢＳＧ酸化膜１５上に無添加酸化膜１４ｂを設け
ているので、熱処理時におけるＢＳＧ酸化膜１５中のボ
ロンのアウトデイフュージョンも防止されている。

第５図には同上実施例を適用して得られた他のＣＭＯＳ
トランジスタの縦断面図が示されている。

この実施例の０ＭＯ８型の半導体装置が第２図に示され
たそれと違う点は、ｐ形波散層１１の一方とｎ形波散層
１２の一方とを不純物が添加・拡散された多結晶シリコ
ンＪ！！７７　ｃにより連結した点である。この多結晶
シリコン、１７ｃへの不純物の添加・拡散は上記と全く
同様な方法によりなされるが、上記多結晶シリコン７Ｃ
にはＮチャネルＭＯ８側にｎ型不純物が、ＰチャネルＭ
Ｏ５側にＰ型不純物が導入されることになる。

この実施例によっても、先の実施例と同様な効果を得る
・ことができるのはいうまでもなく、さらに、不純物が
添加・拡散された多結晶シリコン層７ｃを配線として利
用できるという利点がある。

なお、この実施例においては、ｎ膨拡散層とＰ膨拡散層
とを多結晶シリコン層７Ｃにより連結するようにしてい
るが、ｎ形波散層同士またはｐ膨拡散層同士を多結晶シ
リコン層７Ｃにより連結することも可能である。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。

例えば、上記実施例においては、ｐ形シリコン基板上に
ｎウェル形成するタイプのＣＭ　Ｏ、Ｓについて述べら
れているが、その逆に、ｎ形シリコン基板上にｐウェル
形成するタイプのＣＭＯＳにも同様に適用可能であり、
ツインタブタイプのＣＭＯＳにも適用可能である。

また、上記実施例においては、不純物が添加された多結
晶シリコンの積層順序をＰＳＧ酸化膜１３、ＢＳＧ酸化
膜１５の順にしているが、その順序が逆であっても良い
というのはいうまでもない。

なお、場合によっては拡散源として用いたＰＳＧ酸化膜
およびＢＳＧ酸化膜を眉間絶縁膜としてそのまま利用し
ても良い。

［発明の効果］ 本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば下記のとおりである
。

すなわち、ｎチャネルＭＩＳ及びｐチャネルＭＩＳ領域
にｎ型及びｐ型の不純物がそれぞれ添加された酸化膜を
被着し、熱処理することによって前記ｎチャネルＭＩＳ
が形成されることになる領域の多結晶シリコンにｎ形の
不純物を、前記ｐチャネルＭＩＳが形成されることにな
る領域の多結晶シリコンにｐ形の不純物を同時に導入す
るようにしたので、多結晶シリコンと不純物が添加され
た酸化膜とが接触した状態で熱処理が行なわれると該不
純物が多結晶シリコン中へ均等に拡散するという作用に
よって、ＮＭＩＳ領域内の多結晶シリコンにはｎ形不純
物が、ＰＭＩＳ領域内の多結晶シリコンにはｐ形不純物
がそれぞれ均一に導入されるようになり、品質の向上が
図られるようになる。

【図面の簡単な説明】

第１図は本発明に係る半導体装置の製造方法の実施例の
不純物の添加された酸化膜の積層工程を表す図、 第２図は同上実施例を適用して得られたＣＭＯＳ型の半
導体装置の縦断面図。 第３図、第４図は同上実施例のサイドウオール形成工程
をそれぞれ表す図、 第５図は同上実施例を適用して得られた他のＣＭＯ８型
半導体装置の縦断面図である。 ７．７ｂ、７ｃ・・・・多結晶シリコン、１１・・・・
ｎチャネルＭＯ８拡散層、１２・・・・ｐチャネルＭＯ
８拡散層、１３・・・・ｎ形不純物が添加された酸化膜
、１５・・・・ｐ形不純物が添加された酸化膜。 第　　１　　図 ／Ｚ／）ジオｖｑＺｓが警肩 第 図 第 図 第 図 第 図

Claims (1)

1. 【特許請求の範囲】 １、ｎチャネルＭＩＳ及びｐチャネルＭＩＳを構成する
   拡散層にコンタクトする多結晶シリコンに、コンタクト
   する拡散層と同じ導電型の不純物を導入するにあたり、
   ｎチャネルＭＩＳ及びｐチャネルＭＩＳ領域にｎ型及び
   ｐ型の不純物がそれぞれ添加された酸化膜を被着し、熱
   処理することによって前記ｎチャネルＭＩＳが形成され
   ることになる領域の多結晶シリコンにｎ形の不純物を、
   前記ｐチャネルＭＩＳが形成されることになる領域の多
   結晶シリコンにｐ形の不純物を同時に導入するようにし
   たことを特徴とする半導体装置の製造方法 ２、前記多結晶シリコンはパッドまたは配線を構成して
   いることを特徴とする特許請求の範囲第１項記載の半導
   体装置の製造方法。 ３、前記酸化膜としてＰＳＧ酸化膜およびＢＳＧ酸化膜
   を用いたことを特徴とする特許請求の範囲第１項、また
   は第２項記載の半導体装置の製造方法。