JPH05265710A - 丸め演算回路 - Google Patents
丸め演算回路Info
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- JPH05265710A JPH05265710A JP4064453A JP6445392A JPH05265710A JP H05265710 A JPH05265710 A JP H05265710A JP 4064453 A JP4064453 A JP 4064453A JP 6445392 A JP6445392 A JP 6445392A JP H05265710 A JPH05265710 A JP H05265710A
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- signal
- outputs
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- input signal
- circuit
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Abstract
(57)【要約】
【目的】正負対称な０捨１入丸め演算処理を高速に実現
する。 【構成】第１のデコーダ２１は第２の入力信号１２を入
力とし、第１，第２のデコード信号１３，１４を出力す
る。選択回路２３は、第１の入力信号１１の符号を示す
最上位ビット１５が“０”の場合信号１３を出力信号１
６として出力し、最上位ビット１５が“１”の場合信号
１４を出力信号１６として出力する。算術論理演算回路
２４は入力信号１１と出力信号１６との加算を行い、加
算結果を出力信号１８として出力する。第２のデコーダ
２２は入力信号１２を入力し、所定表の値に対応した第
三のデコード信号１７を出力する。マスク回路２５は信
号１８，１７の論理積をとり、丸め結果を出力信号１９
として出力する。
する。 【構成】第１のデコーダ２１は第２の入力信号１２を入
力とし、第１，第２のデコード信号１３，１４を出力す
る。選択回路２３は、第１の入力信号１１の符号を示す
最上位ビット１５が“０”の場合信号１３を出力信号１
６として出力し、最上位ビット１５が“１”の場合信号
１４を出力信号１６として出力する。算術論理演算回路
２４は入力信号１１と出力信号１６との加算を行い、加
算結果を出力信号１８として出力する。第２のデコーダ
２２は入力信号１２を入力し、所定表の値に対応した第
三のデコード信号１７を出力する。マスク回路２５は信
号１８，１７の論理積をとり、丸め結果を出力信号１９
として出力する。
Description
【０００１】
【産業上の利用分野】本発明は、信号処理プロセッサの
演算ユニットにおける任意の丸め位置に対して正負対称
な０捨１入丸めを行う丸め演算回路に関する。
演算ユニットにおける任意の丸め位置に対して正負対称
な０捨１入丸めを行う丸め演算回路に関する。
【０００２】
【従来の技術】２の補数表現された値に対する簡単な丸
め演算処理方法として丸め位置のビットに１を加算した
後、丸め位置より上位のビットを切り出す０捨１入丸め
が知られている。この方法では、例えば８ビットの正数
“００００１０１１”に対して丸め位置をＬＳＢより１
ビット上とした場合、丸め位置のビットは“１”でそれ
以外は“０”である“００００００１０”との加算結果
“００００１１０１”に於ける上位６ビットを切り出す
ことにより“００００１１００”を得、８ビットの負数
“１１１１０１１０”に対しては、正数と同様な“００
００００１０”との加算結果“１１１１１０００”に於
ける上位６ビットを切り出すことにより“１１１１１０
００”を得る。
め演算処理方法として丸め位置のビットに１を加算した
後、丸め位置より上位のビットを切り出す０捨１入丸め
が知られている。この方法では、例えば８ビットの正数
“００００１０１１”に対して丸め位置をＬＳＢより１
ビット上とした場合、丸め位置のビットは“１”でそれ
以外は“０”である“００００００１０”との加算結果
“００００１１０１”に於ける上位６ビットを切り出す
ことにより“００００１１００”を得、８ビットの負数
“１１１１０１１０”に対しては、正数と同様な“００
００００１０”との加算結果“１１１１１０００”に於
ける上位６ビットを切り出すことにより“１１１１１０
００”を得る。
【０００３】しかし、この処理方法ては、丸めの位置に
関わらず丸めの中心が負方向にＬＳＢ／２ずれるため、
データの発生確率が正負等確率であっても誤差の時間平
均が０とならない事が報告されている。文献：望月他、
「動画処理用ＶＩＳＰ−ＬＳＩでの逆ＤＣＴ演算」１９
９０年、信学春季全大、Ａ−１９２参照。
関わらず丸めの中心が負方向にＬＳＢ／２ずれるため、
データの発生確率が正負等確率であっても誤差の時間平
均が０とならない事が報告されている。文献：望月他、
「動画処理用ＶＩＳＰ−ＬＳＩでの逆ＤＣＴ演算」１９
９０年、信学春季全大、Ａ−１９２参照。
【０００４】この文献では、この問題を解決する方法と
して、正負対称な０捨１入丸めが提案されている。これ
は対象とするデータの符号により加算する値を選択し、
正数に対する丸めの中心は負方向にＬＳＢ／２、負数に
対する丸めの中心は正方向にＬＳＢ／２ずらす丸め特性
を実現する事により、データの発生確率が正負等確率で
あった場合、誤差の時間平均を０とする方式である。
して、正負対称な０捨１入丸めが提案されている。これ
は対象とするデータの符号により加算する値を選択し、
正数に対する丸めの中心は負方向にＬＳＢ／２、負数に
対する丸めの中心は正方向にＬＳＢ／２ずらす丸め特性
を実現する事により、データの発生確率が正負等確率で
あった場合、誤差の時間平均を０とする方式である。
【０００５】この方法では、例えば８ビットの正数“０
０００１０１１”に対して丸め位置をＬＳＢより１ビッ
ト目とした場合、丸め位置のビットは“１”でそれ以外
は“０”である“００００００１０”との加算結果“０
０００１１０１”に於ける上位６ビットを切り出すこと
により“００００１１００”を得、８ビットの負数“１
１１１０１１０”に対しては、丸め位置より下位のビッ
トは“１”でそれ以外は“０”である“０００００００
１”との加算結果“１１１１０１１１”に於ける上位６
ビットを切り出すことにより“１１１１０１００”を得
る。
０００１０１１”に対して丸め位置をＬＳＢより１ビッ
ト目とした場合、丸め位置のビットは“１”でそれ以外
は“０”である“００００００１０”との加算結果“０
０００１１０１”に於ける上位６ビットを切り出すこと
により“００００１１００”を得、８ビットの負数“１
１１１０１１０”に対しては、丸め位置より下位のビッ
トは“１”でそれ以外は“０”である“０００００００
１”との加算結果“１１１１０１１１”に於ける上位６
ビットを切り出すことにより“１１１１０１００”を得
る。
【０００６】次に、従来の丸め演算回路に就いて、特願
平２−１９９５５２号に基づき図３及び表１を参照して
説明する。図３に於いて、１１は第一の入力信号、１２
は第二の入力信号、１３，１４は第一，第二のデコード
信号、１５は入力信号１１の最上位ビット、２１ａはデ
コーダ、２３は選択回路３は算術論理演算回路（ＡＬ
Ｕ）、１６は選択回路２３の出力、１８はＡＬＵ２４の
出力である。
平２−１９９５５２号に基づき図３及び表１を参照して
説明する。図３に於いて、１１は第一の入力信号、１２
は第二の入力信号、１３，１４は第一，第二のデコード
信号、１５は入力信号１１の最上位ビット、２１ａはデ
コーダ、２３は選択回路３は算術論理演算回路（ＡＬ
Ｕ）、１６は選択回路２３の出力、１８はＡＬＵ２４の
出力である。
【０００７】次の表１は図３に於いて、８ビットの第一
の入力信号１１に対する丸め位置を３ビットの第二の入
力信号１２にて指定する場合の、第二の入力信号１２に
対応する第一，第二のデコード信号１３，１４を示す。
この表に於いて、第一列は第二の入力信号１２を示し、
第二列は第一のデコード信号１１を示し、第三列は第二
のデコード信号１４を示す。
の入力信号１１に対する丸め位置を３ビットの第二の入
力信号１２にて指定する場合の、第二の入力信号１２に
対応する第一，第二のデコード信号１３，１４を示す。
この表に於いて、第一列は第二の入力信号１２を示し、
第二列は第一のデコード信号１１を示し、第三列は第二
のデコード信号１４を示す。
【０００８】
【表１】
【０００９】次にこの回路の動作を説明する。デコーダ
２１ａは第二の入力信号１２を入力し、表１に示す入力
信号１２の値に対応した第一，第二のデコード信号１
３，１４を出力する。選択回路２３は、第一の入力信号
１１の符号を示す最上位ビット１５が“０”の場合デコ
ード信号１３を選択信号１６として出力し、最上位ビッ
ト１５が“１”の場合デコード信号１４を選択信号１６
として出力する。算術論理演算回路２４は信号１１と信
号１６との加算を行い、加算結果１８として出力する。
２１ａは第二の入力信号１２を入力し、表１に示す入力
信号１２の値に対応した第一，第二のデコード信号１
３，１４を出力する。選択回路２３は、第一の入力信号
１１の符号を示す最上位ビット１５が“０”の場合デコ
ード信号１３を選択信号１６として出力し、最上位ビッ
ト１５が“１”の場合デコード信号１４を選択信号１６
として出力する。算術論理演算回路２４は信号１１と信
号１６との加算を行い、加算結果１８として出力する。
【００１０】
【発明が解決しようとする課題】上述した従来の丸め演
算回路では、正負対称の０捨１入丸め結果を得るために
は、図３に於ける加算結果信号１８に対して、更に丸め
位置より上位のビットを切り出す必要がある。このため
実際の丸め結果を得るには、前述の実施例に於ける加算
命令に加え、丸め位置より上位のビットを切り出す命令
を要し、高速処理できないという欠点を有している。
算回路では、正負対称の０捨１入丸め結果を得るために
は、図３に於ける加算結果信号１８に対して、更に丸め
位置より上位のビットを切り出す必要がある。このため
実際の丸め結果を得るには、前述の実施例に於ける加算
命令に加え、丸め位置より上位のビットを切り出す命令
を要し、高速処理できないという欠点を有している。
【００１１】本発明の目的は、このような欠点を除き、
高速演算処理を可能とした丸め演算回路を提供すること
にある。
高速演算処理を可能とした丸め演算回路を提供すること
にある。
【００１２】
【課題を解決するための手段】本発明の丸め演算回路の
構成は、２の補数で表現される第一の入力信号の丸め位
置を指定する第二の入力信号を入力しその丸め位置のビ
ットが“１”でそれ以外は“０”である第二のデコード
信号を出力する第一のデコーダと、前記第二の入力信号
を入力し前記丸め位置より上位のビットが“１”でそれ
以外は“０”である第三のデコード信号出力する第二の
デコーダと、これら第一および第二の各デコード信号を
入力し前記第一の入力信号の最上位ビットが“１”の場
合前記第二のデコード信号を出力し前記第一の入力信号
の最上位ビットが“０”の場合前記第一のデコード信号
を出力する選択回路と、この選択回路の出力と前記第一
の入力信号とを入力としてこれらの加算を行う演算回路
と、この演算回路の出力と前記第三のデコード信号とを
入力しビット毎の論理積結果を出力するマスク回路とを
備え、任意の丸め位置に対して正負対称の０捨１入丸め
を行うようにしたことを特徴とする。
構成は、２の補数で表現される第一の入力信号の丸め位
置を指定する第二の入力信号を入力しその丸め位置のビ
ットが“１”でそれ以外は“０”である第二のデコード
信号を出力する第一のデコーダと、前記第二の入力信号
を入力し前記丸め位置より上位のビットが“１”でそれ
以外は“０”である第三のデコード信号出力する第二の
デコーダと、これら第一および第二の各デコード信号を
入力し前記第一の入力信号の最上位ビットが“１”の場
合前記第二のデコード信号を出力し前記第一の入力信号
の最上位ビットが“０”の場合前記第一のデコード信号
を出力する選択回路と、この選択回路の出力と前記第一
の入力信号とを入力としてこれらの加算を行う演算回路
と、この演算回路の出力と前記第三のデコード信号とを
入力しビット毎の論理積結果を出力するマスク回路とを
備え、任意の丸め位置に対して正負対称の０捨１入丸め
を行うようにしたことを特徴とする。
【００１３】
【実施例】図１は本発明の第一の実施例の構成を示すブ
ロック図である。図に於いては、従来例に対して第二の
入力信号１２から第三のデコード信号１７を出力する第
二のデコーダ２２と、このデコード信号１７によりＡＬ
Ｕ出力信号１８をマスクするマスク回路２５が付加され
ている。
ロック図である。図に於いては、従来例に対して第二の
入力信号１２から第三のデコード信号１７を出力する第
二のデコーダ２２と、このデコード信号１７によりＡＬ
Ｕ出力信号１８をマスクするマスク回路２５が付加され
ている。
【００１４】次の表２は図１に於いて８ビットの第一の
入力信号１１に対する丸め位置を３ビットの第二の入力
信号１２にて指定する場合の、第二の入力信号１２に対
応する第一，第二のデコード信号１３，１４及び第三の
デコード信号１７を示す。この表に於いて、第一列は第
二の入力信号１２を示し、第四列は第三のデコード信号
１７を示す。
入力信号１１に対する丸め位置を３ビットの第二の入力
信号１２にて指定する場合の、第二の入力信号１２に対
応する第一，第二のデコード信号１３，１４及び第三の
デコード信号１７を示す。この表に於いて、第一列は第
二の入力信号１２を示し、第四列は第三のデコード信号
１７を示す。
【００１５】
【表２】
【００１６】以下に本実施例の動作を説明する。第一の
デコーダ２１は第二の入力信号１２を入力とし、表２に
示す入力信号１１の値に対応した第一，第二のデコード
信号１３，１４を出力する。選択回路２３は、第一の入
力信号１１の符号を示す最上位ビット１５が“０”の場
合デコード信号１３を出力信号１６に出力し、最上位ビ
ット“１”の場合デコード信号１４を出力信号１６に出
力する。算術論理演算回路２４は信号１１，信号１６の
加算を行い、加算結果を出力１８として出力する。第二
のデコーダ２２は入力信号１２を入力とし、この入力信
号１２の値に対応した第三のデコード信号１７を表２の
ように出力する。マスク回路２５は出力１８とデコード
信号１７の論理積をとり丸め結果を出力１９として出力
する。
デコーダ２１は第二の入力信号１２を入力とし、表２に
示す入力信号１１の値に対応した第一，第二のデコード
信号１３，１４を出力する。選択回路２３は、第一の入
力信号１１の符号を示す最上位ビット１５が“０”の場
合デコード信号１３を出力信号１６に出力し、最上位ビ
ット“１”の場合デコード信号１４を出力信号１６に出
力する。算術論理演算回路２４は信号１１，信号１６の
加算を行い、加算結果を出力１８として出力する。第二
のデコーダ２２は入力信号１２を入力とし、この入力信
号１２の値に対応した第三のデコード信号１７を表２の
ように出力する。マスク回路２５は出力１８とデコード
信号１７の論理積をとり丸め結果を出力１９として出力
する。
【００１７】以上の回路により、正負対称な０捨１入丸
め演算を実行することが可能となる。
め演算を実行することが可能となる。
【００１８】図２は本発明の第２の実施例の構成を示す
ブロック図である。図２に於いては、デコーダ２１ａが
図１と相違し、第二のデコーダ２２をなくしている。
ブロック図である。図２に於いては、デコーダ２１ａが
図１と相違し、第二のデコーダ２２をなくしている。
【００１９】次の表３は図２に於いて８ビットの第一の
入力信号１１に対する丸め位置を８ビットの第二の入力
信号１２にて指定する場合の、第二の入力信号１２に対
応する第一，第二のデコード信号１３，１４を示す。こ
の表に於いて、第一列は第二の入力信号１２、第二列は
第一のデコード信号１３、第三列は第二のデコード信号
１４を示す。本実施例では、第１の実施例に比較し、第
二のデコーダ２２を必要としないため、構成を簡略化で
きるという効果がある。
入力信号１１に対する丸め位置を８ビットの第二の入力
信号１２にて指定する場合の、第二の入力信号１２に対
応する第一，第二のデコード信号１３，１４を示す。こ
の表に於いて、第一列は第二の入力信号１２、第二列は
第一のデコード信号１３、第三列は第二のデコード信号
１４を示す。本実施例では、第１の実施例に比較し、第
二のデコーダ２２を必要としないため、構成を簡略化で
きるという効果がある。
【００２０】
【表３】
【００２１】次に本実施例の動作を説明する。デコーダ
２１ａは第二の入力信号１２を入力し、表３に示す入力
信号１２の値に対応した第一，第二のデコード信号１
３，１４を出力する。選択回路２３は、第一の入力信号
１１の符号を示す最上位ビット１５が“０”の場合デコ
ード出力１３を出力信号１６として出力し、最上位ビッ
ト１５が“１”の場合デコード出力１４４を出力信号１
６として出力する。算術論理演算回路２４は信号１１と
信号１６との加算を行い、加算結果を出力信号１８とし
て出力する。マスク回路２５は信号１８と入力信号１２
との論理積をとり丸め結果を出力信号１８として出力す
る。
２１ａは第二の入力信号１２を入力し、表３に示す入力
信号１２の値に対応した第一，第二のデコード信号１
３，１４を出力する。選択回路２３は、第一の入力信号
１１の符号を示す最上位ビット１５が“０”の場合デコ
ード出力１３を出力信号１６として出力し、最上位ビッ
ト１５が“１”の場合デコード出力１４４を出力信号１
６として出力する。算術論理演算回路２４は信号１１と
信号１６との加算を行い、加算結果を出力信号１８とし
て出力する。マスク回路２５は信号１８と入力信号１２
との論理積をとり丸め結果を出力信号１８として出力す
る。
【００２２】以上の回路により、正負対称な０捨１入丸
め演算を実行することが可能である。
め演算を実行することが可能である。
【００２３】
【発明の効果】以上説明したように本発明によれば、前
述の信号処理で使用される正負対称な０捨１入丸め演算
を実行することができるので、これにより演算精度の維
持に効果的な丸め処理を１命令で実行できるという効果
がある。
述の信号処理で使用される正負対称な０捨１入丸め演算
を実行することができるので、これにより演算精度の維
持に効果的な丸め処理を１命令で実行できるという効果
がある。
【図１】本発明の第１の実施例のブロック図。
【図２】本発明の第２の実施例のブロック図。
【図３】従来例の丸め演算回路の構成を示すブロック
図。
図。
１１，１２，１７ 第一，第二および第三の入力信号 １３，１４ 第一，第二のデコード信号 １５ 第一の入力信号の最上位ビット １６ 選択回路出力 １８ 算術論理演算回路出力 １９ マスク回路出力（出力信号） ２１，２２ 第一，第二のデコーダ ２３ 選択回路 ２４ 算術論理演算回路 ２５ マスク回路
Claims (2)
- 【請求項１】 ２の補数で表現される第一の入力信号の
丸め位置を指定する第二の入力信号を入力しその丸め位
置のビットが“１”でそれ以外は“０”である第二のデ
コード信号を出力する第一のデコーダと、前記第二の入
力信号を入力し前記丸め位置より上位のビットが“１”
でそれ以外は“０”である第三のデコード信号出力する
第二のデコーダと、これら第一および第二の各デコード
信号を入力し前記第一の入力信号の最上位ビットが
“１”の場合前記第二のデコード信号を出力し前記第一
の入力信号の最上位ビットが“０”の場合前記第一のデ
コード信号を出力する選択回路と、この選択回路の出力
と前記第一の入力信号とを入力としてこれらの加算を行
う演算回路と、この演算回路の出力と前記第三のデコー
ド信号とを入力しビット毎の論理積結果を出力するマス
ク回路とを備え、任意の丸め位置に対して正負対称の０
捨１入丸めを行うようにしたことを特徴とする丸め演算
回路。 - 【請求項２】 第二の入力信号が、第一の入力信号の丸
め位置より上位のビットが“１”でそれ以外は“０”で
ある信号を用いて、これをマスク回路の第三のデコード
信号とすることにより、第二のデコーダを削除した請求
項１記載の丸め演算回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4064453A JP3031044B2 (ja) | 1992-03-23 | 1992-03-23 | 丸め演算回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4064453A JP3031044B2 (ja) | 1992-03-23 | 1992-03-23 | 丸め演算回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05265710A true JPH05265710A (ja) | 1993-10-15 |
| JP3031044B2 JP3031044B2 (ja) | 2000-04-10 |
Family
ID=13258681
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4064453A Expired - Lifetime JP3031044B2 (ja) | 1992-03-23 | 1992-03-23 | 丸め演算回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3031044B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011091499A (ja) * | 2009-10-20 | 2011-05-06 | Hitachi Kokusai Electric Inc | 歪補償装置 |
-
1992
- 1992-03-23 JP JP4064453A patent/JP3031044B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011091499A (ja) * | 2009-10-20 | 2011-05-06 | Hitachi Kokusai Electric Inc | 歪補償装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3031044B2 (ja) | 2000-04-10 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20000111 |