JPS61133476A - 演算回路 - Google Patents
演算回路Info
- Publication number
- JPS61133476A JPS61133476A JP59255420A JP25542084A JPS61133476A JP S61133476 A JPS61133476 A JP S61133476A JP 59255420 A JP59255420 A JP 59255420A JP 25542084 A JP25542084 A JP 25542084A JP S61133476 A JPS61133476 A JP S61133476A
- Authority
- JP
- Japan
- Prior art keywords
- adder
- carry
- input
- output
- component
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/76—Architectures of general purpose stored program computers
- G06F15/80—Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors
- G06F15/8053—Vector processors
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Theoretical Computer Science (AREA)
- Computing Systems (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Complex Calculations (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、ベクトルデータ間のノルムを求めるための演
算回路に関する。
算回路に関する。
（従来の技術）
パターン認識の分野では、ベクトルデータ間のノルム（
距シ）を求めることは多い。例えば音声認識では、入力
された音声を分析して音声の％敵を表わすベクトルの時
系列（バタン）に変換し、これを予め登録しておいた標
準のパタンとマツチングを行ない、最も小さい距離を与
えた標準パタンを認識結果とする方式が一般的である。
距シ）を求めることは多い。例えば音声認識では、入力
された音声を分析して音声の％敵を表わすベクトルの時
系列（バタン）に変換し、これを予め登録しておいた標
準のパタンとマツチングを行ない、最も小さい距離を与
えた標準パタンを認識結果とする方式が一般的である。
このパタンマツチングの際、主とした演算は入力バタン
の特畝ベクトル ”” （ａＩ ＋ Ｊ ＋・・・ｅ
ａｋ）と標準パタンの特畝ベクトル１ｔ）＝（ｂ、、ｂ
、、・・・、ｂｋ）とのノルムを求める演算である。す
なわち、下式で表わされる減算、絶対値化、累加算であ
る。
の特畝ベクトル ”” （ａＩ ＋ Ｊ ＋・・・ｅ
ａｋ）と標準パタンの特畝ベクトル１ｔ）＝（ｂ、、ｂ
、、・・・、ｂｋ）とのノルムを求める演算である。す
なわち、下式で表わされる減算、絶対値化、累加算であ
る。
ｄ＝ｌｌｌ−Ｔｏ１１＝Σ １ａｋ−ｂｋｌに−ｔ
この演算は、一般にソフトウェアによシ実現されていた
が、処理時間を要し、マツチング性能が上がらないとい
う問題を有していた。
が、処理時間を要し、マツチング性能が上がらないとい
う問題を有していた。
また、音声パタンの各成分のビット長は、プロψ
セッサのワードット長（例えば１６ビツト）よシも短か
くてよい（例えば８ビツト）場合が多く、プロセッサの
１ワードに２つの音声パタン成分を格納する方法はメモ
リ量低減に有効である。しかし、この方法を従来のプロ
セッサで実現する場合距離計算は、１ワードに含まれた
２つの音声パタン成分を分離してから行なう必要があシ
、分離処理だけさらに処理時間を要すという欠点を有し
ていた。
くてよい（例えば８ビツト）場合が多く、プロセッサの
１ワードに２つの音声パタン成分を格納する方法はメモ
リ量低減に有効である。しかし、この方法を従来のプロ
セッサで実現する場合距離計算は、１ワードに含まれた
２つの音声パタン成分を分離してから行なう必要があシ
、分離処理だけさらに処理時間を要すという欠点を有し
ていた。
ジスタ１および２と、加算器５および６と、反転器３，
４．７射よび８と、＋１加算器１３．１４゜１５および
１６と、加算器５の最上位桁上げがＩＯ”のときは＋１
加算器１３の出力を、１″の０″のときは＋１加算器１
４の出力を１１′のときは加算器６の出力をそれぞれ選
択して出力する選択回路１０と、加算器１１と、出力レ
ジスタ１２とから構成される。
４．７射よび８と、＋１加算器１３．１４゜１５および
１６と、加算器５の最上位桁上げがＩＯ”のときは＋１
加算器１３の出力を、１″の０″のときは＋１加算器１
４の出力を１１′のときは加算器６の出力をそれぞれ選
択して出力する選択回路１０と、加算器１１と、出力レ
ジスタ１２とから構成される。
入力レジスタ１．２の上位半ワードが加算器５及び反転
器３０入力となシ、下位中ワードが加算器６及び反転器
４の入力となる。本構成は、数値 □□の符号を
反転する操作が各ビットを反転して、１を加えるという
動作であることを用いて、選択回路９の出力は、入力レ
ジスタ１の上位と入力レジスタ２の上位の値の差の絶対
値、選択回路１０の出力は入力レジスタｌの下位と入力
レジスタ２の下位の値の差の絶対値をそれぞれ出力する
ようにしたものである。
器３０入力となシ、下位中ワードが加算器６及び反転器
４の入力となる。本構成は、数値 □□の符号を
反転する操作が各ビットを反転して、１を加えるという
動作であることを用いて、選択回路９の出力は、入力レ
ジスタ１の上位と入力レジスタ２の上位の値の差の絶対
値、選択回路１０の出力は入力レジスタｌの下位と入力
レジスタ２の下位の値の差の絶対値をそれぞれ出力する
ようにしたものである。
（発明の解決しようとする問題点）
一般に演算時間は、桁上げが伝搬する部分に要する。第
１図の従来回路に於ては加算器５．６および１１と＋１
加算器１３，１４．１５と１６がこれに相当する。＋１
加算器１５と１６．加算器５と６、＋１加算器１３と１
４は並列に実行されるので４段も桁上げを含む回路を通
らなければならず、処理の高速化の妨げとなるという問
題点がある。
１図の従来回路に於ては加算器５．６および１１と＋１
加算器１３，１４．１５と１６がこれに相当する。＋１
加算器１５と１６．加算器５と６、＋１加算器１３と１
４は並列に実行されるので４段も桁上げを含む回路を通
らなければならず、処理の高速化の妨げとなるという問
題点がある。
本発明の目的は上述の欠点を除去し桁上げ段数をへらし
高速動作可能なノルム計算用の演算回路を提供すること
にある。
高速動作可能なノルム計算用の演算回路を提供すること
にある。
（問題点を解決するための手段）
本発明の装置は、２ｎピツ）（ｎは自然数）からなる第
１および第２の入力指定手段と、前記第１の入力指定手
段の上位ｎビットのデータＸ、と前記第２の入力指定手
段の上位ｎビットのデータＹ、とを入力としＸ１＋Ｙ１
の演算手段と、前記第１の入力指定手段の下位ｎビット
のデータＸ、と前記第２の入力指定手段の下位ｎビット
のデータＹ！とを入力としＸ１＋Ｙ１の演算を行なう第
２の演算手段と、前記第１の演算手段の最上位桁上げが
Ｏ″のときは前記第１の演算手段の出力を反転して出力
し該最上位桁上げが“１”のときは前記第１の演算手段
の演算結果を出力する第１の選択手段と、前記第２の演
算手段の最上位桁上げがＯ″のときは前記演算手段の出
力を反転して出力し該最上位桁上げが“１″のときは前
記第２の演算手段の演算結果を出力する第２の選択手段
と、前記第１の選択手段の出力ｚ１と前記第２の選択手
段の出力Ｚ！と前記第１の演算手段の最上位桁上げＣ８
と前記第２の演算器手段の最上位桁上げＣｔ トラ入力
（！： ＬＺＩ ＋ Ｚｔ ＋ Ｃｔ ＋ Ｃｔ Ｏ演
算を行なう第３の演算手段とを含んで構成される。
１および第２の入力指定手段と、前記第１の入力指定手
段の上位ｎビットのデータＸ、と前記第２の入力指定手
段の上位ｎビットのデータＹ、とを入力としＸ１＋Ｙ１
の演算手段と、前記第１の入力指定手段の下位ｎビット
のデータＸ、と前記第２の入力指定手段の下位ｎビット
のデータＹ！とを入力としＸ１＋Ｙ１の演算を行なう第
２の演算手段と、前記第１の演算手段の最上位桁上げが
Ｏ″のときは前記第１の演算手段の出力を反転して出力
し該最上位桁上げが“１”のときは前記第１の演算手段
の演算結果を出力する第１の選択手段と、前記第２の演
算手段の最上位桁上げがＯ″のときは前記演算手段の出
力を反転して出力し該最上位桁上げが“１″のときは前
記第２の演算手段の演算結果を出力する第２の選択手段
と、前記第１の選択手段の出力ｚ１と前記第２の選択手
段の出力Ｚ！と前記第１の演算手段の最上位桁上げＣ８
と前記第２の演算器手段の最上位桁上げＣｔ トラ入力
（！： ＬＺＩ ＋ Ｚｔ ＋ Ｃｔ ＋ Ｃｔ Ｏ演
算を行なう第３の演算手段とを含んで構成される。
（実施例）
次に本発明の一実施例を図面を用いて説明する。
第１図は本発明の一実施例を示すブロック図である。第
２図の演算回路は、入力レジスタ１０１および１０２と
反転器１０３，１０４．１０７および１０６と、選択回
路１０９ 詔よび１１０ と、加算器１１１ と、出
力レジスタ１１２とから構成される。
２図の演算回路は、入力レジスタ１０１および１０２と
反転器１０３，１０４．１０７および１０６と、選択回
路１０９ 詔よび１１０ と、加算器１１１ と、出
力レジスタ１１２とから構成される。
選択回路１．０９は、加算器１０５の最上位桁上げが０
″のとき、反転器１０７の出力を、′″１″′のとき加
算器１０５の演算結果を出力する。また、選択回路１１
０は、加算器１０６の最上位桁上げが′θ″のとき反転
器１０８の出力を、１１″のとき加算器１０６の演算結
果を出力する。加算器１１１は、選択回路１０９および
１１０の加算をするとともに、加算器ｌＯ５および１０
６の最上位桁上げも加算する。
″のとき、反転器１０７の出力を、′″１″′のとき加
算器１０５の演算結果を出力する。また、選択回路１１
０は、加算器１０６の最上位桁上げが′θ″のとき反転
器１０８の出力を、１１″のとき加算器１０６の演算結
果を出力する。加算器１１１は、選択回路１０９および
１１０の加算をするとともに、加算器ｌＯ５および１０
６の最上位桁上げも加算する。
例として、入力レジスタ１０１および１０２０ビツト長
を８ビツトとする。入力レジスタ１０１には０１０１０
００１″（２進表現）、入力レジスタ１０２には”０１
００００１１″ が格納されているとして動作を説明す
る。これは例えば入力バタンベクトルの第１成分が″０
１０１″、第２成分が”０００１″。
を８ビツトとする。入力レジスタ１０１には０１０１０
００１″（２進表現）、入力レジスタ１０２には”０１
００００１１″ が格納されているとして動作を説明す
る。これは例えば入力バタンベクトルの第１成分が″０
１０１″、第２成分が”０００１″。
ある標準バタンベクトルの第１成分が’０１００”。
第２成分が′″００１１” であったことに対応する。
第１成分の差は１．第２成分の差が２、その和は３であ
る。
る。
さて、加算器ｉｏｓの入力は’０１０１″と＠０１００
″の反転データ”１０１１”で、演算結果″’ｏｏｏｏ
″で最上位桁上げは“１”となる。従って選択回路１０
９の出力は”ｏｏｏｏ″ となる。一方、加算器１０６
の演算結果は同様にして’ １ｉ ｏ ｉ ”、最上位
桁上げは”ｏ″従って、選択回路１１０の出力は加算器
１０６の出力の反転で’００１０″ となる。
″の反転データ”１０１１”で、演算結果″’ｏｏｏｏ
″で最上位桁上げは“１”となる。従って選択回路１０
９の出力は”ｏｏｏｏ″ となる。一方、加算器１０６
の演算結果は同様にして’ １ｉ ｏ ｉ ”、最上位
桁上げは”ｏ″従って、選択回路１１０の出力は加算器
１０６の出力の反転で’００１０″ となる。
加算器１１１では’ｏｏｏｏ″ と’００１０″ と加
算器１０５の最上位桁上げ１″と加算器１０６の最上位
桁上げＯ″との加算で出力は’００１１″′となる。こ
れは、第１成分の差と第２成分の差との和である。
算器１０５の最上位桁上げ１″と加算器１０６の最上位
桁上げＯ″との加算で出力は’００１１″′となる。こ
れは、第１成分の差と第２成分の差との和である。
即ち、このように本実施例によシ入力レジスタ１０１に
格納された２つのバタン成分と、入力レジスタ１０２に
格納された２つのバタン成分のそれぞれの成分の差の和
が同時に得られる。
格納された２つのバタン成分と、入力レジスタ１０２に
格納された２つのバタン成分のそれぞれの成分の差の和
が同時に得られる。
（発明の効果）
本発明には過塩時間を要する桁上げを含む部分を２段に
削減することにより処理速度を大幅に向上できるという
効果がある。
削減することにより処理速度を大幅に向上できるという
効果がある。
第１図は、従来技術によるブロック図、第１図は、本発
明の一実施例を示すブロック図である。 １．２．１０１，１０２・・・・・・入力レジスタ、３
，４゜７．８，１０３，１０４，１０７．１０８・−・
・・反転器、５゜６．１１，１０５，１０６，１１１・
・・・・・加算器、９．１０゜１０９．１１０・・・・
・・選択回路、１３，１４，１５，１６・・・・・−＋
１加算器。 ｌＤＩ 房２ ＄ ７ 図
明の一実施例を示すブロック図である。 １．２．１０１，１０２・・・・・・入力レジスタ、３
，４゜７．８，１０３，１０４，１０７．１０８・−・
・・反転器、５゜６．１１，１０５，１０６，１１１・
・・・・・加算器、９．１０゜１０９．１１０・・・・
・・選択回路、１３，１４，１５，１６・・・・・−＋
１加算器。 ｌＤＩ 房２ ＄ ７ 図
Claims (1)
- 【特許請求の範囲】 ２ｎビット（ｎは自然数）からなる第１および第２の入
力指定手段と、 前記第１の入力指定手段の上位ｎビットのデータＸ＿１
と前記第２の入力指定手段の上位ｎビットのデータＹ＿
１とを入力としＸ＿１＋＠Ｙ＠＿１の演算を行なク第１
の演算手段と、 前記第１の入力指定手段の下位ｎビットのデータＸ＿２
と前記第２の入力指定手段の下位ｎビットのデータＹ＿
２とを入力としＸ＿２＋＠Ｙ＠＿２の演算を行なう第２
の演算手段と、 前記第１の演算手段の最上位桁上げが“０”のときは前
記第１の演算手段の出力を反転して出力し該最上位桁上
げが“１”のときは前記第１の演算手段の演算結果を出
力する第１の選択手段と、前記第２の演算手段の最上位
桁上げが“０”のときは前記第２の演算手段の出力を反
転して出力し該最上位桁上げが“１”のとき前記第２の
演算結果を出力する第２の選択手段と、 前記第１の選択手段の出力Ｚ＿１と前記第２の選択手段
の出力Ｚ＿２と前記第１の演算手段の最上位桁上げＣ＿
１と前記第２の演算手段の最上位桁上げＣ＿２とを入力
としＺ＿１＋Ｚ＿２＋Ｃ＿１＋Ｃ＿２の演算を行なう第
３の演算手段とを含むことを特徴とする演算回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59255420A JPS61133476A (ja) | 1984-12-03 | 1984-12-03 | 演算回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59255420A JPS61133476A (ja) | 1984-12-03 | 1984-12-03 | 演算回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61133476A true JPS61133476A (ja) | 1986-06-20 |
Family
ID=17278511
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59255420A Pending JPS61133476A (ja) | 1984-12-03 | 1984-12-03 | 演算回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61133476A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007152998A (ja) * | 2005-12-01 | 2007-06-21 | Mazda Motor Corp | 車両の下部車体構造 |
-
1984
- 1984-12-03 JP JP59255420A patent/JPS61133476A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007152998A (ja) * | 2005-12-01 | 2007-06-21 | Mazda Motor Corp | 車両の下部車体構造 |
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