JPS6386082A - イメ−ジ処理装置 - Google Patents
イメ−ジ処理装置Info
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- JPS6386082A JPS6386082A JP61232335A JP23233586A JPS6386082A JP S6386082 A JPS6386082 A JP S6386082A JP 61232335 A JP61232335 A JP 61232335A JP 23233586 A JP23233586 A JP 23233586A JP S6386082 A JPS6386082 A JP S6386082A
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- JP
- Japan
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- gate
- data
- bit
- bit pattern
- decoder
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- Pending
Links
- 238000006243 chemical reaction Methods 0.000 claims abstract description 6
- 238000000034 method Methods 0.000 claims description 8
- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 1
- 238000003672 processing method Methods 0.000 description 1
- 230000002250 progressing effect Effects 0.000 description 1
- 238000012827 research and development Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06T—IMAGE DATA PROCESSING OR GENERATION, IN GENERAL
- G06T1/00—General purpose image data processing
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06T—IMAGE DATA PROCESSING OR GENERATION, IN GENERAL
- G06T9/00—Image coding
- G06T9/004—Predictors, e.g. intraframe, interframe coding
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N1/00—Scanning, transmission or reproduction of documents or the like, e.g. facsimile transmission; Details thereof
- H04N1/387—Composing, repositioning or otherwise geometrically modifying originals
- H04N1/393—Enlarging or reducing
- H04N1/3935—Enlarging or reducing with modification of image resolution, i.e. determining the values of picture elements at new relative positions
Landscapes
- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Signal Processing (AREA)
- Image Processing (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[発明の目的]
(産業上の利用分野)
本発明はディジタルフ゛イファレンシャルアナライザ(
DDA)方式が適用されたイメージ処理装置に関し、特
にイメージ処理データの端数処理を行なう構成の改良に
関する。
DDA)方式が適用されたイメージ処理装置に関し、特
にイメージ処理データの端数処理を行なう構成の改良に
関する。
(従来の技術)
近年、イメージ処理を主体にした装置が多く発表されて
おり、その処理の方法にも種々の形が発表されている。
おり、その処理の方法にも種々の形が発表されている。
従来、イメージデータをピッ[・中位で直列に処理して
いたが、この場合には処理速度を向上さけることが困難
であった。
いたが、この場合には処理速度を向上さけることが困難
であった。
そこで、イメージデータをバイト単位で並列処理する装
置について研究並びに開発が進められる状況となってき
ている。
置について研究並びに開発が進められる状況となってき
ている。
そして、イメージデータをバイト単位で並列処理する構
成をイメージ処理装置に適用する場合には、CRTbし
くはプリンタとした表示装置にイメージ処理出力を与え
る関係上、拡大及び縮小の別能を付加することが必須の
要件となる。
成をイメージ処理装置に適用する場合には、CRTbし
くはプリンタとした表示装置にイメージ処理出力を与え
る関係上、拡大及び縮小の別能を付加することが必須の
要件となる。
更に、イメージデータの一部分を切り出して、その部分
の拡大なり縮小を行なうことが要望される。
の拡大なり縮小を行なうことが要望される。
そこで、この拡大並びに縮小を並列処理づる手段として
、一般にDDA方式が使われる。
、一般にDDA方式が使われる。
しかしながら、イメージ処理装置にDDA方式が適用さ
れた場合には、前)本の切り出しが任意のビット単位で
行なわれるので、イメージ処理データに端数が出る。
れた場合には、前)本の切り出しが任意のビット単位で
行なわれるので、イメージ処理データに端数が出る。
(T?、明が解決しようとする問題点)このようにDD
A方式のイメージ処理装置にあっては、イメージ処理デ
ータに端数が出るから、端数値のデータを正しく出力す
るための処理が必要となる。
A方式のイメージ処理装置にあっては、イメージ処理デ
ータに端数が出るから、端数値のデータを正しく出力す
るための処理が必要となる。
しかし、従来のハードウェア構成では、端数値のデータ
を正しく出力するための処理を行なう回路が極めて複雑
となるという不具合があった。
を正しく出力するための処理を行なう回路が極めて複雑
となるという不具合があった。
本発明は、上記の事情に鑑みてなされたものであり、そ
の目的は、DDA方式を使って拡大、縮小を行なう装置
において、任意ビットでの切り出しがあった場合の端数
値データの処理を正確に行なうことを簡単な回路で実現
することにある。
の目的は、DDA方式を使って拡大、縮小を行なう装置
において、任意ビットでの切り出しがあった場合の端数
値データの処理を正確に行なうことを簡単な回路で実現
することにある。
[発明の構成]
(問題点を解決するための手段)
本発明は上記の目的を達成するため、DDA方式が適用
されたイメージ処理装置において、DDAビットパター
ンを用いてイメージデータの拡大及び縮小処理を行なう
データ変換ゲートと、このデータ変換ゲートに対し端数
処理で変換されたDDAビットパターンを渡す端数処理
ゲートと、前記イメージデータの切り出しスタート及び
エンドビットよりアダーにて検出された端数値からビッ
トパターンを生成し、この端数値のビットパターンを前
記端数処理ゲートに端数処理用として送出するデコーダ
とを具備することを特徴とする。
されたイメージ処理装置において、DDAビットパター
ンを用いてイメージデータの拡大及び縮小処理を行なう
データ変換ゲートと、このデータ変換ゲートに対し端数
処理で変換されたDDAビットパターンを渡す端数処理
ゲートと、前記イメージデータの切り出しスタート及び
エンドビットよりアダーにて検出された端数値からビッ
トパターンを生成し、この端数値のビットパターンを前
記端数処理ゲートに端数処理用として送出するデコーダ
とを具備することを特徴とする。
(作用)
このような構成によれば、以下第2図及び第3図を参照
しつつ述べる本発明原理を達成することができる。
しつつ述べる本発明原理を達成することができる。
第3図はイメージデータを切り出したときの様子を示し
たものである。即ち、これは、任意ビットにイメージデ
ータの切り出しを行なう場合であり、イメージデータ全
領域31に対し、切り出しスタートビット幅ΔSと切り
出しエンドビット幅へEとにより鎖a、 bで示す如く
バイト境界を定め、イメージデータ全領1!21におけ
る切り出し領域32を(qだ状態を示している。
たものである。即ち、これは、任意ビットにイメージデ
ータの切り出しを行なう場合であり、イメージデータ全
領域31に対し、切り出しスタートビット幅ΔSと切り
出しエンドビット幅へEとにより鎖a、 bで示す如く
バイト境界を定め、イメージデータ全領1!21におけ
る切り出し領域32を(qだ状態を示している。
こうして切り出された拡大及び縮小に与えられるイメー
ジデータは、第4図の41で示すように2バイト目の1
.○ビットは無効なデータである。
ジデータは、第4図の41で示すように2バイト目の1
.○ビットは無効なデータである。
そこで、DD八へ路(不図示)から出力されるビットパ
ターンが1/4の縮小とすると、第4図の42で示すパ
ターンとなり、出力されるデータは1バイト目の4ビツ
ト、0ビツトの位置と、2バイト目の4ビツト、Oビッ
トの位置とに1゛′を出力することになる。
ターンが1/4の縮小とすると、第4図の42で示すパ
ターンとなり、出力されるデータは1バイト目の4ビツ
ト、0ビツトの位置と、2バイト目の4ビツト、Oビッ
トの位置とに1゛′を出力することになる。
しかし、第4図の41に示すように2バイト目の1ビツ
ト以1ジは無効なデータであるから、2バイト目のOビ
ットはデータとしては正しくないことになる。
ト以1ジは無効なデータであるから、2バイト目のOビ
ットはデータとしては正しくないことになる。
そこで、第3図の切り出し位置の情報△S(切り出しス
タートビット)、△E(切り出しエンドビット)から端
数演算を行ない、第4図の41の2バイト目2ビツトの
位置に端数があることを検出し、第4図の43に示すよ
うに端数境界を設ける。
タートビット)、△E(切り出しエンドビット)から端
数演算を行ない、第4図の41の2バイト目2ビツトの
位置に端数があることを検出し、第4図の43に示すよ
うに端数境界を設ける。
よって、2バイト目の2ビツト以後が“1″になるよう
にDD八へットパターンを歪曲して生成し、2バイト目
2ビツトをそのまま出力すれば、端数境界のデータが正
しく出力されることになる。
にDD八へットパターンを歪曲して生成し、2バイト目
2ビツトをそのまま出力すれば、端数境界のデータが正
しく出力されることになる。
(実施例)
第1図は本発明に係わるイメージ処理装置の一実施例の
要部を示すブロック図である。
要部を示すブロック図である。
図中、各ゲート1は、入力端子aから入力されるイメー
ジデータをビットパターンにより拡大及び縮小処理し、
この処理出力を出力端子すから外部へ送出するためのも
のである。
ジデータをビットパターンにより拡大及び縮小処理し、
この処理出力を出力端子すから外部へ送出するためのも
のである。
各ゲート2は、入力端子Cから入力されるDDΔビット
パターンと後述の端数処理により制徨口されるビットパ
ターンとをオアするゲートである。
パターンと後述の端数処理により制徨口されるビットパ
ターンとをオアするゲートである。
アダー3は、後)ボする切り出しスタートビット幅△S
と切り出しエンドビット幅へEとの差を求めるものであ
る。
と切り出しエンドビット幅へEとの差を求めるものであ
る。
デコーダ4は、アダー3により求めた差により第2図に
示すようなビットパターンを出力するものである。
示すようなビットパターンを出力するものである。
次に動作を説明すると、入力端子aにはイメージデータ
が4ビット並列に入力されて、ナントゲート1でビット
パターンとの条件がとられ、出力端子すにその処理後の
データが現われる。
が4ビット並列に入力されて、ナントゲート1でビット
パターンとの条件がとられ、出力端子すにその処理後の
データが現われる。
そこで、アダー3には入力端子すに切り出しスタートビ
ット△Sが入力され、また入力端子eに切り出しエンド
ピッ1−△Eが入力されて端数値が出力される。この端
数値に従ってデコーダ4が第2図にfで示すようにセッ
トされ、このデコーダ4のセット出力がゲート2に加わ
る。
ット△Sが入力され、また入力端子eに切り出しエンド
ピッ1−△Eが入力されて端数値が出力される。この端
数値に従ってデコーダ4が第2図にfで示すようにセッ
トされ、このデコーダ4のセット出力がゲート2に加わ
る。
一方、入力端子CにはDDA回路からのビットパターン
が入力されているので、これがゲート2に加わるから、
ゲート2において、デコーダ4からの出力が“1″にな
ることにより、強制的にビットパターンが′1”となる
。
が入力されているので、これがゲート2に加わるから、
ゲート2において、デコーダ4からの出力が“1″にな
ることにより、強制的にビットパターンが′1”となる
。
従って、ゲート2により端数処理されて“′1パとなっ
たDD・Aビットパターンがゲート1に加わり、このゲ
ート1においてイメージデータの拡大及び縮小のデータ
処理が行なわれることになる。
たDD・Aビットパターンがゲート1に加わり、このゲ
ート1においてイメージデータの拡大及び縮小のデータ
処理が行なわれることになる。
なお、デコーダ4の出力が′O″のビットのときは、入
力端子Cからのビットパターンが優先することになる。
力端子Cからのビットパターンが優先することになる。
[発明の効果]
以上説明したように、本発明が適用されたイメージ処理
装置であれば、任意ビットに切り出しが行なわれ、拡大
、縮小処理をハードウェア的に実行する装置として、端
数を持って入力されたイメージデータを正しく端数処理
して出力することができる簡単な回路構成のものとなる
。
装置であれば、任意ビットに切り出しが行なわれ、拡大
、縮小処理をハードウェア的に実行する装置として、端
数を持って入力されたイメージデータを正しく端数処理
して出力することができる簡単な回路構成のものとなる
。
第1図は本発明に係わるイメージ処理装置の一実施例の
要部を示すブロック図、第2図はデ」−ダのセット内容
を示す図、第3図は切り出したイメージデータのとり方
の状況の説明図、第4図は切り出したイメージデータの
処理状況の説明図である。 1・・・データ変換用のゲート 2・・・端数処理用のゲート 3・・・アダー 4・・・デコーダ
要部を示すブロック図、第2図はデ」−ダのセット内容
を示す図、第3図は切り出したイメージデータのとり方
の状況の説明図、第4図は切り出したイメージデータの
処理状況の説明図である。 1・・・データ変換用のゲート 2・・・端数処理用のゲート 3・・・アダー 4・・・デコーダ
Claims (1)
- (1)ディジタルディファレンシャルアナライザ(DD
A)方式が適用されたイメージ処理装置において、DD
Aビットパターンを用いてイメージデータの拡大及び縮
小処理を行なうデータ変換ゲートと、このデータ変換ゲ
ートに対し端数処理で変換されたDDAビットパターン
を渡す端数処理ゲートと、前記イメージデータの切り出
しスタート及びエンドビットよりアダーにて検出された
端数値からビットパターンを生成し、この端数値のビッ
トパターンを前記端数処理ゲートに端数処理用として送
出するデコーダとを具備することを特徴とするイメージ
装置。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61232335A JPS6386082A (ja) | 1986-09-30 | 1986-09-30 | イメ−ジ処理装置 |
KR8710925A KR910001059B1 (en) | 1986-09-30 | 1987-09-30 | Image processing apparatus |
US07/369,228 US4956722A (en) | 1986-09-30 | 1989-06-22 | Image processing apparatus |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61232335A JPS6386082A (ja) | 1986-09-30 | 1986-09-30 | イメ−ジ処理装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6386082A true JPS6386082A (ja) | 1988-04-16 |
Family
ID=16937584
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP61232335A Pending JPS6386082A (ja) | 1986-09-30 | 1986-09-30 | イメ−ジ処理装置 |
Country Status (3)
Country | Link |
---|---|
US (1) | US4956722A (ja) |
JP (1) | JPS6386082A (ja) |
KR (1) | KR910001059B1 (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
GB2273383A (en) * | 1992-12-10 | 1994-06-15 | Ibm | Character recognition |
US6377265B1 (en) * | 1999-02-12 | 2002-04-23 | Creative Technology, Ltd. | Digital differential analyzer |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS55102968A (en) * | 1979-01-31 | 1980-08-06 | Sharp Corp | Run-length decoding system for mh code |
JPS60201774A (ja) * | 1984-03-27 | 1985-10-12 | Ricoh Co Ltd | 符号化処理装置 |
JPS63184879A (ja) * | 1987-01-28 | 1988-07-30 | Toshiba Corp | 画像処理装置 |
-
1986
- 1986-09-30 JP JP61232335A patent/JPS6386082A/ja active Pending
-
1987
- 1987-09-30 KR KR8710925A patent/KR910001059B1/ko not_active IP Right Cessation
-
1989
- 1989-06-22 US US07/369,228 patent/US4956722A/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
US4956722A (en) | 1990-09-11 |
KR880004394A (ko) | 1988-06-03 |
KR910001059B1 (en) | 1991-02-23 |
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