JPH10335980A - 低歪高効率整合回路 - Google Patents

低歪高効率整合回路

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JPH10335980A
JPH10335980A JP9146697A JP14669797A JPH10335980A JP H10335980 A JPH10335980 A JP H10335980A JP 9146697 A JP9146697 A JP 9146697A JP 14669797 A JP14669797 A JP 14669797A JP H10335980 A JPH10335980 A JP H10335980A
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capacitor
matching
circuit
distortion
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Yoshiko Yamaguchi
佳子 山口
Naotaka Iwata
直高 岩田
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NEC Corp
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NEC Corp
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    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
    • H01L29/812—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a Schottky gate
    • H—ELECTRICITY
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    • H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
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Abstract

(57)【要約】 （修正有） 【課題】 低歪かつ高効率な高出力増幅器を実現する整
合回路構成を提供する。 【解決手段】 インピーダンス整合のための直列インダ
クタ１０１、並列キャパシタ１０３、ドレインバイアス
回路１０４及びＤＣ阻止用のキャパシタ１０５で構成さ
れる。本回路構成は並列キャパシタ１０３として容量に
バイアス依存性を有するキャパシタを用いることを特徴
とする。容量にバイアス依存性を持つキャパシタとして
は、（Ｂａx Ｓｒ1-x ）ＴｉＯ3 などの薄膜キャパシタ
があげられる。整合回路にこのキャパシタを用いること
により、出力電力の増加、即ち整合回路のキャパシタに
印加される電圧の増加に伴って、整合状態を変化させる
ことができる。トランジスタの出力と歪特性を最も良く
する整合条件をそれぞれ評価しておき、出力電力の増加
に伴って整合条件が出力重視整合から歪重視整合に移り
変わるように設計する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、移動体通信用など
のマイクロ波やミリ波の信号を増幅するアンプの整合回
路に関し、特に整合回路の小型化、低歪化及び高効率化
に関するものである。
【０００２】
【従来の技術】移動体通信の大容量化、デジタル化に伴
い、低歪高出力増幅器への要求が高まっている。同時
に、通話時間の長時間化のために、高出力増幅器の高効
率動作が求められいている。これまで、高出力増幅器の
歪補償方式として、フィードフォワード法やプリディス
トーション法による大がかりな方式が検討されてきた。
また、他の歪補償回路としては、例えば、１９９６年電
子情報通信学会エレクトロニクスソサイエティ大会Ｃ−
９４に示されるように、直列ダイオードリニアライザを
装荷する手法、またＳｉバイポーラトランジスタやプリ
アンプとの組み合わせやソースインダクタの装荷なども
検討されてきた。
【０００３】
【発明が解決しようとする課題】しかしながら、これら
の歪補償回路は歪を補償すべき電力増幅器の前段に、レ
ベル調整用のアッテネータを介して設けられるため、回
路構成が複雑かつ大規模となり、回路の小型化を困難な
ものにしてきた。
【０００４】したがって、本発明の目的は、小型かつ低
歪な高出力増幅器を簡便な形成方法にて実現するための
回路構成技術を提供することにある。同時に高効率動作
を実現することにある。
【０００５】
【課題を解決するための手段】前記目的を達成するた
め、本発明の第１の整合回路は、インピーダンス整合用
として容量にバイアス電圧依存性のあるキャパシタを有
する。
【０００６】本発明の第２の整合回路は、基本波インピ
ーダンス整合用として容量にバイアス依存性のある第一
のキャパシタを有すること、及び高調波インピーダンス
整合用に容量のバイアス電圧依存性のない第二のキャパ
シタを有する。
【０００７】（作用）インピーダンス整合回路に容量に
バイアス電圧依存性のあるキャパシタを用いることによ
り、出力電力の増加、即ち整合回路のキャパシタに印加
される電圧の増加に伴って、整合状態を変化させること
ができる。これにより、出力電力の増加に伴って整合条
件が出力重視整合から歪重視整合に移り変わることがで
きる。
【０００８】また、基本波インピーダンス整合用として
容量にバイアス依存性のある第一のキャパシタを有し、
高調波インピーダンス整合用に容量のバイアス電圧依存
性のない第二のキャパシタを用いる構成においては、出
力電力の増加に伴って基本波インピーダンスは変化する
が、高調波の整合条件は変化しない。したがって、高調
波は常に処理され、高効率動作が可能となる。
【０００９】
【発明の実施の形態】
【実施例１】本発明の請求項１に示す整合回路を出力整
合回路として用いた実施例を示す。図１は実施例１の整
合回路の等価回路図である。インピーダンス整合のため
の直列インダクタ１０１、直列キャパシタ１０２、並列
キャパシタ１０３、ドレインバイアス回路１０４及びＤ
Ｃ阻止用のキャパシタ１０５で構成される。本回路構成
は並列キャパシタ１０３として容量にバイアス電圧依存
性を有するキャパシタを用いることを特徴とすることを
除いて、一般に用いられる整合回路と大差がない。
【００１０】ここで、容量にバイアス電圧依存性をもつ
キャパシタとしては、（Ｂａx Ｓｒ1-x ）ＴｉＯ3 、Ｐ
ｂ（Ｚｒx Ｔｉ1-x ）Ｏ3 ，ＳｒＢｉ2 Ｔｉ2-x Ｎｂx
Ｏ9、ＢａＴｉＯ3 、ＰｂＴｉＯ3 、ＳｒＴｉＯ3 から
なる薄膜キャパシタがあげられる。これらの薄膜キャパ
シタのうち、（Ｂａx Ｓｒ1-x ）ＴｉＯ3 薄膜キャパシ
タにおける容量のバイアス電圧依存性は、例えば第５９
回春季応用物理学会２８ｐ−ＺＦ−９に示される。
【００１１】図２に（Ｂａx Ｓｒ1-x ）ＴｉＯ3 薄膜の
スパッタ成膜初期に基板へのＲＦパワーを印加有無しで
の容量のバイアス依存性を示す。（Ｂａx Ｓｒ1-x ）Ｔ
ｉＯ3 は電界により分極を起こすため，０Ｖバイアス時
の容量が最も大きく、バイアス電圧の増加に伴って容量
は減少する。ＲＦパワーを印加した場合、容量は約５０
％変化する。従って、整合回路に（Ｂａx Ｓｒ1-x ）Ｔ
ｉＯ3 キャパシタを用いることにより、出力電力の増
加、即ち整合回路のキャパシタに印加される電圧の増加
に伴って、整合状態を変化させることができる。
【００１２】図３に請求項１に係る発明の原理を模式的
に示す。トランジスタの出力と歪特性を最も良くする整
合条件をそれぞれ評価しておき、出力電力の増加に伴っ
て整合条件が出力重視整合から歪重視整合に移り変わる
ように設計すればよい。
【００１３】図４に出力電力及び歪出力の入力電力依存
性を示す。本発明の整合回路により、利得を低下させる
ことなく、高い出力時においても低い歪特性を得ること
ができる。もし、容量変化の方向や絶対量が適当でない
場合は、キャパシタ用バイアス回路を設け端子１０６に
接続するか、整合回路のインダクタ及びキャパシタを増
加させればよい。
【００１４】
【実施例２】本発明の請求項２に示す整合回路を出力整
合回路として用いた実施例を示す。図５は実施例２の整
合回路の等価回路図である。インピーダンス整合のため
の直列インダクタ５０１、並列キャパシタ５０２、２倍
波処理用の直列インダクタ５０３、直列キャパシタ５０
４、並列キャパシタ５０５、ドレインバイアス回路５０
６、ＤＣ阻止用のキャパシタ５０７で構成される。本回
路構成は並列キャパシタ５０２として容量にバイアス電
圧依存性を有するキャパシタを用いること及び２倍波処
理用の並列キャパシタ５０５として容量にバイアス電圧
依存性のないキャパシタを用いることを特徴とする。そ
の他の構成は、一般に用いられる整合回路と大差がな
い。
【００１５】ここで、容量にバイアス電圧依存性をもつ
キャパシタとしては、（Ｂａx Ｓｒ1-x ）ＴｉＯ3 、Ｐ
ｂ（Ｚｒx Ｔｉ1-x ）Ｏ3 ，ＳｒＢｉ2 Ｔｉ2-x Ｎｂx
Ｏ9、ＢａＴｉＯ3 、ＰｂＴｉＯ3 、ＳｒＴｉＯ3 から
なる薄膜キャパシタがあげられる。これらの薄膜キャパ
シタのうち、（Ｂａx Ｓｒ1-x ）ＴｉＯ3 薄膜キャパシ
タにおける容量のバイアス電圧依存性は、例えば第５９
回春季応用物理学会２８ｐ−ＺＦ−９に示されるよう
に、スパッタ成膜初期に基板へのＲＦパワー印加した場
合、容量は約５０％変化する。したがって、整合回路に
（Ｂａx Ｓｒ1-x）ＴｉＯ3 キャパシタを用いることに
より、出力電力の増加、即ち整合回路のキャパシタに印
加される電圧の増加に伴って、整合状態を変化させるこ
とができる。
【００１６】図６に請求項２に係る発明の原理を模式的
に示す。トランジスタの出力と歪特性を最も良くする整
合条件をそれぞれ評価しておき、出力電力の増加に伴っ
て整合条件が出力重視整合から歪重視整合に移り変わる
ように設計すればよい。これにより、高出力時において
も低い歪特性を得ることができる。もし、容量変化の方
向や絶対量が適当でない場合は、キャパシタ用バイアス
回路を設け端子５０８に接続するか、整合回路のインダ
クタ及びキャパシタを増加させればよい。一方、２倍波
処理用の容量にバイアス電圧依存性のないキャパシタと
しては、ＳｉＮx キャパシタがあげられる。直列インダ
クタ５０３及び直列キャパシタ５０４及び並列キャパシ
タ５０５は２倍波がマイクロ波的に短絡となる条件に設
計する。ここで、並列キャパシタ５０５は容量のバイア
ス電圧依存性がないことより、出力電力の増加に伴い２
倍波の整合条件は変化しない。したがって、２倍波は常
に処理され、高効率動作が可能となる。
【００１７】第１の効果は、容量のバイアス電圧依存性
を有するキャパシタを用いて、出力電力の増加に伴って
整合条件を出力重視整合から歪重視整合に移動させるこ
とにより、従来の歪補償回路を必要としないため、回路
面積を著しく低減することが可能である。また、回路構
成が簡素となるため、低コスト化に有効である。
【００１８】第２の効果は、容量のバイアス電圧依存性
を有する第一のキャパシタを用いて、整合条件を出力重
視整合から歪重視整合に移行させると同時に、容量のバ
イアス依存性の無い第二のキャパシタを用いて２倍波の
整合条件をマイクロ波的に短絡させることにより、低歪
特性とともに高効率動作を小型かつ簡素な回路構成にて
実現させることができる。さらに２倍波以上の高調波に
おいても処理を行うことにより、一層の高効率化を図る
ことができる。
【図面の簡単な説明】
【図１】本発明の第１の実施例を示す等価回路図であ
る。
【図２】本発明の第１の実施例に用いた（Ｂａx Ｓｒ
1-x ）ＴｉＯ3 薄膜キャパシタにおける容量のバイアス
電圧依存性である。
【図３】本発明の第１の実施例の原理を示す模式図であ
る。
【図４】本発明の第１の実施例の効果を示す模式図であ
る。
【図５】本発明の第２の実施例を示す等価回路図であ
る。
【図６】本発明の第２の実施例の原理を示す模式図であ
る。
【符号の説明】
１０１ 直列インダクタ １０２ 直列キャパシタ １０３ 並列キャパシタ １０４ ドレインバイアス回路 １０５ ＤＣ阻止用のキャパシタ １０６ キャパシタ用バイアス回路 ５０１ 直列インダクタ ５０２ 並列キャパシタ ５０３ 直列インダクタ ５０４ 直列キャパシタ ５０５ 並列キャパシタ ５０６ ドレインバイアス回路 ５０７ ＤＣ阻止用のキャパシタ ５０８ キャパシタ用バイアス回路接続用端子

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】インピーダンス整合用として容量にバイア
    ス電圧依存性のあるキャパシタを有することを特徴とす
    る整合回路。
  2. 【請求項２】基本波インピーダンス整合用として容量に
    バイアス電圧依存性のある第一のキャパシタを有するこ
    と、及び高調波インピーダンス整合用に容量のバイアス
    電圧依存性のない第二のキャパシタを有することを特徴
    とする整合回路。
JP9146697A 1997-06-04 1997-06-04 低歪高効率整合回路 Pending JPH10335980A (ja)

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