JP3439344B2 - 半導体増幅器 - Google Patents
半導体増幅器Info
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- Power Engineering (AREA)
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Description
【０００１】
【発明の属する技術分野】本発明は、マイクロ波帯及び
ミリ波帯域で用いられる半導体増幅器に関し、特に歪補
償回路を内臓した半導体増幅器に関する。
ミリ波帯域で用いられる半導体増幅器に関し、特に歪補
償回路を内臓した半導体増幅器に関する。
【０００２】
【従来の技術】マイクロ波、ミリ波等の高周波を用いる
システムにおいては、高周波電力の増幅を行うためのに
電界効果トランジスタ等の非線形増幅素子を有する半導
体増幅器が用いられている。そのため、半導体増幅器の
歪特性はシステム全体の性能に大きな影響を及ぼすこと
が多い。そのため、従来の半導体増幅器では、リニアラ
イザ等の歪補償回路を非線形増幅素子に外付けにして、
素子の非線形性に起因して発生する歪成分を除去するこ
とで歪特性を改善する方法が採られてきた。
システムにおいては、高周波電力の増幅を行うためのに
電界効果トランジスタ等の非線形増幅素子を有する半導
体増幅器が用いられている。そのため、半導体増幅器の
歪特性はシステム全体の性能に大きな影響を及ぼすこと
が多い。そのため、従来の半導体増幅器では、リニアラ
イザ等の歪補償回路を非線形増幅素子に外付けにして、
素子の非線形性に起因して発生する歪成分を除去するこ
とで歪特性を改善する方法が採られてきた。
【０００３】このような従来の半導体増幅器の構成を図
７に示す。ここでは、非線形増幅素子の例として電界効
果トランジスタ（ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａ
ｎｓｉｓｔｏｒ：以下ＦＥＴと称する。）を用いて説明
する。
７に示す。ここでは、非線形増幅素子の例として電界効
果トランジスタ（ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａ
ｎｓｉｓｔｏｒ：以下ＦＥＴと称する。）を用いて説明
する。
【０００４】この従来の半導体増幅器は、リニアライザ
２１と、受動素子２２、２３と、出力整合回路４と、Ｆ
ＥＴ１とから構成されている。
２１と、受動素子２２、２３と、出力整合回路４と、Ｆ
ＥＴ１とから構成されている。
【０００５】入力端子１０１から入力された信号は、受
動素子１３、リニアライザ２１、受動素子２２を介して
ＦＥＴ１のゲート電極に入力されている。そして、ＦＥ
Ｔのソース電力は接地されていて、ドレイン電極は出力
整合回路４を介して出力端子１０２に接続されている。
リニアライザ２１は、入力される電力の増加に伴い利得
（相対比）が増加し、位相シフトが負方向に増加する特
性を有している。このリニアライザ２１には、カプラな
どの受動素子を組み合わせたもの、また、ダイオード等
の能動素子を使ったものがある。
動素子１３、リニアライザ２１、受動素子２２を介して
ＦＥＴ１のゲート電極に入力されている。そして、ＦＥ
Ｔのソース電力は接地されていて、ドレイン電極は出力
整合回路４を介して出力端子１０２に接続されている。
リニアライザ２１は、入力される電力の増加に伴い利得
（相対比）が増加し、位相シフトが負方向に増加する特
性を有している。このリニアライザ２１には、カプラな
どの受動素子を組み合わせたもの、また、ダイオード等
の能動素子を使ったものがある。
【０００６】受動素子２２、２３は、例えばアイソレー
タ等であり、リニアライザ２１とＦＥＴ１間の整合性の
不一致のために発生する反射成分を除去するためのもの
である。
タ等であり、リニアライザ２１とＦＥＴ１間の整合性の
不一致のために発生する反射成分を除去するためのもの
である。
【０００７】出力整合回路４は、ＦＥＴ１と出力端子１
０２に接続される負荷との間の整合性をとるためのもの
である。
０２に接続される負荷との間の整合性をとるためのもの
である。
【０００８】この従来の半導体増幅器では、入力端子１
０１から入力された信号は受動素子２３、リニアライザ
２１、受動素子２２を介してＦＥＴ１のゲート電力に入
力され、ＦＥＴ１で増幅された後に出力整合回路４を介
して出力端子１０２から出力される。
０１から入力された信号は受動素子２３、リニアライザ
２１、受動素子２２を介してＦＥＴ１のゲート電力に入
力され、ＦＥＴ１で増幅された後に出力整合回路４を介
して出力端子１０２から出力される。
【０００９】この従来の半導体増幅器では、非線形増幅
素子であるＦＥＴ１は入力される電力の増加に伴い利得
が低下し、位相特性が劣化（つまり位相シフトが正方向
に増大）し、歪が増大する。しかし、この従来の半導体
増幅器には、ＦＥＴ１とは逆の通過位相特性および通過
利得特性を有するリニアライザ２１が設けられているた
め、ＦＥＴ１の特性はリニアライザ２１の特性によりキ
ャンセルされ、半導体増幅器全体としては低歪特性が達
成される。
素子であるＦＥＴ１は入力される電力の増加に伴い利得
が低下し、位相特性が劣化（つまり位相シフトが正方向
に増大）し、歪が増大する。しかし、この従来の半導体
増幅器には、ＦＥＴ１とは逆の通過位相特性および通過
利得特性を有するリニアライザ２１が設けられているた
め、ＦＥＴ１の特性はリニアライザ２１の特性によりキ
ャンセルされ、半導体増幅器全体としては低歪特性が達
成される。
【００１０】この従来の半導体増幅器は上述のように構
成されているが、例えば、ダイオードのような能動素子
を動作させてリニアライザ２１を構成した場合、能動素
子を駆動させるための消費電力が発生する。
成されているが、例えば、ダイオードのような能動素子
を動作させてリニアライザ２１を構成した場合、能動素
子を駆動させるための消費電力が発生する。
【００１１】また、リニアライザ２１を半導体増幅器に
外付けする場合、半導体増幅器全体が大型化する。さら
にリニアライザ２１と非線形増幅素子であるＦＥＴ１間
の整合性の不一致が生じやすく、不整合による反射成分
を除去するためのアイソレータ等の受動素子２２、２３
を設ける必要が発生するため半導体増幅器全体が大きく
なってしまう。
外付けする場合、半導体増幅器全体が大型化する。さら
にリニアライザ２１と非線形増幅素子であるＦＥＴ１間
の整合性の不一致が生じやすく、不整合による反射成分
を除去するためのアイソレータ等の受動素子２２、２３
を設ける必要が発生するため半導体増幅器全体が大きく
なってしまう。
【００１２】
【発明が解決しようとする課題】上述した従来の半導体
増幅器では、消費電力が大きくなってしまうとともに全
体の大きさが大きいう問題点があった。
増幅器では、消費電力が大きくなってしまうとともに全
体の大きさが大きいう問題点があった。
【００１３】本発明は上記のような問題点を解消するた
めになされたもので、小型で歪補償回路での消費電力を
低減した半導体増幅器を提供することを目的とする。
めになされたもので、小型で歪補償回路での消費電力を
低減した半導体増幅器を提供することを目的とする。
【００１４】
【課題を解決するための手段】上記目的を達成するため
に、本発明の半導体増幅器は、入力信号を増幅して出力
する非線形増幅素子と、前記非線形増幅素子の入力側に
設けられ、受動素子とソース電極およびドレイン電極が
接地されているＦＥＴとから構成されることにより前記
非線形増幅素子の通過利得特性および通過位相特性とは
逆の通過利得特性および通過位相特性を有している特性
改善回路とを有している。
に、本発明の半導体増幅器は、入力信号を増幅して出力
する非線形増幅素子と、前記非線形増幅素子の入力側に
設けられ、受動素子とソース電極およびドレイン電極が
接地されているＦＥＴとから構成されることにより前記
非線形増幅素子の通過利得特性および通過位相特性とは
逆の通過利得特性および通過位相特性を有している特性
改善回路とを有している。
【００１５】また、本発明の他の半導体増幅器は、前記
非線形増幅素子と前記特性改善回路とのインピーダンス
特性を整合するための入力整合回路をさらに有してい
る。
非線形増幅素子と前記特性改善回路とのインピーダンス
特性を整合するための入力整合回路をさらに有してい
る。
【００１６】また、本発明の他の半導体増幅器は、前記
特性改善回路における前記受動素子が、非線形増幅素子
への入力信号線に一端が接続されたキャパシタと、前記
キャパシタの他端に一端が接続された抵抗と、前記抵抗
の他端に一端が接続され、前記ＦＥＴのゲート電極に他
端が接続されたインダクタである。
特性改善回路における前記受動素子が、非線形増幅素子
への入力信号線に一端が接続されたキャパシタと、前記
キャパシタの他端に一端が接続された抵抗と、前記抵抗
の他端に一端が接続され、前記ＦＥＴのゲート電極に他
端が接続されたインダクタである。
【００１７】本発明の半導体増幅器は、上記のように構
成されているため、入力レベルが増大し、非線形性増幅
素子の通過利得特性や通過位相特性が変化した場合で
も、特性改善回路は非線形増幅素子の通過利得特性およ
び通過位相特性とは逆の通過利得特性および通過位相特
性を有しているため、半導体増幅器全体の通過利得、通
過位相の線形性が保たれる。従って、従来の半導体増幅
器と同様に歪み特性を改善することができる。
成されているため、入力レベルが増大し、非線形性増幅
素子の通過利得特性や通過位相特性が変化した場合で
も、特性改善回路は非線形増幅素子の通過利得特性およ
び通過位相特性とは逆の通過利得特性および通過位相特
性を有しているため、半導体増幅器全体の通過利得、通
過位相の線形性が保たれる。従って、従来の半導体増幅
器と同様に歪み特性を改善することができる。
【００１８】そして、この特性改善回路は、受動素子と
ソース電力およびドレイン電極が接地されているＦＥＴ
とから構成されているので、従来のリニアライザ等を用
いた場合と比較して半導体増幅器全体の小型化を図るこ
とができる。
ソース電力およびドレイン電極が接地されているＦＥＴ
とから構成されているので、従来のリニアライザ等を用
いた場合と比較して半導体増幅器全体の小型化を図るこ
とができる。
【００１９】また、信号線に最も近い所に特性改善回路
のキャパシタが設けられているため、入力端子から入力
される信号の電圧に起因した直流電流が受動回路に流れ
ることを回避することができ、消費電力を低減すること
ができる。
のキャパシタが設けられているため、入力端子から入力
される信号の電圧に起因した直流電流が受動回路に流れ
ることを回避することができ、消費電力を低減すること
ができる。
【００２０】また、本発明の他の半導体増幅器は、特性
改善回路が、非線形性増幅素子の出力側に設けられてい
る。
改善回路が、非線形性増幅素子の出力側に設けられてい
る。
【００２１】特性改善回路を非線形増幅素子の出力側に
設けることでも、入力側に特性改善回路を設けた場合と
同様に、半導体増幅器全体の小型化を図ることができる
とともに消費電流を低減することができる。
設けることでも、入力側に特性改善回路を設けた場合と
同様に、半導体増幅器全体の小型化を図ることができる
とともに消費電流を低減することができる。
【００２２】
【００２３】
【００２４】
【発明の実施の形態】次に、本発明の実施形態について
図面を参照して詳細に説明する。
図面を参照して詳細に説明する。
【００２５】（第１の実施形態）図１は本発明の第１の
実施形態の半導体増幅器の回路図である。図７中と同番
号は同じ構成要素を示す 本実施形態の半導体増幅器は、入力整合回路２、３と、
特性改善回路１０と、ＦＥＴ１と、出力整合回路４とか
ら構成されている。本実施形態では、非線形性素子の例
としてＦＥＴを用いて説明する。
実施形態の半導体増幅器の回路図である。図７中と同番
号は同じ構成要素を示す 本実施形態の半導体増幅器は、入力整合回路２、３と、
特性改善回路１０と、ＦＥＴ１と、出力整合回路４とか
ら構成されている。本実施形態では、非線形性素子の例
としてＦＥＴを用いて説明する。
【００２６】本実施形態の半導体増幅器では、入力端子
１０１から入力された信号は、入力整合回路２、入力整
合回路３を介してＦＥＴ１のゲート電力に入力され、Ｆ
ＥＴ１により増幅される。そして、ＦＥＴ１により増幅
された信号は、ＦＥＴ１のドレイン電極から出力整合回
路４を介して出力端子１０２に出力されている。ＦＥＴ
１のソース電極は、図７の従来の半導体増幅器と同様に
接地されている。
１０１から入力された信号は、入力整合回路２、入力整
合回路３を介してＦＥＴ１のゲート電力に入力され、Ｆ
ＥＴ１により増幅される。そして、ＦＥＴ１により増幅
された信号は、ＦＥＴ１のドレイン電極から出力整合回
路４を介して出力端子１０２に出力されている。ＦＥＴ
１のソース電極は、図７の従来の半導体増幅器と同様に
接地されている。
【００２７】特性改善回路１０は、入力整合回路２と入
力整合回路３の間に接続されている。そして、この特性
改善回路１０は、キャパシタ５と、抵抗６と、インダク
タ７と、ＦＥＴ８とから構成されている。
力整合回路３の間に接続されている。そして、この特性
改善回路１０は、キャパシタ５と、抵抗６と、インダク
タ７と、ＦＥＴ８とから構成されている。
【００２８】キャパシタ５は一端が入力整合回路２と入
力整合回路３の間に接続されている。そして、抵抗６
は、一端がキャパシタ６の他端と接続され、インダクタ
７も一端が抵抗６の他端と接続されている。このキャパ
シタ５、抵抗６、インダクタ７により受動回路が構成さ
れている。
力整合回路３の間に接続されている。そして、抵抗６
は、一端がキャパシタ６の他端と接続され、インダクタ
７も一端が抵抗６の他端と接続されている。このキャパ
シタ５、抵抗６、インダクタ７により受動回路が構成さ
れている。
【００２９】ＦＥＴ８は、ＦＥＴ１よりゲート幅が小さ
く、ソース電極およびドレイン電極は接地され、ゲート
電極はインダクタ７の他端と接続されている。
く、ソース電極およびドレイン電極は接地され、ゲート
電極はインダクタ７の他端と接続されている。
【００３０】次に、本実施形態の半導体増幅器の動作に
ついて説明する。
ついて説明する。
【００３１】先ず、特性改善回路１０の通過利得の計算
例を図２に示し、特性改善回路１０の通過位相特性の計
算例を図３に示す。
例を図２に示し、特性改善回路１０の通過位相特性の計
算例を図３に示す。
【００３２】この図２と図３は、特性改善回路１０の通
過利得と通過位相のキャパシタ５に対するＦＥＴ８のゲ
ート容量の比の値に対する変化を示したグラフである。
過利得と通過位相のキャパシタ５に対するＦＥＴ８のゲ
ート容量の比の値に対する変化を示したグラフである。
【００３３】また、図２および図３は、増幅される信号
の周波数は１２．２５ＧＨｚで、キャパシタ５は０．５
ｐＦ、抵抗６は１Ω、インダクタ７は０．５ｎＨの場合
のグラフである。
の周波数は１２．２５ＧＨｚで、キャパシタ５は０．５
ｐＦ、抵抗６は１Ω、インダクタ７は０．５ｎＨの場合
のグラフである。
【００３４】この図２および図３を参照すると、ＦＥＴ
８のゲート容量／キャパシタ５の容量が１→５に変化す
ることにより通過利得は増加し、通過位相は減少してい
ることがわかる。
８のゲート容量／キャパシタ５の容量が１→５に変化す
ることにより通過利得は増加し、通過位相は減少してい
ることがわかる。
【００３５】また、入力端子１０１から入力される信号
のレベルが増大するとＦＥＴ８のゲート容量は増加する
が、キャパシタ５の容量は一定であるため、特性改善回
路１０の通過利得は増大し、通過位相は減少する。
のレベルが増大するとＦＥＴ８のゲート容量は増加する
が、キャパシタ５の容量は一定であるため、特性改善回
路１０の通過利得は増大し、通過位相は減少する。
【００３６】しかし、ＦＥＴ１は入力端子１０１から入
力される信号のレベルが増大すると通過利得は減少し、
通過位相は増加する。
力される信号のレベルが増大すると通過利得は減少し、
通過位相は増加する。
【００３７】上記の説明により、本実施形態における特
性改善回路１０は、図７の従来の半導体増幅器における
リニアライザ２１と同様に、ＦＥＴ１の通過利得、通過
位相特性を補償する動作を行うことが分かる。この結
果、特性改善回路１０が設けられていることにより本実
施形態の半導体増幅器の歪特性は改善されることがわか
る。
性改善回路１０は、図７の従来の半導体増幅器における
リニアライザ２１と同様に、ＦＥＴ１の通過利得、通過
位相特性を補償する動作を行うことが分かる。この結
果、特性改善回路１０が設けられていることにより本実
施形態の半導体増幅器の歪特性は改善されることがわか
る。
【００３８】さらに、特性改善回路１０は、入力整合回
路２、３と一緒になって半導体増幅器全体の入力回路を
構成するので、半導体増幅器全体の小型化を図ることが
できる。また、信号線に最も近い所にキャパシタ５が設
けられているため、入力端子１０１から入力される信号
の電圧に起因した直流電流が受動回路に流れることを回
避することができ、消費電力を低減することができる。
路２、３と一緒になって半導体増幅器全体の入力回路を
構成するので、半導体増幅器全体の小型化を図ることが
できる。また、信号線に最も近い所にキャパシタ５が設
けられているため、入力端子１０１から入力される信号
の電圧に起因した直流電流が受動回路に流れることを回
避することができ、消費電力を低減することができる。
【００３９】また、ＦＥＴ８は、ソース電極およびドレ
イン電極が接地されているため、動作せず消費電力が発
生することはない。
イン電極が接地されているため、動作せず消費電力が発
生することはない。
【００４０】図４に、本実施形態の半導体増幅器の入出
力特性と歪特性（３次相互変調）の、特性改善回路１０
の装荷前と装荷後のグラフを示す。この図４より特性改
善回路１０が設けられていることにより、一部の出力レ
ベルを除いて、同じ出力レベルの場合に低歪化を達成す
されていることがわかる。
力特性と歪特性（３次相互変調）の、特性改善回路１０
の装荷前と装荷後のグラフを示す。この図４より特性改
善回路１０が設けられていることにより、一部の出力レ
ベルを除いて、同じ出力レベルの場合に低歪化を達成す
されていることがわかる。
【００４１】本実施形態では、増幅される信号の周波数
が１２．２５ＧＨｚの場合に低歪化を達成することがで
きるように、キャパシタ５、抵抗６、インダクタ７の値
を設定しているが、これらの値を他の値に設定すること
により任意の周波数の特定の出力レベルでの低歪化を達
成することができる。
が１２．２５ＧＨｚの場合に低歪化を達成することがで
きるように、キャパシタ５、抵抗６、インダクタ７の値
を設定しているが、これらの値を他の値に設定すること
により任意の周波数の特定の出力レベルでの低歪化を達
成することができる。
【００４２】次に、本実施形態の半導体増幅器の具体的
な構成例を図５を参照して説明する。
な構成例を図５を参照して説明する。
【００４３】図５は、入力整合回路２、３および特性改
善回路１０から構成されてる入力回路を実際に実現した
場合の構成の一例を示した図である。
善回路１０から構成されてる入力回路を実際に実現した
場合の構成の一例を示した図である。
【００４４】この、入力整合回路２、３および特性改善
回路１０は、例えばアルミナ、アルミナイトライド等の
誘電体基板上に実現されている。また、この図５では、
入力整合回路２、３は分布定数線路により構成されてい
て、抵抗６は薄膜などで構成されている。また、インダ
クタ７は金ワイヤで構成されている。
回路１０は、例えばアルミナ、アルミナイトライド等の
誘電体基板上に実現されている。また、この図５では、
入力整合回路２、３は分布定数線路により構成されてい
て、抵抗６は薄膜などで構成されている。また、インダ
クタ７は金ワイヤで構成されている。
【００４５】また、ＦＥＴ８は、ソース電極およびドレ
イン電極は、誘電体基板中に設けたバイアホールで誘電
体基板の裏面と接地されている。
イン電極は、誘電体基板中に設けたバイアホールで誘電
体基板の裏面と接地されている。
【００４６】また、キャパシタ５の容量は下部電極の面
積及び誘電膜の誘電率により決定される。抵抗６の抵抗
値は薄膜の線路長により決定される。さらに、インダク
タ７の値は金ワイヤの長さにより決定される。
積及び誘電膜の誘電率により決定される。抵抗６の抵抗
値は薄膜の線路長により決定される。さらに、インダク
タ７の値は金ワイヤの長さにより決定される。
【００４７】この図５に示した半導体増幅器はの入力回
路は、４．７ｍｍ×１．８ｍｍという小さい面積の誘電
体基板上に構成することができている。
路は、４．７ｍｍ×１．８ｍｍという小さい面積の誘電
体基板上に構成することができている。
【００４８】この図５では、入力回路をＦＥＴ１とは別
のアルミナ、アルミナイトライド等の基板上で実現した
が、ＭＭＩＣ（マイクロ波モノリシックＩＣ）などのよ
うに入力回路をＦＥＴ１と同一基板上で実現することも
可能である。
のアルミナ、アルミナイトライド等の基板上で実現した
が、ＭＭＩＣ（マイクロ波モノリシックＩＣ）などのよ
うに入力回路をＦＥＴ１と同一基板上で実現することも
可能である。
【００４９】さらに、特性改善回路１０を入力整合回路
２、３の間に設けているが、ＦＥＴ１のドレイン電極と
出力端子１０２の間に出力整合回路を２つ設けて、その
出力整合回路の間に構成するようにしてもよい。
２、３の間に設けているが、ＦＥＴ１のドレイン電極と
出力端子１０２の間に出力整合回路を２つ設けて、その
出力整合回路の間に構成するようにしてもよい。
【００５０】さらに、上記の入力回路を増幅用の非線形
増幅素子と同一基板上（ガリウム砒素：ＧａＡｓ、イン
ジウムリン：ＩｎＰ等）に構成しても同様な効果が得ら
れる。
増幅素子と同一基板上（ガリウム砒素：ＧａＡｓ、イン
ジウムリン：ＩｎＰ等）に構成しても同様な効果が得ら
れる。
【００５１】（第２の実施形態）次に、本発明の第２の
実施形態の半導体増幅器について説明する。
実施形態の半導体増幅器について説明する。
【００５２】本実施形態の半導体増幅器は、図６に示す
ように、図１の第１の実施形態の半導体増幅器に対して
特性改善回路１０を特性改善回路２０に置き換えたもの
である。
ように、図１の第１の実施形態の半導体増幅器に対して
特性改善回路１０を特性改善回路２０に置き換えたもの
である。
【００５３】特性改善回路２０は、特性改善回路１０に
対して、ＦＥＴ８をダイオード９に置き換えたものであ
る。ダイオード９は、アノード電極がインダクタ７に接
続され、カソード電極が接地されていることにより順方
向に接地されている。
対して、ＦＥＴ８をダイオード９に置き換えたものであ
る。ダイオード９は、アノード電極がインダクタ７に接
続され、カソード電極が接地されていることにより順方
向に接地されている。
【００５４】ダイオード９は、入力端子１０１から入力
される信号のレベルが増大するのに伴い、その容量は増
加する。そして、ダイオード９の容量の増加に伴って、
特性改善回路２０の通過利得特性は増加し、通過位相特
性は減少する。つまり、特性改善回路２０は、第１の実
施形態の特性改善回路１０と同様な特性を有している。
される信号のレベルが増大するのに伴い、その容量は増
加する。そして、ダイオード９の容量の増加に伴って、
特性改善回路２０の通過利得特性は増加し、通過位相特
性は減少する。つまり、特性改善回路２０は、第１の実
施形態の特性改善回路１０と同様な特性を有している。
【００５５】そのため、本実施形態の半導体増幅器のよ
うに、キャパシタ５、抵抗６、インダクタ７とから構成
されてい受動回路にＦＥＴ８の代わりにダイオード９を
用いた場合でも第１の実施形態と同様な結果が得られ
る。
うに、キャパシタ５、抵抗６、インダクタ７とから構成
されてい受動回路にＦＥＴ８の代わりにダイオード９を
用いた場合でも第１の実施形態と同様な結果が得られ
る。
【００５６】上記第１および第２の実施形態では、非線
形増幅素子としてＦＥＴを用いた場合について説明した
が、本発明はこれに限定されるものではなく、他の非線
形増幅素子を用いた場合でも同様に適用することができ
るものである。
形増幅素子としてＦＥＴを用いた場合について説明した
が、本発明はこれに限定されるものではなく、他の非線
形増幅素子を用いた場合でも同様に適用することができ
るものである。
【００５７】
【発明の効果】以上説明したように、本発明の半導体増
幅器は、受動素子とＦＥＴまたはダイオードからなる特
性改善回路を用いて歪み特性を改善しているので、消費
電力を低く抑えるとともに小型化が図れるという効果を
有する。
幅器は、受動素子とＦＥＴまたはダイオードからなる特
性改善回路を用いて歪み特性を改善しているので、消費
電力を低く抑えるとともに小型化が図れるという効果を
有する。
【図１】本発明の第１の次の半導体増幅器の構成を示し
た回路図である。
た回路図である。
【図２】図１の半導体増幅器の特性改善回路１０の通過
利得の計算例を示したグラフである。
利得の計算例を示したグラフである。
【図３】図１の半導体増幅器の特性改善回路１０の通過
位相特性の計算例を示したグラフである。
位相特性の計算例を示したグラフである。
【図４】図１の半導体増幅器の歪特性(３次相互変調)
の、特性改善回路１０の装加前後の出力依存性を示した
グラフである。
の、特性改善回路１０の装加前後の出力依存性を示した
グラフである。
【図５】図１の半導体増幅器の具体的な構成例を示した
図である。
図である。
【図６】本発明の第２の実施形態の半導体増幅器の回路
図である。
図である。
【図７】従来の半導体増幅器の回路図である。
１ ＦＥＴ
２ 入力整合回路
３ 入力整合回路
４ 出力整合回路
５ キャパシタ
６ 抵抗
７ インダクタ
８ ＦＥＴ
９ ダイオード
１０ 特性改善回路
２０ 特性改善回路
２１ リニアライザ
２２ 受動素子
２３ 受動素子
１０１ 入力端子
１０２ 出力端子
─────────────────────────────────────────────────────
フロントページの続き
(56)参考文献 特開 昭63−292708（ＪＰ，Ａ)
特開 平２−137256（ＪＰ，Ａ)
特開 平９−246873（ＪＰ，Ａ)
特開 平11−355055（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H03F 1/00 - 1/56
H03F 3/00 - 3/44
Claims (8)
- 【請求項１】入力信号を増幅して出力する非線形増幅素
子と、前記非線形増幅素子の入力側に設けられ、キャパ
シタを含む受動素子とソース電極およびドレイン電極が
接地されているＦＥＴとから構成されることにより前記
非線形増幅素子の通過利得特性および通過位相特性とは
逆の通過利得特性および通過位相特性を有している特性
改善回路と、を有し、 前記キャパシタの一端は前記非線形増幅素子の入力信号
線側に、他端は前記ＦＥＴのゲート電極側に接続されて
いることを特徴とする 半導体増幅器。 - 【請求項２】前記非線形増幅素子と前記特性改善回路と
のインピーダンス特性を整合するための入力整合回路を
さらに有する請求項１記載の半導体増幅器。 - 【請求項３】前記特性改善回路における前記受動素子が
非線形増幅素子への入力信号線に一端が接続されたキャ
パシタと、前記キャパシタの他端に一端が接続された抵
抗と、前記抵抗の他端に一端が接続され、前記ＦＥＴの
ゲート電極に他端が接続されたインダクタである請求項
１または２記載の半導体増幅器。 - 【請求項４】入力信号を増幅して出力する非線形増幅素
子と、前記非線形増幅素子の出力側に設けられ、キャパ
シタを含む受動素子とソース電極およびドレイン電極が
接地されているＦＥＴとから構成されることにより前記
非線形増幅素子の通過利得特性および通過位相特性とは
逆の通過利得特性および通過位相特性を有している特性
改善回路と、を有し、 前記キャパシタの一端は前記非線形増幅素子の出力信号
線側に、他端は前記ＦＥＴのゲート電極側に接続されて
いることを特徴とする 半導体増幅器。 - 【請求項５】前記非線形増幅素子と前記特性改善回路と
のインピーダンス特性を整合するための出力整合回路を
さらに有する請求項４記載の半導体増幅器。 - 【請求項６】前記特性改善回路における前記受動素子が
非線形増幅素子からの出力信号線に一端が接続されたキ
ャパシタと、前記キャパシタの他端に一端が接続された
抵抗と、前記抵抗の他端に一端が接続され、前記ＦＥＴ
のゲート電極に他端が接続されたインダクタである請求
項４または５記載の半導体増幅器。 - 【請求項７】前記非線形増幅素子と前記特性改善回路が
同一半導体基板上に構成されている請求項１から６のい
ずれか１項記載の半導体増幅器。 - 【請求項８】前記非線形増幅素子が、ソース電極が接地
されている増幅用のＦＥＴである請求項１から７のいず
れか１項記載の半導体増幅器。
Priority Applications (2)
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|---|---|---|---|
| JP17145298A JP3439344B2 (ja) | 1998-06-18 | 1998-06-18 | 半導体増幅器 |
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Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17145298A JP3439344B2 (ja) | 1998-06-18 | 1998-06-18 | 半導体増幅器 |
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| JP17145298A Expired - Fee Related JP3439344B2 (ja) | 1998-06-18 | 1998-06-18 | 半導体増幅器 |
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-
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- 1998-06-18 JP JP17145298A patent/JP3439344B2/ja not_active Expired - Fee Related
-
1999
- 1999-06-15 US US09/332,983 patent/US6166604A/en not_active Expired - Lifetime
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|---|---|
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