JPH05251637A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH05251637A JPH05251637A JP4048645A JP4864592A JPH05251637A JP H05251637 A JPH05251637 A JP H05251637A JP 4048645 A JP4048645 A JP 4048645A JP 4864592 A JP4864592 A JP 4864592A JP H05251637 A JPH05251637 A JP H05251637A
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Abstract
(57)【要約】
【目的】 本発明は、半導体装置、特にＤＲＡＭなどに
おけるキャパシタ部の絶縁膜に関するもので、そのキャ
パシタ絶縁膜形成において自然酸化膜が生成されること
を無くし、装置としての信頼性、寿命の向上を図ること
を目的とするものである。 【構成】 前記目的達成のため、本発明は前記キャパシ
タ絶縁膜の一つである酸化膜を窒化シリコンを熱酸化し
たシリコン酸化膜３、５とし（つまり自然酸化膜でなく
人為的に形成した良質な酸化膜）、その酸化膜３、５と
窒化シリコン膜４との３層構造（図１（ａ））または２
層構造（図１（ｂ）（ｃ））としたものである。
おけるキャパシタ部の絶縁膜に関するもので、そのキャ
パシタ絶縁膜形成において自然酸化膜が生成されること
を無くし、装置としての信頼性、寿命の向上を図ること
を目的とするものである。 【構成】 前記目的達成のため、本発明は前記キャパシ
タ絶縁膜の一つである酸化膜を窒化シリコンを熱酸化し
たシリコン酸化膜３、５とし（つまり自然酸化膜でなく
人為的に形成した良質な酸化膜）、その酸化膜３、５と
窒化シリコン膜４との３層構造（図１（ａ））または２
層構造（図１（ｂ）（ｃ））としたものである。
Description
【０００１】
【産業上の利用分野】この発明は、半導体装置、特にＤ
ＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄａｍ Ａｃｃｅｓｓ
Ｍｅｍｏｒｙ）などにおける主としてキャパシタ部の
絶縁膜の形成に関するものである。さらに言えば、自然
酸化膜が存在しない前記絶縁膜の形成に関するものであ
る。
ＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄａｍ Ａｃｃｅｓｓ
Ｍｅｍｏｒｙ）などにおける主としてキャパシタ部の
絶縁膜の形成に関するものである。さらに言えば、自然
酸化膜が存在しない前記絶縁膜の形成に関するものであ
る。
【０００２】
【従来の技術】今日、ＤＲＡＭのキャパシタは、図２に
示すようなポリシリコン電極２と６にキャパシタ絶縁膜
が挟まれた積層型（スタックト）キャパシタが広く使用
されている。このキャパシタ絶縁膜は、ＬＰＣＶＤ（Ｌ
ｏｗ Ｐｒｅｓｓｕｒｅ Ｃｈｅｍｉｃａｌ Ｖａｐｏ
ｕｒ Ｄｅｐｏｓｉｔｉｏｎ）法によるＳｉ3 Ｎ4 （窒
化シリコン）膜４と、それを酸化して得られるＳｉＯ2
（二酸化シリコン）膜５からなる２層の積層絶縁膜が用
いられている。Ｓｉ3 Ｎ4 膜４を酸化して得られるＳｉ
Ｏ2 膜５は、Ｓｉ3 Ｎ4 膜４の欠陥を修復すると共にリ
ーク電流低減の効果がある。一方、この２層の積層絶縁
膜は、実際は図２に示すように、Ｓｉ3 Ｎ4 膜４と下層
ポリシリコン電極２の間の界面に自然酸化膜（Ｓｉ
Ｏ2 ）３０を有し、ＳｉＯ2 ／Ｓｉ3 Ｎ4 ／ＳｉＯ
2 （自然酸化膜）の３層構造になっている。この自然酸
化膜３０はＳｉ3 Ｎ4 膜４堆積前の洗浄中、乾燥中、あ
るいは、Ｓｉ3 Ｎ4 膜４の形成時にＬＰＣＶＤ炉で空気
の巻き込みにより成長する自然酸化膜であるが、その膜
質は、良好でなく、キャパシタ絶縁膜特性を劣化させ
る。そのため、この自然酸化膜３０は、可能な限り成長
を抑えるか、その膜質を良好にしなければならない。
示すようなポリシリコン電極２と６にキャパシタ絶縁膜
が挟まれた積層型（スタックト）キャパシタが広く使用
されている。このキャパシタ絶縁膜は、ＬＰＣＶＤ（Ｌ
ｏｗ Ｐｒｅｓｓｕｒｅ Ｃｈｅｍｉｃａｌ Ｖａｐｏ
ｕｒ Ｄｅｐｏｓｉｔｉｏｎ）法によるＳｉ3 Ｎ4 （窒
化シリコン）膜４と、それを酸化して得られるＳｉＯ2
（二酸化シリコン）膜５からなる２層の積層絶縁膜が用
いられている。Ｓｉ3 Ｎ4 膜４を酸化して得られるＳｉ
Ｏ2 膜５は、Ｓｉ3 Ｎ4 膜４の欠陥を修復すると共にリ
ーク電流低減の効果がある。一方、この２層の積層絶縁
膜は、実際は図２に示すように、Ｓｉ3 Ｎ4 膜４と下層
ポリシリコン電極２の間の界面に自然酸化膜（Ｓｉ
Ｏ2 ）３０を有し、ＳｉＯ2 ／Ｓｉ3 Ｎ4 ／ＳｉＯ
2 （自然酸化膜）の３層構造になっている。この自然酸
化膜３０はＳｉ3 Ｎ4 膜４堆積前の洗浄中、乾燥中、あ
るいは、Ｓｉ3 Ｎ4 膜４の形成時にＬＰＣＶＤ炉で空気
の巻き込みにより成長する自然酸化膜であるが、その膜
質は、良好でなく、キャパシタ絶縁膜特性を劣化させ
る。そのため、この自然酸化膜３０は、可能な限り成長
を抑えるか、その膜質を良好にしなければならない。
【０００３】図３に自然酸化膜の違いによるＴＤＤＢ
（Ｔｉｍｅ Ｄｅｐｅｎｄｅｎｔ Ｄｉｅｌｅｃｔｒｉ
ｃ Ｂｒｅａｋｄｏｗｎ）特性を示すが、図から解るよ
うに、自然酸化膜が薄い方が、寿命は長くなる上に、そ
のグラフの傾きは小さく、即ち初期不良の少ない高信頼
性の膜が得られる。
（Ｔｉｍｅ Ｄｅｐｅｎｄｅｎｔ Ｄｉｅｌｅｃｔｒｉ
ｃ Ｂｒｅａｋｄｏｗｎ）特性を示すが、図から解るよ
うに、自然酸化膜が薄い方が、寿命は長くなる上に、そ
のグラフの傾きは小さく、即ち初期不良の少ない高信頼
性の膜が得られる。
【０００４】
【発明が解決しようとする課題】しかし、自然酸化膜を
無くすることは従来の方法では不可能であり、本質的
に、不純物を含んだポリシリコン上に形成される酸化膜
の膜質は劣化しており、自然酸化膜の膜質向上は行えな
い。その結果、特にキャパシタ絶縁膜が１０ｎｍ以下に
なると、そこに占める自然酸化膜の割合が増加し、キャ
パシタ絶縁膜の信頼性が低下し、デバイス特性の劣化、
歩留りの低下という問題を生じる。
無くすることは従来の方法では不可能であり、本質的
に、不純物を含んだポリシリコン上に形成される酸化膜
の膜質は劣化しており、自然酸化膜の膜質向上は行えな
い。その結果、特にキャパシタ絶縁膜が１０ｎｍ以下に
なると、そこに占める自然酸化膜の割合が増加し、キャ
パシタ絶縁膜の信頼性が低下し、デバイス特性の劣化、
歩留りの低下という問題を生じる。
【０００５】この発明は、以上述べた、キャパシタ絶縁
膜の特性が劣化するという問題点を除去するため、自然
酸化膜の生成を無くし、デバイス特性の優れた半導体装
置の製法を提供することを目的とする。
膜の特性が劣化するという問題点を除去するため、自然
酸化膜の生成を無くし、デバイス特性の優れた半導体装
置の製法を提供することを目的とする。
【０００６】
【課題を解決するための手段】この発明は前述した目的
達成のため、半導体装置のキャパシタ絶縁膜として、従
来のＳｉ3 Ｎ4 膜の下層に生成されていた自然酸化膜の
部分を人為的にＳｉ3Ｎ4 を酸化した良質な酸化膜（Ｓ
ｉＯ2 ）とするか、もしくは第１のポリシリコン電極を
形成する前にキャパシタ絶縁膜を形成する方法で、自然
酸化膜のないＳｉＯ2 とＳｉ3 Ｎ4 の２層膜にするよう
にしたものである。
達成のため、半導体装置のキャパシタ絶縁膜として、従
来のＳｉ3 Ｎ4 膜の下層に生成されていた自然酸化膜の
部分を人為的にＳｉ3Ｎ4 を酸化した良質な酸化膜（Ｓ
ｉＯ2 ）とするか、もしくは第１のポリシリコン電極を
形成する前にキャパシタ絶縁膜を形成する方法で、自然
酸化膜のないＳｉＯ2 とＳｉ3 Ｎ4 の２層膜にするよう
にしたものである。
【０００７】
【作用】本発明は、前述のような方法で自然酸化膜を無
くすようにしたので、良質のキャパシタ絶縁膜が得ら
れ、高信頼性の半導体装置のキャパシタ部が実現でき
る。
くすようにしたので、良質のキャパシタ絶縁膜が得ら
れ、高信頼性の半導体装置のキャパシタ部が実現でき
る。
【０００８】
【実施例】図１は、本発明の実施例としてのＤＲＡＭに
おけるキャパシタ部の構造を模式的に表わした図であ
り、同図（ａ）は第１の実施例、（ｂ）は第２の実施
例、（ｃ）は第３の実施例である。
おけるキャパシタ部の構造を模式的に表わした図であ
り、同図（ａ）は第１の実施例、（ｂ）は第２の実施
例、（ｃ）は第３の実施例である。
【０００９】第１の実施例は図１（ａ）に示すように、
シリコン基板１の上に下層のポリシリコン電極（一般に
ストレージ電極と称す）２、その上にキャパシタ絶縁膜
としてＳｉＯ2 膜３、Ｓｉ3 Ｎ4 膜４、ＳｉＯ2 膜５を
３層構造に形成しているが、前記ＳｉＯ2 膜３と５はい
ずれもＳｉ3 Ｎ4 を熱酸化して形成したものである。そ
のキャパシタ絶縁膜（３、４、５）の上には当然のこと
ながら上層のポリシリコン電極（一般にセルプレート電
極と称す）６を形成している。
シリコン基板１の上に下層のポリシリコン電極（一般に
ストレージ電極と称す）２、その上にキャパシタ絶縁膜
としてＳｉＯ2 膜３、Ｓｉ3 Ｎ4 膜４、ＳｉＯ2 膜５を
３層構造に形成しているが、前記ＳｉＯ2 膜３と５はい
ずれもＳｉ3 Ｎ4 を熱酸化して形成したものである。そ
のキャパシタ絶縁膜（３、４、５）の上には当然のこと
ながら上層のポリシリコン電極（一般にセルプレート電
極と称す）６を形成している。
【００１０】第２の実施例は図１（ｂ）に示すように、
前記第１の実施例における下層のＳｉＯ2 膜３を形成せ
ず、キャパシタ絶縁膜としてＳｉ3 Ｎ4 膜４とその上層
に形成したＳｉＯ2 膜５との２層構造としたものであ
る。
前記第１の実施例における下層のＳｉＯ2 膜３を形成せ
ず、キャパシタ絶縁膜としてＳｉ3 Ｎ4 膜４とその上層
に形成したＳｉＯ2 膜５との２層構造としたものであ
る。
【００１１】第３の実施例は図１（ｃ）に示すように、
前記第１の実施例における上層のＳｉＯ2 膜５を形成せ
ず、キャパシタ絶縁膜として下層のＳｉＯ2 膜３とその
上のＳｉ3 Ｎ4 膜４との２層構造としたものである。
前記第１の実施例における上層のＳｉＯ2 膜５を形成せ
ず、キャパシタ絶縁膜として下層のＳｉＯ2 膜３とその
上のＳｉ3 Ｎ4 膜４との２層構造としたものである。
【００１２】これらの実施例の製造方法を図４ないし図
６に示し、以下に説明する。
６に示し、以下に説明する。
【００１３】図４は、前記第１の実施例の製造工程を模
式的に示した図である。
式的に示した図である。
【００１４】まず、図４（ａ）に示すようにシリコン基
板１もしくは、不純物を拡散したポリシリコン電極２上
に厚さ１〜２ｎｍの薄い窒化シリコン膜４′をＬＰＣＶ
Ｄ法により形成し、水蒸気雰囲気等の酸化性雰囲気で、
窒化シリコン膜４′を完全に酸化して、シリコン酸化膜
３を得る（図４（ｂ））。次にその上に図４（ｃ）のよ
うに、窒化シリコン膜４をＬＰＣＶＤ法により３〜１０
ｎｍ形成し、水蒸気雰囲気中等の酸化性雰囲気で前記窒
化シリコン膜４の上層を酸化して１〜２ｎｍの厚さ（以
下一々厚さと記さない）シリコン酸化膜５を形成する
（図４（ｄ））。その後、不純物を拡散したポリシリコ
ン電極６を形成することによりキャパシタが完成する
（図４（ｅ））。
板１もしくは、不純物を拡散したポリシリコン電極２上
に厚さ１〜２ｎｍの薄い窒化シリコン膜４′をＬＰＣＶ
Ｄ法により形成し、水蒸気雰囲気等の酸化性雰囲気で、
窒化シリコン膜４′を完全に酸化して、シリコン酸化膜
３を得る（図４（ｂ））。次にその上に図４（ｃ）のよ
うに、窒化シリコン膜４をＬＰＣＶＤ法により３〜１０
ｎｍ形成し、水蒸気雰囲気中等の酸化性雰囲気で前記窒
化シリコン膜４の上層を酸化して１〜２ｎｍの厚さ（以
下一々厚さと記さない）シリコン酸化膜５を形成する
（図４（ｄ））。その後、不純物を拡散したポリシリコ
ン電極６を形成することによりキャパシタが完成する
（図４（ｅ））。
【００１５】図５は、前記製造方法を実際のデバイスに
そって、より具体的に示した図である。
そって、より具体的に示した図である。
【００１６】まず、シリコン基板１に従来同様、素子分
離として厚いＳｉＯ2 膜１１、トランジスタとして、ゲ
ート酸化膜１２，ゲート電極１３，ソースドレイン層１
４を形成する。
離として厚いＳｉＯ2 膜１１、トランジスタとして、ゲ
ート酸化膜１２，ゲート電極１３，ソースドレイン層１
４を形成する。
【００１７】次に、厚いシリコン酸化膜１５とその上に
５０ｎｍ程度の窒化シリコン膜１６を形成し、セルコン
タクトのための溝１７を開孔する（図５（ａ））。
５０ｎｍ程度の窒化シリコン膜１６を形成し、セルコン
タクトのための溝１７を開孔する（図５（ａ））。
【００１８】次に、窒化シリコン膜１８を前記セルコン
タクト１７を含めた全表面に５０ｎｍ程度成長させた
後、その上にシリコン酸化膜１９を１００〜３００ｎｍ
形成し、異方性エッチングによりセルコンタクト溝１７
中（側壁）にサイドウォールを形成し、次いでその表面
にポリシリコン２０を３０〜５０ｎｍ形成する（図５
（ｂ））。
タクト１７を含めた全表面に５０ｎｍ程度成長させた
後、その上にシリコン酸化膜１９を１００〜３００ｎｍ
形成し、異方性エッチングによりセルコンタクト溝１７
中（側壁）にサイドウォールを形成し、次いでその表面
にポリシリコン２０を３０〜５０ｎｍ形成する（図５
（ｂ））。
【００１９】続いて、キャパシタ絶縁膜となる窒化シリ
コン膜４を前記までの構造の表面にＬＰＣＶＤ法により
５〜１０ｎｍ形成した後、８００〜９００℃，水蒸気雰
囲気中で、１０〜６０分酸化してシリコン酸化膜３を得
る（図５（ｃ））。
コン膜４を前記までの構造の表面にＬＰＣＶＤ法により
５〜１０ｎｍ形成した後、８００〜９００℃，水蒸気雰
囲気中で、１０〜６０分酸化してシリコン酸化膜３を得
る（図５（ｃ））。
【００２０】次に、異方性エッチングにより、前記シリ
コン酸化膜３、シリコン窒化膜４、ポリシリコン２０、
シリコン窒化膜１８をセルコンタクト１７の側面は残す
ように異方性エッチングし、ストレージ電極となるポリ
シリコン２を２００〜５００ｎｍ堆積後、不純物として
リンもしくは、ヒ素を拡散する（図５（ｄ））。
コン酸化膜３、シリコン窒化膜４、ポリシリコン２０、
シリコン窒化膜１８をセルコンタクト１７の側面は残す
ように異方性エッチングし、ストレージ電極となるポリ
シリコン２を２００〜５００ｎｍ堆積後、不純物として
リンもしくは、ヒ素を拡散する（図５（ｄ））。
【００２１】次に、ポリシリコン２を全面エッチバック
すると図５（ｅ）のようにセルコンタクト溝１７にポリ
シリコン２が埋め込まれた構造となる。
すると図５（ｅ）のようにセルコンタクト溝１７にポリ
シリコン２が埋め込まれた構造となる。
【００２２】続いて、窒化シリコン膜１６、１８とポリ
シリコン２０をストッパーとして、シリコン酸化膜１９
をフッ化水素溶液中でエッチング除去する（図５
（ｆ））。
シリコン２０をストッパーとして、シリコン酸化膜１９
をフッ化水素溶液中でエッチング除去する（図５
（ｆ））。
【００２３】次にポリシリコン２０を硝酸とフッ化水素
水の混合液等で等方的にエッチングすると、図５（ｇ）
のように前記セルコンタクト開孔部１７の央部に、スト
レージ電極（ポリシリコン）２の側面にシリコン酸化膜
３、シリコン窒化膜４が形成されている凸状の部分が残
る構造となる。
水の混合液等で等方的にエッチングすると、図５（ｇ）
のように前記セルコンタクト開孔部１７の央部に、スト
レージ電極（ポリシリコン）２の側面にシリコン酸化膜
３、シリコン窒化膜４が形成されている凸状の部分が残
る構造となる。
【００２４】次に、８００〜９００℃，水蒸気雰囲気中
で、１０〜６０分酸化すると、窒化シリコン膜４が酸化
されたシリコン酸化膜５と、窒化シリコン膜１６と１８
が酸化されたシリコン酸化膜２２、２３、及びポリシリ
コン２の上部が酸化されたシリコン酸化膜２１が得られ
る。シリコン酸化膜２１は、ポリシリコンの酸化レート
が窒化シリコン膜より非常に速いため、シリコン酸化膜
５、２２、２３より２０〜１００倍厚くなる（図５
（ｈ））。
で、１０〜６０分酸化すると、窒化シリコン膜４が酸化
されたシリコン酸化膜５と、窒化シリコン膜１６と１８
が酸化されたシリコン酸化膜２２、２３、及びポリシリ
コン２の上部が酸化されたシリコン酸化膜２１が得られ
る。シリコン酸化膜２１は、ポリシリコンの酸化レート
が窒化シリコン膜より非常に速いため、シリコン酸化膜
５、２２、２３より２０〜１００倍厚くなる（図５
（ｈ））。
【００２５】続いて、セルプレートとなるポリシリコン
６を堆積し、不純物として、リンもしくはヒ素を拡散
（図５（ｉ））後、ホトリソグラフィ・エッチングを行
うと図５（ｊ）のように、ストレージ電極２の側面にキ
ャパシタ絶縁膜であるシリコン酸化膜３、窒化シリコン
膜４、シリコン酸化膜５が形成されており、その外側に
セルプレート電極６が形成された構造を得る。即ち、前
述した工程のように、ストレージ電極２を形成する前
に、キャパシタ絶縁膜のＳｉＯ2 膜３とＳｉ3 Ｎ4膜４
を形成するようにしたので、自然酸化膜の発生がない前
記構造が容易に得られる。
６を堆積し、不純物として、リンもしくはヒ素を拡散
（図５（ｉ））後、ホトリソグラフィ・エッチングを行
うと図５（ｊ）のように、ストレージ電極２の側面にキ
ャパシタ絶縁膜であるシリコン酸化膜３、窒化シリコン
膜４、シリコン酸化膜５が形成されており、その外側に
セルプレート電極６が形成された構造を得る。即ち、前
述した工程のように、ストレージ電極２を形成する前
に、キャパシタ絶縁膜のＳｉＯ2 膜３とＳｉ3 Ｎ4膜４
を形成するようにしたので、自然酸化膜の発生がない前
記構造が容易に得られる。
【００２６】前述のように自然酸化膜が発生しない理由
は、周知のように窒化シリコン（Ｓｉ3 Ｎ4 ）膜には容
易に、例えばポリシリコン膜生成の処理条件くらいでは
自然酸化膜が生成されないからである。
は、周知のように窒化シリコン（Ｓｉ3 Ｎ4 ）膜には容
易に、例えばポリシリコン膜生成の処理条件くらいでは
自然酸化膜が生成されないからである。
【００２７】以上述べた製造方法は、図１（ａ）で示し
た本発明の第１の実施例、即ちキャパシタ絶縁膜部がＳ
ｉＯ2 ／Ｓｉ3 Ｎ4 ／ＳｉＯ2 の３層構造の製法である
が、図５で説明した工程のうち、同図（ｃ）の段階で窒
化シリコン膜４を熱酸化してシリコン酸化膜３を形成す
ることをせず、即ち窒化シリコン膜４形成後、すぐに図
５（ｄ）に示す次の工程に移れば、図１（ｂ）に示した
第２の実施例、即ちキャパシタ絶縁膜部として下層のＳ
ｉＯ2 膜３がなく、Ｓｉ3 Ｎ4 膜４の上層（セルプレー
ト電極側）にＳｉＯ2 膜５が形成されているだけの２層
構造のものを得る。当然この場合、図５（ｄ）以下の工
程では、前記シリコン酸化膜３は存在しないので、第２
の実施例の工程説明は図５の説明からその部分（シリコ
ン酸化膜３）を削除しただけになるので、改めてこれ以
上の説明をする必要はないであろう。
た本発明の第１の実施例、即ちキャパシタ絶縁膜部がＳ
ｉＯ2 ／Ｓｉ3 Ｎ4 ／ＳｉＯ2 の３層構造の製法である
が、図５で説明した工程のうち、同図（ｃ）の段階で窒
化シリコン膜４を熱酸化してシリコン酸化膜３を形成す
ることをせず、即ち窒化シリコン膜４形成後、すぐに図
５（ｄ）に示す次の工程に移れば、図１（ｂ）に示した
第２の実施例、即ちキャパシタ絶縁膜部として下層のＳ
ｉＯ2 膜３がなく、Ｓｉ3 Ｎ4 膜４の上層（セルプレー
ト電極側）にＳｉＯ2 膜５が形成されているだけの２層
構造のものを得る。当然この場合、図５（ｄ）以下の工
程では、前記シリコン酸化膜３は存在しないので、第２
の実施例の工程説明は図５の説明からその部分（シリコ
ン酸化膜３）を削除しただけになるので、改めてこれ以
上の説明をする必要はないであろう。
【００２８】また、図１（ｃ）で示した第３の実施例、
即ちキャパシタ絶縁膜がＳｉ3 Ｎ4膜４の下層（ストレ
ージ電極側）にのみ形成されている２層構造の製造方法
も、図５の工程説明の一部を変更するだけで容易に得ら
れる。即ち、図５（ｈ）の工程におけるシリコン酸化膜
５の形成を行なわなければ前記構造が得られることは特
に説明は要しないであろう。
即ちキャパシタ絶縁膜がＳｉ3 Ｎ4膜４の下層（ストレ
ージ電極側）にのみ形成されている２層構造の製造方法
も、図５の工程説明の一部を変更するだけで容易に得ら
れる。即ち、図５（ｈ）の工程におけるシリコン酸化膜
５の形成を行なわなければ前記構造が得られることは特
に説明は要しないであろう。
【００２９】図６は、他の製造方法の例である。
【００３０】まず、シリコン基板１に２〜４ｎｍの深さ
の溝１５を形成し（図６（ａ））、ＣＶＤ（ｃｈｅｍｉ
ｃａｌ ｖａｐｏｕｒ ｄｅｐｏｓｉｔｉｏｎ）法によ
り５０ｎｍ程度のシリコン酸化膜１６を溝１５を含む全
表面に形成する。（図６（ｂ））。
の溝１５を形成し（図６（ａ））、ＣＶＤ（ｃｈｅｍｉ
ｃａｌ ｖａｐｏｕｒ ｄｅｐｏｓｉｔｉｏｎ）法によ
り５０ｎｍ程度のシリコン酸化膜１６を溝１５を含む全
表面に形成する。（図６（ｂ））。
【００３１】次に、キャパシタ絶縁膜となる窒化シリコ
ン膜４を前記構造の表面に低圧のＣＶＤ法により５〜１
０ｎｍ形成し、８００〜９００℃の水蒸気雰囲気中で１
０〜６０分窒化シリコン膜４を酸化して、シリコン酸化
膜３を形成する（図６（ｃ））。
ン膜４を前記構造の表面に低圧のＣＶＤ法により５〜１
０ｎｍ形成し、８００〜９００℃の水蒸気雰囲気中で１
０〜６０分窒化シリコン膜４を酸化して、シリコン酸化
膜３を形成する（図６（ｃ））。
【００３２】次に、ストレージ電極となるポリシリコン
２を２００〜５００ｎｍ堆積後、不純物として、リンも
しくはヒ素を拡散後、ポリシリコン２を全面エッチバッ
クすると図６（ｄ）のように前記まで構造の溝にポリシ
リコン２が埋め込まれた構造となる。
２を２００〜５００ｎｍ堆積後、不純物として、リンも
しくはヒ素を拡散後、ポリシリコン２を全面エッチバッ
クすると図６（ｄ）のように前記まで構造の溝にポリシ
リコン２が埋め込まれた構造となる。
【００３３】次に、表面のシリコン酸化膜３と窒化シリ
コン膜４を除去後（図６（ｅ））、シリコン酸化膜１６
を、フッ化水素溶液中等によって、図６（ｆ）のように
溝１５の底面部に残すようにエッチング除去する。
コン膜４を除去後（図６（ｅ））、シリコン酸化膜１６
を、フッ化水素溶液中等によって、図６（ｆ）のように
溝１５の底面部に残すようにエッチング除去する。
【００３４】次に、８００〜９００℃，水蒸気雰囲気中
で１０〜６０分酸化すると、窒化シリコン膜４が酸化さ
れたシリコン酸化膜５とポリシリコン２の上部が酸化さ
れた厚いシリコン酸化膜１８と、シリコン基板１が酸化
されたシリコン酸化膜１７が形成される（図６
（ｇ））。シリコン酸化膜１７は、隣接素子との素子分
離の働きを持つ。
で１０〜６０分酸化すると、窒化シリコン膜４が酸化さ
れたシリコン酸化膜５とポリシリコン２の上部が酸化さ
れた厚いシリコン酸化膜１８と、シリコン基板１が酸化
されたシリコン酸化膜１７が形成される（図６
（ｇ））。シリコン酸化膜１７は、隣接素子との素子分
離の働きを持つ。
【００３５】続いて、ホトリソグラフィー、エッチング
によってセルコンタクト２２を形成し（図６（ｈ））、
セルプレート電極となるポリシリコン６を２００〜５０
０ｎｍ堆積し、不純物として、リンもしくはヒ素を拡散
後（図６（ｉ））、全面エッチバックを行うと図６
（ｊ）のように、先に述べた溝１５内に、ＳｉＯ2 ／Ｓ
ｉ3 Ｎ4 ／ＳｉＯ2 の３層構造（３、４、５）がポリシ
リコン電極５、６に挟まれた構造を得る。
によってセルコンタクト２２を形成し（図６（ｈ））、
セルプレート電極となるポリシリコン６を２００〜５０
０ｎｍ堆積し、不純物として、リンもしくはヒ素を拡散
後（図６（ｉ））、全面エッチバックを行うと図６
（ｊ）のように、先に述べた溝１５内に、ＳｉＯ2 ／Ｓ
ｉ3 Ｎ4 ／ＳｉＯ2 の３層構造（３、４、５）がポリシ
リコン電極５、６に挟まれた構造を得る。
【００３６】その後、スイッチングトランジスタ、配線
を形成することにより半導体装置のキャパシタ部が完成
する。
を形成することにより半導体装置のキャパシタ部が完成
する。
【００３７】この製造方法の例でも、上記図６（ｃ）で
の窒化シリコン膜４の熱酸化によるシリコン酸化膜３を
形成しないか、あるいは図６（ｇ）のシリコン酸化膜を
形成しなければ、自然酸化膜のない、窒化シリコン膜４
／シリコン酸化膜３または５の２層絶縁膜が得られる。
の窒化シリコン膜４の熱酸化によるシリコン酸化膜３を
形成しないか、あるいは図６（ｇ）のシリコン酸化膜を
形成しなければ、自然酸化膜のない、窒化シリコン膜４
／シリコン酸化膜３または５の２層絶縁膜が得られる。
【００３８】
【発明の効果】以上説明したように本発明によれば、半
導体装置のキャパシタ部の絶縁膜として、自然酸化膜が
全く無いシリコン酸化膜と窒化シリコン膜との２層ある
いは３層構造の前記絶縁膜が得られるので、高信頼性で
かつ長寿命のキャパシタ部ひいては半導体装置が実現で
きるのみならず、自然酸化膜が無い分だけ薄膜化も容易
となる。
導体装置のキャパシタ部の絶縁膜として、自然酸化膜が
全く無いシリコン酸化膜と窒化シリコン膜との２層ある
いは３層構造の前記絶縁膜が得られるので、高信頼性で
かつ長寿命のキャパシタ部ひいては半導体装置が実現で
きるのみならず、自然酸化膜が無い分だけ薄膜化も容易
となる。
【００３９】また、本製造方法によれば、電極はポリシ
リコンを堆積するだけでよいので、そのパターニングが
不要となり、パターンの合わせずれなど考慮する必要が
なくしたがって不良率が低減でき、製造上の歩留まり、
効率も向上する。
リコンを堆積するだけでよいので、そのパターニングが
不要となり、パターンの合わせずれなど考慮する必要が
なくしたがって不良率が低減でき、製造上の歩留まり、
効率も向上する。
【図１】本発明の実施例の構造図。
【図２】従来例。
【図３】自然酸化膜の違いによるＴＤＤＢ関係図。
【図４】本発明の実施例の製造工程図その１。
【図５】本発明の実施例の製造工程図その２。
【図６】本発明の実施例の製造工程図その３。
１ シリコン基板 ２，６ ポリシリコン電極 ３，５ ＳｉＯ2 膜 ４ Ｓｉ3 Ｎ4 膜
Claims (7)
- 【請求項１】 半導体装置におけるキャパシタ部のキャ
パシタ絶縁膜として、窒化シリコン膜の両面上に、窒化
シリコンを酸化して得られるシリコン酸化膜を配設した
３層構造としたことを特徴とする半導体装置。 - 【請求項２】 半導体装置におけるキャパシタ部のキャ
パシタ絶縁膜として、窒化シリコン膜の一面上に、窒化
シリコンを酸化して得られるシリコン酸化膜を配設した
２層構造としたことを特徴とする半導体装置。 - 【請求項３】 半導体装置におけるキャパシタ部のキャ
パシタ絶縁膜の製造方法として、 （ａ）半導体基板上に第１の窒化シリコン膜を形成し、
該第１の窒化シリコン膜を完全に酸化して第１のシリコ
ン酸化膜とする工程と、 （ｂ）前記第１のシリコン酸化膜上に第２の窒化シリコ
ン膜を形成する工程と、 （ｃ）前記第２の窒化シリコン膜の上面を酸化して第３
のシリコン酸化膜を形成する工程とを含むことを特徴と
する半導体装置の製造方法。 - 【請求項４】 （ａ）半導体基板上に第１の絶縁膜を形
成して、その一部にセルコンタクト部としての開孔部を
形成する工程、 （ｂ）少なくとも前記開孔部の側壁に第２の絶縁膜でサ
イドウォールを形成する工程、 （ｃ）少なくとも前記サイドウォールの面上に第１のキ
ャパシタ絶縁膜を形成する工程、 （ｄ）前記第１のキャパシタ絶縁膜の上に第２のキャパ
シタ絶縁膜を形成する工程、 （ｅ）前記第２のキャパシタ絶縁膜形成後の開孔部にキ
ャパシタ部の第１の電極材を埋め込む工程、 （ｆ）前記サイドウォールを選択的に除去する工程、 （ｇ）少なくとも前記第１のキャパシタ絶縁膜の上に第
３のキャパシタ絶縁膜を形成する工程、 （ｈ）前記までに形成したキャパシタ絶縁膜上にキャパ
シタ部の第２の電極を形成する工程、 以上の工程を含むことを特徴とする半導体装置の製造方
法。 - 【請求項５】 （ａ）半導体基板の上層部の一部に溝を
開孔し、その溝を含めた全表面に第１の絶縁膜を形成す
る工程、 （ｂ）前記第１の絶縁膜上に第１のキャパシタ絶縁膜を
形成する工程、 （ｃ）前記第１のキャパシタ絶縁膜の上に、第２のキャ
パシタ絶縁膜を形成する工程、 （ｄ）前記第２のキャパシタ絶縁膜を形成した後の溝に
キャパシタ部の第１の電極を形成する工程、 （ｅ）前記第１の絶縁膜を選択的に除去する工程、 （ｆ）少なくとも前記第１のキャパシタ絶縁膜上に第３
のキャパシタ絶縁膜を形成する工程、 （ｇ）前記までに形成したキャパシタ絶縁膜上にキャパ
シタ部の第２の電極を形成する工程、 以上の工程を含むことを特徴とする半導体装置の製造方
法。 - 【請求項６】 請求項４記載の（ｃ）項または請求項５
記載の（ｂ）項の工程を行なわないことを特徴とする半
導体装置の製造方法。 - 【請求項７】 請求項４記載の（ｇ）項または請求項５
記載の（ｆ）項の工程を行なわないことを特徴とする半
導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4048645A JPH05251637A (ja) | 1992-03-05 | 1992-03-05 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4048645A JPH05251637A (ja) | 1992-03-05 | 1992-03-05 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05251637A true JPH05251637A (ja) | 1993-09-28 |
Family
ID=12809103
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4048645A Pending JPH05251637A (ja) | 1992-03-05 | 1992-03-05 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05251637A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09321253A (ja) * | 1996-05-27 | 1997-12-12 | United Microelectron Corp | Ｄｒａｍメモリセル用蓄電キャパシタおよび蓄電キャパシタの製造方法 |
| KR100237022B1 (ko) * | 1996-12-28 | 2000-01-15 | 김영환 | 캐패시터의 유전체막 형성방법 |
| KR100244924B1 (ko) * | 1997-04-07 | 2000-02-15 | 윤종용 | 반도체장치의 커패시터 제조방법 |
| KR100246967B1 (ko) * | 1997-04-16 | 2000-03-15 | 윤종용 | 반도체 커패시터 제조장치, 커패시터 형성방법 및 그에 의하여 형성된 커패시터와 그 커패시터를 포함하는 반도체 메모리장치 |
| JP2010087167A (ja) * | 2008-09-30 | 2010-04-15 | Hitachi Kokusai Electric Inc | 半導体装置の製造方法 |
| JP2013539915A (ja) * | 2010-10-05 | 2013-10-28 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 改善された信頼性のためにフローティング導電性プレートを備える３ｄビア・コンデンサ |
| CN113113284A (zh) * | 2020-01-09 | 2021-07-13 | 株式会社国际电气 | 半导体器件的制造方法、衬底处理装置及记录介质 |
-
1992
- 1992-03-05 JP JP4048645A patent/JPH05251637A/ja active Pending
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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