JPH0661446A - 半導体記憶装置の製造方法 - Google Patents
半導体記憶装置の製造方法Info
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- JPH0661446A JPH0661446A JP4208213A JP20821392A JPH0661446A JP H0661446 A JPH0661446 A JP H0661446A JP 4208213 A JP4208213 A JP 4208213A JP 20821392 A JP20821392 A JP 20821392A JP H0661446 A JPH0661446 A JP H0661446A
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
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- Semiconductor Memories (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】 (修正有)
【目的】 工程を簡略化し、かつ高集積・高密度化を図
ることが可能となる半導体記憶装置の製造方法を提供す
ることを目的とする。 【構成】 半導体記憶装置の製造方法において、半導体
基板1にトレンチ2を形成する工程と、該半導体基板上
および該トレンチ内に半導体膜3を形成する工程と、該
半導体膜3を用いて素子分離絶縁膜5および第1記憶電
極を形成する工程とを具備する。
ることが可能となる半導体記憶装置の製造方法を提供す
ることを目的とする。 【構成】 半導体記憶装置の製造方法において、半導体
基板1にトレンチ2を形成する工程と、該半導体基板上
および該トレンチ内に半導体膜3を形成する工程と、該
半導体膜3を用いて素子分離絶縁膜5および第1記憶電
極を形成する工程とを具備する。
Description
【0001】
【産業上の利用分野】本発明は、半導体記憶装置の製造
方法に関し、特にダイナミック・ランダム・アクセス・
メモリ(DRAM)の製造方法に関する。
方法に関し、特にダイナミック・ランダム・アクセス・
メモリ(DRAM)の製造方法に関する。
【0002】
【従来の技術】従来の半導体記憶装置の製造方法は、素
子分離絶縁膜をロコス(LOCOS) 法によって形成するため
に、バーズビークが発生し、半導体記憶装置の高集積・
高密度化を図る上で問題となっていた。
子分離絶縁膜をロコス(LOCOS) 法によって形成するため
に、バーズビークが発生し、半導体記憶装置の高集積・
高密度化を図る上で問題となっていた。
【0003】この問題を解決するために、従来よりバー
ズビークの低減の目的で素子分離絶縁膜形成にポリシリ
コン(Poly-Si) バッファ層を用いた、いわゆる改良ロコ
ス法が適用されてきた。
ズビークの低減の目的で素子分離絶縁膜形成にポリシリ
コン(Poly-Si) バッファ層を用いた、いわゆる改良ロコ
ス法が適用されてきた。
【0004】このポリシリコンバファ層を用いた半導体
記憶装置の製造方法を図2に示す。この従来の半導体記
憶装置の製造方法においては、図2(A)に示すよう
に、まずシリコン基板101の表面にポリシリコンバッ
ファ層を用いた改良LOCOS法により素子分離絶縁膜
102を形成し、その後、反応性イオンエッチング(R
IE)法を用いてキャパシタ用トレンチ103を形成す
る。その後、図2(B)に示すように、第1キャパシタ
電極104、キャパシタ絶縁膜105、第2キャパシタ
電極106、ゲート酸化膜107、ゲート電極108、
拡散層領域109を順次形成する。
記憶装置の製造方法を図2に示す。この従来の半導体記
憶装置の製造方法においては、図2(A)に示すよう
に、まずシリコン基板101の表面にポリシリコンバッ
ファ層を用いた改良LOCOS法により素子分離絶縁膜
102を形成し、その後、反応性イオンエッチング(R
IE)法を用いてキャパシタ用トレンチ103を形成す
る。その後、図2(B)に示すように、第1キャパシタ
電極104、キャパシタ絶縁膜105、第2キャパシタ
電極106、ゲート酸化膜107、ゲート電極108、
拡散層領域109を順次形成する。
【0005】しかしこのポリシリコンバッファ層を用い
た従来の方法では、ポリシリコンを一層多く形成するの
で工程が煩雑になり、更に露光時のマスクの合わせずれ
およびプロセスのばらつきに対し設計余裕が必要とな
り、半導体記憶装置の高集積・高密度化を図る上で妨げ
になるという問題があった。
た従来の方法では、ポリシリコンを一層多く形成するの
で工程が煩雑になり、更に露光時のマスクの合わせずれ
およびプロセスのばらつきに対し設計余裕が必要とな
り、半導体記憶装置の高集積・高密度化を図る上で妨げ
になるという問題があった。
【0006】
【発明が解決しようとする課題】そこで、本発明は、工
程を簡略化し、かつ高集積・高密度化を図ることが可能
となる半導体記憶装置の製造方法を提供することを目的
とする。
程を簡略化し、かつ高集積・高密度化を図ることが可能
となる半導体記憶装置の製造方法を提供することを目的
とする。
【0007】
【課題を解決するための手段】本発明は、上記課題を解
決するために、半導体記憶装置の製造方法において、半
導体基板にトレンチを形成する工程と、該半導体基板上
および該トレンチ内に半導体膜を形成する工程と、該半
導体膜を用いて素子分離絶縁膜および第1記憶電極を形
成する工程とを具備することを特徴とする。
決するために、半導体記憶装置の製造方法において、半
導体基板にトレンチを形成する工程と、該半導体基板上
および該トレンチ内に半導体膜を形成する工程と、該半
導体膜を用いて素子分離絶縁膜および第1記憶電極を形
成する工程とを具備することを特徴とする。
【0008】また本発明は、該素子分離絶縁膜が該半導
体膜の一部を酸化することにより形成され、かつ該トレ
ンチ内に堆積した該半導体膜の部分を第1記憶電極とす
る工程を具備することを特徴とする半導体記憶装置の製
造方法である。
体膜の一部を酸化することにより形成され、かつ該トレ
ンチ内に堆積した該半導体膜の部分を第1記憶電極とす
る工程を具備することを特徴とする半導体記憶装置の製
造方法である。
【0009】
【作用】上述のように、構成された本発明による半導体
記憶装置の製造方法によれば、素子分離絶縁膜と第1記
憶電極が同一の半導体膜から形成されるため、工程の簡
略化が図られ、かつ露光時のマスクの合わせずれおよび
プロセスのばらつきに対する設計上のマージンを減少さ
せ高集積・高密度化が図られる。また、素子分離絶縁膜
形成時に発生するバーズビークが低減され半導体記憶装
置の高集積・高密度化が図られる。
記憶装置の製造方法によれば、素子分離絶縁膜と第1記
憶電極が同一の半導体膜から形成されるため、工程の簡
略化が図られ、かつ露光時のマスクの合わせずれおよび
プロセスのばらつきに対する設計上のマージンを減少さ
せ高集積・高密度化が図られる。また、素子分離絶縁膜
形成時に発生するバーズビークが低減され半導体記憶装
置の高集積・高密度化が図られる。
【0010】
【実施例】以下、本発明を実施例につき図面を参照しな
がら説明する。
がら説明する。
【0011】図1(A)〜図1(C)は本発明の一実施
例による半導体記憶装置の製造方法である。
例による半導体記憶装置の製造方法である。
【0012】本実施例においては、図1(A)に示すよ
うに、まず一導電型のシリコン基板1に、キャパシタ用
トレンチ2を、例えば反応性イオンエッチング(RI
E)法により形成する。ここでキャパシタ用トレンチ2
の大きさは、直径が、例えば0.3〜2μmで、深さ
は、例えば0.5〜6μmである。次にシリコン基板1
の表面全体に、例えばCVD法により半導体膜3を形成
する。ここで半導体膜3の材質は、例えばポリシリコン
である。また、半導体膜3の膜厚は例えば10〜100
nm程度である。
うに、まず一導電型のシリコン基板1に、キャパシタ用
トレンチ2を、例えば反応性イオンエッチング(RI
E)法により形成する。ここでキャパシタ用トレンチ2
の大きさは、直径が、例えば0.3〜2μmで、深さ
は、例えば0.5〜6μmである。次にシリコン基板1
の表面全体に、例えばCVD法により半導体膜3を形成
する。ここで半導体膜3の材質は、例えばポリシリコン
である。また、半導体膜3の膜厚は例えば10〜100
nm程度である。
【0013】この後、図1(B)に示すように、シリコ
ン基板1の表面全体に、例えばCVD法により耐酸化性
膜を形成する。ここでこの耐酸化性膜4の材質は、例え
ば窒化シリコンである。次にこの耐酸化性膜をパターニ
ングし、その後、この耐酸化性膜4をマスクとして熱酸
化法により半導体膜3の一部を選択的に酸化して素子分
離絶縁膜5を形成する。次に耐酸化性膜4をエッチング
により除去し、半導体膜6をパターニングし、第1キャ
パシタ電極7を形成する。
ン基板1の表面全体に、例えばCVD法により耐酸化性
膜を形成する。ここでこの耐酸化性膜4の材質は、例え
ば窒化シリコンである。次にこの耐酸化性膜をパターニ
ングし、その後、この耐酸化性膜4をマスクとして熱酸
化法により半導体膜3の一部を選択的に酸化して素子分
離絶縁膜5を形成する。次に耐酸化性膜4をエッチング
により除去し、半導体膜6をパターニングし、第1キャ
パシタ電極7を形成する。
【0014】この後、図1(C)に示すように、キャパ
シタ絶縁膜8、第2キャパシタ電極9、ゲート絶縁膜1
0、ゲート電極11、拡散層領域12を順次形成し、第
1キャパシタ電極7、キャパシタ絶縁膜8、第2キャパ
シタ電極9よりなる電荷蓄積用のキャパシタおよび、ゲ
ート電極11、ゲート絶縁膜10、ソース・ドレイン領
域となる拡散層領域12からなるトランジスタを形成す
る。
シタ絶縁膜8、第2キャパシタ電極9、ゲート絶縁膜1
0、ゲート電極11、拡散層領域12を順次形成し、第
1キャパシタ電極7、キャパシタ絶縁膜8、第2キャパ
シタ電極9よりなる電荷蓄積用のキャパシタおよび、ゲ
ート電極11、ゲート絶縁膜10、ソース・ドレイン領
域となる拡散層領域12からなるトランジスタを形成す
る。
【0015】この後、層間絶縁膜、ビットコンタクト、
ビット線、層間絶縁膜、ゲート電極の裏打ち配線および
パッシベーション膜等(図示せず)を順次形成し目的と
する半導体記憶装置を完成する。
ビット線、層間絶縁膜、ゲート電極の裏打ち配線および
パッシベーション膜等(図示せず)を順次形成し目的と
する半導体記憶装置を完成する。
【0016】以上のように本発明の一実施例によれば素
子分離膜5および第1キャパシタ電極7は同一の半導体
膜3より一つの工程で形成されるため、従来より工程の
簡略化が図られる。また素子分離絶縁膜5とキャパシタ
用トレンチ2とのマスクの露光における合わせずれやプ
ロセスのばらつきに対するマージンが減少し、更に素子
分離絶縁膜5におけるバーズビークは低減され、半導体
記憶装置の高集積・高密度化が図られる。
子分離膜5および第1キャパシタ電極7は同一の半導体
膜3より一つの工程で形成されるため、従来より工程の
簡略化が図られる。また素子分離絶縁膜5とキャパシタ
用トレンチ2とのマスクの露光における合わせずれやプ
ロセスのばらつきに対するマージンが減少し、更に素子
分離絶縁膜5におけるバーズビークは低減され、半導体
記憶装置の高集積・高密度化が図られる。
【0017】
【発明の効果】以上説明したように本発明によれば、半
導体記憶装置の製造方法において、工程の簡略化および
高集積・高密度化を図ることが可能となる。
導体記憶装置の製造方法において、工程の簡略化および
高集積・高密度化を図ることが可能となる。
【図1】 本発明の一実施例による半導体記憶装置の製
造方法を工程順に示す断面図である。
造方法を工程順に示す断面図である。
【図2】 は従来の半導体記憶装置の製造方法を示す断
面図である。
面図である。
1,101…シリコン基板、 2,103…キャ
パシタ用トレンチ、3,6…半導体膜、
4…耐酸化性膜、5,102…素子分離絶縁膜、
7,104…第1キャパシタ電極、8,105…キャ
パシタ絶縁膜、 9,106…第2キャパシタ電極、
10,107…ゲート絶縁膜、 11,108…ゲ
ート電極、12,109…拡散層領域。
パシタ用トレンチ、3,6…半導体膜、
4…耐酸化性膜、5,102…素子分離絶縁膜、
7,104…第1キャパシタ電極、8,105…キャ
パシタ絶縁膜、 9,106…第2キャパシタ電極、
10,107…ゲート絶縁膜、 11,108…ゲ
ート電極、12,109…拡散層領域。
Claims (2)
- 【請求項1】 半導体基板にトレンチを形成する工程
と、該半導体基板上および該トレンチ内に半導体膜を形
成する工程と、該半導体膜を用いて素子分離絶縁膜およ
び第1記憶電極を形成する工程とを具備することを特徴
とする半導体記憶装置の製造方法。 - 【請求項2】 該素子分離絶縁膜が該半導体膜の一部を
酸化することにより形成され、かつ該トレンチ内に堆積
した該半導体膜の部分を第1記憶電極とする工程を具備
することを特徴とする請求項1に記載の半導体記憶装置
の製造方法。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4208213A JP3037509B2 (ja) | 1992-08-04 | 1992-08-04 | 半導体記憶装置の製造方法 |
US08/102,008 US5432113A (en) | 1992-08-04 | 1993-08-04 | Method of making a semiconductor memory device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4208213A JP3037509B2 (ja) | 1992-08-04 | 1992-08-04 | 半導体記憶装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0661446A true JPH0661446A (ja) | 1994-03-04 |
JP3037509B2 JP3037509B2 (ja) | 2000-04-24 |
Family
ID=16552553
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4208213A Expired - Lifetime JP3037509B2 (ja) | 1992-08-04 | 1992-08-04 | 半導体記憶装置の製造方法 |
Country Status (2)
Country | Link |
---|---|
US (1) | US5432113A (ja) |
JP (1) | JP3037509B2 (ja) |
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-
1992
- 1992-08-04 JP JP4208213A patent/JP3037509B2/ja not_active Expired - Lifetime
-
1993
- 1993-08-04 US US08/102,008 patent/US5432113A/en not_active Expired - Fee Related
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Also Published As
Publication number | Publication date |
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