JPH0661446A - 半導体記憶装置の製造方法 - Google Patents

半導体記憶装置の製造方法

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JPH0661446A
JPH0661446A JP4208213A JP20821392A JPH0661446A JP H0661446 A JPH0661446 A JP H0661446A JP 4208213 A JP4208213 A JP 4208213A JP 20821392 A JP20821392 A JP 20821392A JP H0661446 A JPH0661446 A JP H0661446A
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    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
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Abstract

(57)【要約】 （修正有） 【目的】 工程を簡略化し、かつ高集積・高密度化を図
ることが可能となる半導体記憶装置の製造方法を提供す
ることを目的とする。 【構成】 半導体記憶装置の製造方法において、半導体
基板１にトレンチ２を形成する工程と、該半導体基板上
および該トレンチ内に半導体膜３を形成する工程と、該
半導体膜３を用いて素子分離絶縁膜５および第１記憶電
極を形成する工程とを具備する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体記憶装置の製造
方法に関し、特にダイナミック・ランダム・アクセス・
メモリ（ＤＲＡＭ）の製造方法に関する。
【０００２】
【従来の技術】従来の半導体記憶装置の製造方法は、素
子分離絶縁膜をロコス(LOCOS) 法によって形成するため
に、バーズビークが発生し、半導体記憶装置の高集積・
高密度化を図る上で問題となっていた。
【０００３】この問題を解決するために、従来よりバー
ズビークの低減の目的で素子分離絶縁膜形成にポリシリ
コン(Poly-Si) バッファ層を用いた、いわゆる改良ロコ
ス法が適用されてきた。
【０００４】このポリシリコンバファ層を用いた半導体
記憶装置の製造方法を図２に示す。この従来の半導体記
憶装置の製造方法においては、図２（Ａ）に示すよう
に、まずシリコン基板１０１の表面にポリシリコンバッ
ファ層を用いた改良ＬＯＣＯＳ法により素子分離絶縁膜
１０２を形成し、その後、反応性イオンエッチング（Ｒ
ＩＥ）法を用いてキャパシタ用トレンチ１０３を形成す
る。その後、図２（Ｂ）に示すように、第１キャパシタ
電極１０４、キャパシタ絶縁膜１０５、第２キャパシタ
電極１０６、ゲート酸化膜１０７、ゲート電極１０８、
拡散層領域１０９を順次形成する。
【０００５】しかしこのポリシリコンバッファ層を用い
た従来の方法では、ポリシリコンを一層多く形成するの
で工程が煩雑になり、更に露光時のマスクの合わせずれ
およびプロセスのばらつきに対し設計余裕が必要とな
り、半導体記憶装置の高集積・高密度化を図る上で妨げ
になるという問題があった。
【０００６】
【発明が解決しようとする課題】そこで、本発明は、工
程を簡略化し、かつ高集積・高密度化を図ることが可能
となる半導体記憶装置の製造方法を提供することを目的
とする。
【０００７】
【課題を解決するための手段】本発明は、上記課題を解
決するために、半導体記憶装置の製造方法において、半
導体基板にトレンチを形成する工程と、該半導体基板上
および該トレンチ内に半導体膜を形成する工程と、該半
導体膜を用いて素子分離絶縁膜および第１記憶電極を形
成する工程とを具備することを特徴とする。
【０００８】また本発明は、該素子分離絶縁膜が該半導
体膜の一部を酸化することにより形成され、かつ該トレ
ンチ内に堆積した該半導体膜の部分を第１記憶電極とす
る工程を具備することを特徴とする半導体記憶装置の製
造方法である。
【０００９】
【作用】上述のように、構成された本発明による半導体
記憶装置の製造方法によれば、素子分離絶縁膜と第１記
憶電極が同一の半導体膜から形成されるため、工程の簡
略化が図られ、かつ露光時のマスクの合わせずれおよび
プロセスのばらつきに対する設計上のマージンを減少さ
せ高集積・高密度化が図られる。また、素子分離絶縁膜
形成時に発生するバーズビークが低減され半導体記憶装
置の高集積・高密度化が図られる。
【００１０】
【実施例】以下、本発明を実施例につき図面を参照しな
がら説明する。
【００１１】図１（Ａ）〜図１（Ｃ）は本発明の一実施
例による半導体記憶装置の製造方法である。
【００１２】本実施例においては、図１（Ａ）に示すよ
うに、まず一導電型のシリコン基板１に、キャパシタ用
トレンチ２を、例えば反応性イオンエッチング（ＲＩ
Ｅ）法により形成する。ここでキャパシタ用トレンチ２
の大きさは、直径が、例えば０．３〜２μｍで、深さ
は、例えば０．５〜６μｍである。次にシリコン基板１
の表面全体に、例えばＣＶＤ法により半導体膜３を形成
する。ここで半導体膜３の材質は、例えばポリシリコン
である。また、半導体膜３の膜厚は例えば１０〜１００
ｎｍ程度である。
【００１３】この後、図１（Ｂ）に示すように、シリコ
ン基板１の表面全体に、例えばＣＶＤ法により耐酸化性
膜を形成する。ここでこの耐酸化性膜４の材質は、例え
ば窒化シリコンである。次にこの耐酸化性膜をパターニ
ングし、その後、この耐酸化性膜４をマスクとして熱酸
化法により半導体膜３の一部を選択的に酸化して素子分
離絶縁膜５を形成する。次に耐酸化性膜４をエッチング
により除去し、半導体膜６をパターニングし、第１キャ
パシタ電極７を形成する。
【００１４】この後、図１（Ｃ）に示すように、キャパ
シタ絶縁膜８、第２キャパシタ電極９、ゲート絶縁膜１
０、ゲート電極１１、拡散層領域１２を順次形成し、第
１キャパシタ電極７、キャパシタ絶縁膜８、第２キャパ
シタ電極９よりなる電荷蓄積用のキャパシタおよび、ゲ
ート電極１１、ゲート絶縁膜１０、ソース・ドレイン領
域となる拡散層領域１２からなるトランジスタを形成す
る。
【００１５】この後、層間絶縁膜、ビットコンタクト、
ビット線、層間絶縁膜、ゲート電極の裏打ち配線および
パッシベーション膜等（図示せず）を順次形成し目的と
する半導体記憶装置を完成する。
【００１６】以上のように本発明の一実施例によれば素
子分離膜５および第１キャパシタ電極７は同一の半導体
膜３より一つの工程で形成されるため、従来より工程の
簡略化が図られる。また素子分離絶縁膜５とキャパシタ
用トレンチ２とのマスクの露光における合わせずれやプ
ロセスのばらつきに対するマージンが減少し、更に素子
分離絶縁膜５におけるバーズビークは低減され、半導体
記憶装置の高集積・高密度化が図られる。
【００１７】
【発明の効果】以上説明したように本発明によれば、半
導体記憶装置の製造方法において、工程の簡略化および
高集積・高密度化を図ることが可能となる。
【図面の簡単な説明】
【図１】 本発明の一実施例による半導体記憶装置の製
造方法を工程順に示す断面図である。
【図２】 は従来の半導体記憶装置の製造方法を示す断
面図である。
【符号の説明】
１，１０１…シリコン基板、 ２，１０３…キャ
パシタ用トレンチ、３，６…半導体膜、
４…耐酸化性膜、５，１０２…素子分離絶縁膜、
７，１０４…第１キャパシタ電極、８，１０５…キャ
パシタ絶縁膜、 ９，１０６…第２キャパシタ電極、
１０，１０７…ゲート絶縁膜、 １１，１０８…ゲ
ート電極、１２，１０９…拡散層領域。

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板にトレンチを形成する工程
    と、該半導体基板上および該トレンチ内に半導体膜を形
    成する工程と、該半導体膜を用いて素子分離絶縁膜およ
    び第１記憶電極を形成する工程とを具備することを特徴
    とする半導体記憶装置の製造方法。
  2. 【請求項２】 該素子分離絶縁膜が該半導体膜の一部を
    酸化することにより形成され、かつ該トレンチ内に堆積
    した該半導体膜の部分を第１記憶電極とする工程を具備
    することを特徴とする請求項１に記載の半導体記憶装置
    の製造方法。
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