JPH0438876A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Landscapes
- Formation Of Insulating Films (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[発明の目的]
(産業上の利用分野)
この発明は、半導体装置の製造方法に関するもので、特
に、電極のゲート絶縁膜に少なくとも窒化膜を含んだ2
層構造以上の絶縁膜から成る半導体装置の製造方法に関
する。
に、電極のゲート絶縁膜に少なくとも窒化膜を含んだ2
層構造以上の絶縁膜から成る半導体装置の製造方法に関
する。
(従来の技術)
現在は、電極のゲート絶縁膜として、酸化膜の上に窒化
膜を形成させた2層構造膜(以下、ON膜という。)や
酸化膜の上に窒化膜を形成させ、さらにその上に酸化膜
を形成させた3層構造膜(以下、ONO膜という。)等
を使用している場合がある。このように窒化膜を電極ゲ
ート絶縁膜の一部として用いた場合、電極形成後、電極
領域以外の部分(例えば、トランジスタ形成予定部)の
窒化膜を剥離しなければならない。
膜を形成させた2層構造膜(以下、ON膜という。)や
酸化膜の上に窒化膜を形成させ、さらにその上に酸化膜
を形成させた3層構造膜(以下、ONO膜という。)等
を使用している場合がある。このように窒化膜を電極ゲ
ート絶縁膜の一部として用いた場合、電極形成後、電極
領域以外の部分(例えば、トランジスタ形成予定部)の
窒化膜を剥離しなければならない。
w44図(a)〜(d)は、従来の窒化膜を電極ゲート
絶縁膜の一部として用いた場合の電極形成から窒化膜剥
離までの製造方法を示す断面図である。以下、図を参照
して説明をする。
絶縁膜の一部として用いた場合の電極形成から窒化膜剥
離までの製造方法を示す断面図である。以下、図を参照
して説明をする。
第4図(a)に示すように、半導体基板41上に酸化膜
(以下、5i02膜という。)42を形成し、前記5i
02膜42上に窒化珪素膜(以下、SiN膜という。)
43を形成し前記SiN膜4膜上3上 i Oz膜44
を形成し、三層構造膜(以下、ONO膜という。)45
を形成させる。その後、前記ONO膜4膜上5上減圧C
VD法により、多結晶シリコン4Bを約3000人堆積
し、約900℃P OCJ s雰囲気中で、前記多結晶
シリコン4Bへリン拡散する。
(以下、5i02膜という。)42を形成し、前記5i
02膜42上に窒化珪素膜(以下、SiN膜という。)
43を形成し前記SiN膜4膜上3上 i Oz膜44
を形成し、三層構造膜(以下、ONO膜という。)45
を形成させる。その後、前記ONO膜4膜上5上減圧C
VD法により、多結晶シリコン4Bを約3000人堆積
し、約900℃P OCJ s雰囲気中で、前記多結晶
シリコン4Bへリン拡散する。
次に、第4図(b)に示すように、写真蝕刻法を用いて
、多結晶シリコン46のキャパシタ電極形成予定地を、
フォトレジスト47で覆い、ケミカルドライエツチング
法(以下、CDE法という。)を用いて、多結晶シリコ
ン4Bをエツチングする。
、多結晶シリコン46のキャパシタ電極形成予定地を、
フォトレジスト47で覆い、ケミカルドライエツチング
法(以下、CDE法という。)を用いて、多結晶シリコ
ン4Bをエツチングする。
次に、第4図(C)に示すように、フォトレジスト47
を除去し、約850℃で、水素燃焼酸化を行ない、多結
晶シリコン46上に約2000人の酸化膜48を形成す
る。
を除去し、約850℃で、水素燃焼酸化を行ない、多結
晶シリコン46上に約2000人の酸化膜48を形成す
る。
最後に、第4図(d)に示すように、200:1に希釈
した4Wlにて、ONON複膜の5iNII43上の5
i02膜44を除去し、さらに、SiN膜43をCDE
法を用いて剥離する。
した4Wlにて、ONON複膜の5iNII43上の5
i02膜44を除去し、さらに、SiN膜43をCDE
法を用いて剥離する。
このように従来の半導体装置の製造工程を用いた場合、
第4図(b)に示すように、多結晶シリコン46をCD
E法にてエツチングした際に、ONON複膜も部分的に
エツチングされてしまう。
第4図(b)に示すように、多結晶シリコン46をCD
E法にてエツチングした際に、ONON複膜も部分的に
エツチングされてしまう。
ここで、半導体装置の高集積化に伴ないS i O2膜
42.44及びSiN膜43は薄膜化する傾向にある。
42.44及びSiN膜43は薄膜化する傾向にある。
そのため、上記の従来の半導体装置の製造方法を用いた
場合、第4図(b)に示すように、多結晶シリコン46
を電極形成のためCDE法にてエツチングした際に、半
導体基板41がエツチングされないためにONON複膜
は残されなければならないが、ONO@45も部分的に
エツチングされてしまう。5iNHは、約40Å以下で
は酸化のマスクとは成り得ない。キャパシタ電極となる
多結晶シリコン46の熱酸化を行なった場合、SiN膜
43が局所的に無くなったり薄くなったりした部分の下
地の半導体基板41が同時に酸化され、第4E <c>
に示す様に、キャパシタ電極以外の領域で、半導体基板
41に凹凸部が形成される。その後、この領域に作られ
るトランジスタの信頼性が、半導体基板の表面が凹凸の
ため劣化する。
場合、第4図(b)に示すように、多結晶シリコン46
を電極形成のためCDE法にてエツチングした際に、半
導体基板41がエツチングされないためにONON複膜
は残されなければならないが、ONO@45も部分的に
エツチングされてしまう。5iNHは、約40Å以下で
は酸化のマスクとは成り得ない。キャパシタ電極となる
多結晶シリコン46の熱酸化を行なった場合、SiN膜
43が局所的に無くなったり薄くなったりした部分の下
地の半導体基板41が同時に酸化され、第4E <c>
に示す様に、キャパシタ電極以外の領域で、半導体基板
41に凹凸部が形成される。その後、この領域に作られ
るトランジスタの信頼性が、半導体基板の表面が凹凸の
ため劣化する。
(発明が解決しようとする課題)
このように、従来の半導体装置の製造方法で製造すると
、電極形成後の熱酸化による半導体基板表面の起伏が発
生する。その起伏のある半導体基板上にトランジスタを
形成すると、トランジスタの信頼性が損なわれ、半導体
装置の信頼性が著しく低下する。
、電極形成後の熱酸化による半導体基板表面の起伏が発
生する。その起伏のある半導体基板上にトランジスタを
形成すると、トランジスタの信頼性が損なわれ、半導体
装置の信頼性が著しく低下する。
本発明は、上記のような従来技術の欠点を除去し、電極
形成後の酸化による半導体基板表面の起伏の発生を抑制
することを目的とするものである。
形成後の酸化による半導体基板表面の起伏の発生を抑制
することを目的とするものである。
[発明の構成]
(課題を解決するための手段)
上記目的を達成するために本発明においては、半導体基
板上に少なくとも窒化膜を含んだ絶縁膜を形成する工程
と、前記絶縁膜上に電極を形成する工程と、前記電極上
に酸化膜を形成する第1の酸化工程と、前記電極以外の
領域の窒化膜を除去する工程と、前記電極及び窒化膜除
去領域の半導体基板上に、前記第1の酸化工程における
酸化膜よりも厚い酸化膜を形成する第2の酸化工程とを
有する半導体装置の製造方法を提供し、さらに、前記第
1の酸化工程で形成される酸化膜の膜厚が150Å以下
であることを特徴とする半導体装置の製造方法を提供す
る。
板上に少なくとも窒化膜を含んだ絶縁膜を形成する工程
と、前記絶縁膜上に電極を形成する工程と、前記電極上
に酸化膜を形成する第1の酸化工程と、前記電極以外の
領域の窒化膜を除去する工程と、前記電極及び窒化膜除
去領域の半導体基板上に、前記第1の酸化工程における
酸化膜よりも厚い酸化膜を形成する第2の酸化工程とを
有する半導体装置の製造方法を提供し、さらに、前記第
1の酸化工程で形成される酸化膜の膜厚が150Å以下
であることを特徴とする半導体装置の製造方法を提供す
る。
(作用)
本発明は、電極形成後の酸化膜形成のための酸化を2回
に分けて行なう。つまり、電極形成後の第1の酸化工程
の酸化量が少なくなるので、半導体基板が酸化による影
響を受けることがなくなり、半導体基板表面の凹凸が生
じなくなる。半導体基板の凹凸の発生を抑制させ、その
平坦な半導体基板上にトランジスタ等を形成することが
可能となり、半導体装置の信頼性を向上することができ
る。
に分けて行なう。つまり、電極形成後の第1の酸化工程
の酸化量が少なくなるので、半導体基板が酸化による影
響を受けることがなくなり、半導体基板表面の凹凸が生
じなくなる。半導体基板の凹凸の発生を抑制させ、その
平坦な半導体基板上にトランジスタ等を形成することが
可能となり、半導体装置の信頼性を向上することができ
る。
(実施例)
第1図Ca)〜(e)は、本発明の半導体装置の製造方
法の一実施例の断面図を示す。以下、図を用いて説明を
する。
法の一実施例の断面図を示す。以下、図を用いて説明を
する。
第1図(a)に示すように、半導体基板11上にS i
O2膜12を形成し、前記5in2膜12上にSiN
膜13を形成し、前記5iNI!13上に5i02膜1
4を形成し、ONO膜15を形成させる。
O2膜12を形成し、前記5in2膜12上にSiN
膜13を形成し、前記5iNI!13上に5i02膜1
4を形成し、ONO膜15を形成させる。
その後、前記ONO膜1膜上5上圧CVD法により、多
結晶シリコン16を約3000人堆積し、約900℃P
OCJIs雰囲気中で、前記多結晶シリコン16へリン
拡散する。
結晶シリコン16を約3000人堆積し、約900℃P
OCJIs雰囲気中で、前記多結晶シリコン16へリン
拡散する。
次に、第1図(b)に示すように、写真蝕刻法を用いて
、多結晶シリコン16のキャパシター電極形成予定地を
フォトレジスト17で覆い、CDE法を用いて、多結晶
シリコン16をエツチングする。
、多結晶シリコン16のキャパシター電極形成予定地を
フォトレジスト17で覆い、CDE法を用いて、多結晶
シリコン16をエツチングする。
次に、第1図(C)に示すように、フォトレジスト17
を除去し、約800℃酸素雰囲気中で、単結晶シリコン
上での酸化相当厚が約80人となる酸化を行なう。この
時、多結晶シリコン16上には、約160人の5i02
膜18が形成された。
を除去し、約800℃酸素雰囲気中で、単結晶シリコン
上での酸化相当厚が約80人となる酸化を行なう。この
時、多結晶シリコン16上には、約160人の5i02
膜18が形成された。
次に、第1図(d)に示すように、200:1に希釈し
た弗酸を用いて5iOz膜18を約30人エツチングし
、同時に5iN1!13上の5in2膜14も除去し、
さらにCDE法を用いてSiN膜13のエツチングを行
なう。
た弗酸を用いて5iOz膜18を約30人エツチングし
、同時に5iN1!13上の5in2膜14も除去し、
さらにCDE法を用いてSiN膜13のエツチングを行
なう。
最後に、第1図(e)に示すように、約850℃で、水
素燃焼酸化を行ない、多結晶シリコン16上に、約20
00人の層間絶縁膜19を形成する。
素燃焼酸化を行ない、多結晶シリコン16上に、約20
00人の層間絶縁膜19を形成する。
第2図に電極酸化膜厚(単結晶シリコン上換算膜厚)と
半導体基板消費量との相関図を示す。窒化膜下の酸化膜
厚が70人の時、単結晶シリコン上換算膜厚が約80人
の酸化を行なうと、半導体基板の酸化による消費量は、
5λ以下である。ゆえに、軽微な酸化は、半導体基板の
酸化による消費量が少量ですむので、半導体基板の起伏
発生を抑制することができる。
半導体基板消費量との相関図を示す。窒化膜下の酸化膜
厚が70人の時、単結晶シリコン上換算膜厚が約80人
の酸化を行なうと、半導体基板の酸化による消費量は、
5λ以下である。ゆえに、軽微な酸化は、半導体基板の
酸化による消費量が少量ですむので、半導体基板の起伏
発生を抑制することができる。
また、第3図に電極酸化膜厚(単結晶シリコン上換算膜
厚)とトランジスタの不良率との相関図を示す。ここで
、電極の酸化量が少量なほど、トランジスタの不良率が
悪くなることがわかる。
厚)とトランジスタの不良率との相関図を示す。ここで
、電極の酸化量が少量なほど、トランジスタの不良率が
悪くなることがわかる。
以上のことから、電極の酸化量が、少量なほど、半導体
基板の起伏発生を抑制でき、トランジスタの不良の発生
が起こらなくなる。特に、第3図と第4図よりわかるよ
うに、第1の酸化は、電極酸化膜厚が単結晶シリコン上
で、150Å以下が効果的である。
基板の起伏発生を抑制でき、トランジスタの不良の発生
が起こらなくなる。特に、第3図と第4図よりわかるよ
うに、第1の酸化は、電極酸化膜厚が単結晶シリコン上
で、150Å以下が効果的である。
上記に示したように、SiN膜をゲート絶縁膜の一部と
して用いる半導体装置において、電極加工から電極以外
の領域のSiN膜剥離工程までの間に、第1回の酸化を
行ない、これをマスクとしてSiN膜の剥離を行なうこ
とで、SiN膜下の半導体基板が酸化されず、半導体基
板表面の平坦化を保つ事ができる。
して用いる半導体装置において、電極加工から電極以外
の領域のSiN膜剥離工程までの間に、第1回の酸化を
行ない、これをマスクとしてSiN膜の剥離を行なうこ
とで、SiN膜下の半導体基板が酸化されず、半導体基
板表面の平坦化を保つ事ができる。
[発明の効果]
本発明によれば、SiN膜をゲート絶縁膜の一部として
用いる半導体装置において、電極加工から電極以外の領
域の5iNi′ll離工程までの間に、第1の酸化を行
ない、これをマスクとしてSiN膜剥離を行なう。この
時、軽微な酸化であるため、電極以外の領域半導体基板
は、局所的に酸化されず、半導体基板表面の起伏を抑制
することができる。平坦な半導体基板上にトランジスタ
を形成することが可能となり、トランジスタの信頼性が
損なわれることがなく、半導体装置の信頼性が向上する
。
用いる半導体装置において、電極加工から電極以外の領
域の5iNi′ll離工程までの間に、第1の酸化を行
ない、これをマスクとしてSiN膜剥離を行なう。この
時、軽微な酸化であるため、電極以外の領域半導体基板
は、局所的に酸化されず、半導体基板表面の起伏を抑制
することができる。平坦な半導体基板上にトランジスタ
を形成することが可能となり、トランジスタの信頼性が
損なわれることがなく、半導体装置の信頼性が向上する
。
第1図は、本発明の半導体装置の製造工程の一実施例を
示す断面図、第2図は、電極の酸化量と半導体基板の消
費量を示す相関図、第3図は、電極の酸化量とトランジ
スタの不良率を示す相関図、第4図は、従来の半導体装
置の製造工程を示す断面図である。 11、41・・・半導体基板、12.14.42.44
・・・酸化膜13、43・・・窒化珪素膜、15.45
・・三層構造膜(SIOz/SIN / 5I02 )
、18.46・・多結晶シリコン、17、47・・・
フォトレジスト、18・・・Po1y酸化膜、19・・
層間絶縁膜、48・・・層間絶縁膜。
示す断面図、第2図は、電極の酸化量と半導体基板の消
費量を示す相関図、第3図は、電極の酸化量とトランジ
スタの不良率を示す相関図、第4図は、従来の半導体装
置の製造工程を示す断面図である。 11、41・・・半導体基板、12.14.42.44
・・・酸化膜13、43・・・窒化珪素膜、15.45
・・三層構造膜(SIOz/SIN / 5I02 )
、18.46・・多結晶シリコン、17、47・・・
フォトレジスト、18・・・Po1y酸化膜、19・・
層間絶縁膜、48・・・層間絶縁膜。
Claims (2)
- (1)半導体基板上に少なくとも、窒化膜を含んだ絶縁
膜を形成する工程と、 前記絶縁膜上に電極を形成する工程と、 前記電極上に酸化膜を形成する第1の酸化工程と、 前記電極以外の領域の窒化膜を除去する工程と、前記電
極及び窒化膜除去領域の半導体基板上に前記第1の酸化
工程における酸化膜よりも厚い酸化膜を形成する第2の
酸化工程とを有する半導体装置の製造方法。 - (2)前記第1の酸化工程で形成される酸化膜の膜厚が
150Å以下であることを特徴とする特許請求の範囲第
1項記載の半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP14435190A JPH0438876A (ja) | 1990-06-04 | 1990-06-04 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP14435190A JPH0438876A (ja) | 1990-06-04 | 1990-06-04 | 半導体装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0438876A true JPH0438876A (ja) | 1992-02-10 |
Family
ID=15360087
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP14435190A Pending JPH0438876A (ja) | 1990-06-04 | 1990-06-04 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0438876A (ja) |
-
1990
- 1990-06-04 JP JP14435190A patent/JPH0438876A/ja active Pending
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