JPH0438876A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0438876A JPH0438876A JP14435190A JP14435190A JPH0438876A JP H0438876 A JPH0438876 A JP H0438876A JP 14435190 A JP14435190 A JP 14435190A JP 14435190 A JP14435190 A JP 14435190A JP H0438876 A JPH0438876 A JP H0438876A
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Landscapes
- Formation Of Insulating Films (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
この発明は、半導体装置の製造方法に関するもので、特
に、電極のゲート絶縁膜に少なくとも窒化膜を含んだ２
層構造以上の絶縁膜から成る半導体装置の製造方法に関
する。
に、電極のゲート絶縁膜に少なくとも窒化膜を含んだ２
層構造以上の絶縁膜から成る半導体装置の製造方法に関
する。
（従来の技術）
現在は、電極のゲート絶縁膜として、酸化膜の上に窒化
膜を形成させた２層構造膜（以下、ＯＮ膜という。）や
酸化膜の上に窒化膜を形成させ、さらにその上に酸化膜
を形成させた３層構造膜（以下、ＯＮＯ膜という。）等
を使用している場合がある。このように窒化膜を電極ゲ
ート絶縁膜の一部として用いた場合、電極形成後、電極
領域以外の部分（例えば、トランジスタ形成予定部）の
窒化膜を剥離しなければならない。
膜を形成させた２層構造膜（以下、ＯＮ膜という。）や
酸化膜の上に窒化膜を形成させ、さらにその上に酸化膜
を形成させた３層構造膜（以下、ＯＮＯ膜という。）等
を使用している場合がある。このように窒化膜を電極ゲ
ート絶縁膜の一部として用いた場合、電極形成後、電極
領域以外の部分（例えば、トランジスタ形成予定部）の
窒化膜を剥離しなければならない。
ｗ４４図（ａ）〜（ｄ）は、従来の窒化膜を電極ゲート
絶縁膜の一部として用いた場合の電極形成から窒化膜剥
離までの製造方法を示す断面図である。以下、図を参照
して説明をする。
絶縁膜の一部として用いた場合の電極形成から窒化膜剥
離までの製造方法を示す断面図である。以下、図を参照
して説明をする。
第４図（ａ）に示すように、半導体基板４１上に酸化膜
（以下、５ｉ０２膜という。）４２を形成し、前記５ｉ
０２膜４２上に窒化珪素膜（以下、ＳｉＮ膜という。）
４３を形成し前記ＳｉＮ膜４膜上３上 ｉ Ｏｚ膜４４
を形成し、三層構造膜（以下、ＯＮＯ膜という。）４５
を形成させる。その後、前記ＯＮＯ膜４膜上５上減圧Ｃ
ＶＤ法により、多結晶シリコン４Ｂを約３０００人堆積
し、約９００℃Ｐ ＯＣＪ ｓ雰囲気中で、前記多結晶
シリコン４Ｂへリン拡散する。
（以下、５ｉ０２膜という。）４２を形成し、前記５ｉ
０２膜４２上に窒化珪素膜（以下、ＳｉＮ膜という。）
４３を形成し前記ＳｉＮ膜４膜上３上 ｉ Ｏｚ膜４４
を形成し、三層構造膜（以下、ＯＮＯ膜という。）４５
を形成させる。その後、前記ＯＮＯ膜４膜上５上減圧Ｃ
ＶＤ法により、多結晶シリコン４Ｂを約３０００人堆積
し、約９００℃Ｐ ＯＣＪ ｓ雰囲気中で、前記多結晶
シリコン４Ｂへリン拡散する。
次に、第４図（ｂ）に示すように、写真蝕刻法を用いて
、多結晶シリコン４６のキャパシタ電極形成予定地を、
フォトレジスト４７で覆い、ケミカルドライエツチング
法（以下、ＣＤＥ法という。）を用いて、多結晶シリコ
ン４Ｂをエツチングする。
、多結晶シリコン４６のキャパシタ電極形成予定地を、
フォトレジスト４７で覆い、ケミカルドライエツチング
法（以下、ＣＤＥ法という。）を用いて、多結晶シリコ
ン４Ｂをエツチングする。
次に、第４図（Ｃ）に示すように、フォトレジスト４７
を除去し、約８５０℃で、水素燃焼酸化を行ない、多結
晶シリコン４６上に約２０００人の酸化膜４８を形成す
る。
を除去し、約８５０℃で、水素燃焼酸化を行ない、多結
晶シリコン４６上に約２０００人の酸化膜４８を形成す
る。
最後に、第４図（ｄ）に示すように、２００：１に希釈
した４Ｗｌにて、ＯＮＯＮ複膜の５ｉＮＩＩ４３上の５
ｉ０２膜４４を除去し、さらに、ＳｉＮ膜４３をＣＤＥ
法を用いて剥離する。
した４Ｗｌにて、ＯＮＯＮ複膜の５ｉＮＩＩ４３上の５
ｉ０２膜４４を除去し、さらに、ＳｉＮ膜４３をＣＤＥ
法を用いて剥離する。
このように従来の半導体装置の製造工程を用いた場合、
第４図（ｂ）に示すように、多結晶シリコン４６をＣＤ
Ｅ法にてエツチングした際に、ＯＮＯＮ複膜も部分的に
エツチングされてしまう。
第４図（ｂ）に示すように、多結晶シリコン４６をＣＤ
Ｅ法にてエツチングした際に、ＯＮＯＮ複膜も部分的に
エツチングされてしまう。
ここで、半導体装置の高集積化に伴ないＳ ｉ Ｏ２膜
４２．４４及びＳｉＮ膜４３は薄膜化する傾向にある。
４２．４４及びＳｉＮ膜４３は薄膜化する傾向にある。
そのため、上記の従来の半導体装置の製造方法を用いた
場合、第４図（ｂ）に示すように、多結晶シリコン４６
を電極形成のためＣＤＥ法にてエツチングした際に、半
導体基板４１がエツチングされないためにＯＮＯＮ複膜
は残されなければならないが、ＯＮＯ＠４５も部分的に
エツチングされてしまう。５ｉＮＨは、約４０Å以下で
は酸化のマスクとは成り得ない。キャパシタ電極となる
多結晶シリコン４６の熱酸化を行なった場合、ＳｉＮ膜
４３が局所的に無くなったり薄くなったりした部分の下
地の半導体基板４１が同時に酸化され、第４Ｅ ＜ｃ＞
に示す様に、キャパシタ電極以外の領域で、半導体基板
４１に凹凸部が形成される。その後、この領域に作られ
るトランジスタの信頼性が、半導体基板の表面が凹凸の
ため劣化する。
場合、第４図（ｂ）に示すように、多結晶シリコン４６
を電極形成のためＣＤＥ法にてエツチングした際に、半
導体基板４１がエツチングされないためにＯＮＯＮ複膜
は残されなければならないが、ＯＮＯ＠４５も部分的に
エツチングされてしまう。５ｉＮＨは、約４０Å以下で
は酸化のマスクとは成り得ない。キャパシタ電極となる
多結晶シリコン４６の熱酸化を行なった場合、ＳｉＮ膜
４３が局所的に無くなったり薄くなったりした部分の下
地の半導体基板４１が同時に酸化され、第４Ｅ ＜ｃ＞
に示す様に、キャパシタ電極以外の領域で、半導体基板
４１に凹凸部が形成される。その後、この領域に作られ
るトランジスタの信頼性が、半導体基板の表面が凹凸の
ため劣化する。
（発明が解決しようとする課題）
このように、従来の半導体装置の製造方法で製造すると
、電極形成後の熱酸化による半導体基板表面の起伏が発
生する。その起伏のある半導体基板上にトランジスタを
形成すると、トランジスタの信頼性が損なわれ、半導体
装置の信頼性が著しく低下する。
、電極形成後の熱酸化による半導体基板表面の起伏が発
生する。その起伏のある半導体基板上にトランジスタを
形成すると、トランジスタの信頼性が損なわれ、半導体
装置の信頼性が著しく低下する。
本発明は、上記のような従来技術の欠点を除去し、電極
形成後の酸化による半導体基板表面の起伏の発生を抑制
することを目的とするものである。
形成後の酸化による半導体基板表面の起伏の発生を抑制
することを目的とするものである。
［発明の構成］
（課題を解決するための手段）
上記目的を達成するために本発明においては、半導体基
板上に少なくとも窒化膜を含んだ絶縁膜を形成する工程
と、前記絶縁膜上に電極を形成する工程と、前記電極上
に酸化膜を形成する第１の酸化工程と、前記電極以外の
領域の窒化膜を除去する工程と、前記電極及び窒化膜除
去領域の半導体基板上に、前記第１の酸化工程における
酸化膜よりも厚い酸化膜を形成する第２の酸化工程とを
有する半導体装置の製造方法を提供し、さらに、前記第
１の酸化工程で形成される酸化膜の膜厚が１５０Å以下
であることを特徴とする半導体装置の製造方法を提供す
る。
板上に少なくとも窒化膜を含んだ絶縁膜を形成する工程
と、前記絶縁膜上に電極を形成する工程と、前記電極上
に酸化膜を形成する第１の酸化工程と、前記電極以外の
領域の窒化膜を除去する工程と、前記電極及び窒化膜除
去領域の半導体基板上に、前記第１の酸化工程における
酸化膜よりも厚い酸化膜を形成する第２の酸化工程とを
有する半導体装置の製造方法を提供し、さらに、前記第
１の酸化工程で形成される酸化膜の膜厚が１５０Å以下
であることを特徴とする半導体装置の製造方法を提供す
る。
（作用）
本発明は、電極形成後の酸化膜形成のための酸化を２回
に分けて行なう。つまり、電極形成後の第１の酸化工程
の酸化量が少なくなるので、半導体基板が酸化による影
響を受けることがなくなり、半導体基板表面の凹凸が生
じなくなる。半導体基板の凹凸の発生を抑制させ、その
平坦な半導体基板上にトランジスタ等を形成することが
可能となり、半導体装置の信頼性を向上することができ
る。
に分けて行なう。つまり、電極形成後の第１の酸化工程
の酸化量が少なくなるので、半導体基板が酸化による影
響を受けることがなくなり、半導体基板表面の凹凸が生
じなくなる。半導体基板の凹凸の発生を抑制させ、その
平坦な半導体基板上にトランジスタ等を形成することが
可能となり、半導体装置の信頼性を向上することができ
る。
（実施例）
第１図Ｃａ）〜（ｅ）は、本発明の半導体装置の製造方
法の一実施例の断面図を示す。以下、図を用いて説明を
する。
法の一実施例の断面図を示す。以下、図を用いて説明を
する。
第１図（ａ）に示すように、半導体基板１１上にＳ ｉ
Ｏ２膜１２を形成し、前記５ｉｎ２膜１２上にＳｉＮ
膜１３を形成し、前記５ｉＮＩ！１３上に５ｉ０２膜１
４を形成し、ＯＮＯ膜１５を形成させる。
Ｏ２膜１２を形成し、前記５ｉｎ２膜１２上にＳｉＮ
膜１３を形成し、前記５ｉＮＩ！１３上に５ｉ０２膜１
４を形成し、ＯＮＯ膜１５を形成させる。
その後、前記ＯＮＯ膜１膜上５上圧ＣＶＤ法により、多
結晶シリコン１６を約３０００人堆積し、約９００℃Ｐ
ＯＣＪＩｓ雰囲気中で、前記多結晶シリコン１６へリン
拡散する。
結晶シリコン１６を約３０００人堆積し、約９００℃Ｐ
ＯＣＪＩｓ雰囲気中で、前記多結晶シリコン１６へリン
拡散する。
次に、第１図（ｂ）に示すように、写真蝕刻法を用いて
、多結晶シリコン１６のキャパシター電極形成予定地を
フォトレジスト１７で覆い、ＣＤＥ法を用いて、多結晶
シリコン１６をエツチングする。
、多結晶シリコン１６のキャパシター電極形成予定地を
フォトレジスト１７で覆い、ＣＤＥ法を用いて、多結晶
シリコン１６をエツチングする。
次に、第１図（Ｃ）に示すように、フォトレジスト１７
を除去し、約８００℃酸素雰囲気中で、単結晶シリコン
上での酸化相当厚が約８０人となる酸化を行なう。この
時、多結晶シリコン１６上には、約１６０人の５ｉ０２
膜１８が形成された。
を除去し、約８００℃酸素雰囲気中で、単結晶シリコン
上での酸化相当厚が約８０人となる酸化を行なう。この
時、多結晶シリコン１６上には、約１６０人の５ｉ０２
膜１８が形成された。
次に、第１図（ｄ）に示すように、２００：１に希釈し
た弗酸を用いて５ｉＯｚ膜１８を約３０人エツチングし
、同時に５ｉＮ１！１３上の５ｉｎ２膜１４も除去し、
さらにＣＤＥ法を用いてＳｉＮ膜１３のエツチングを行
なう。
た弗酸を用いて５ｉＯｚ膜１８を約３０人エツチングし
、同時に５ｉＮ１！１３上の５ｉｎ２膜１４も除去し、
さらにＣＤＥ法を用いてＳｉＮ膜１３のエツチングを行
なう。
最後に、第１図（ｅ）に示すように、約８５０℃で、水
素燃焼酸化を行ない、多結晶シリコン１６上に、約２０
００人の層間絶縁膜１９を形成する。
素燃焼酸化を行ない、多結晶シリコン１６上に、約２０
００人の層間絶縁膜１９を形成する。
第２図に電極酸化膜厚（単結晶シリコン上換算膜厚）と
半導体基板消費量との相関図を示す。窒化膜下の酸化膜
厚が７０人の時、単結晶シリコン上換算膜厚が約８０人
の酸化を行なうと、半導体基板の酸化による消費量は、
５λ以下である。ゆえに、軽微な酸化は、半導体基板の
酸化による消費量が少量ですむので、半導体基板の起伏
発生を抑制することができる。
半導体基板消費量との相関図を示す。窒化膜下の酸化膜
厚が７０人の時、単結晶シリコン上換算膜厚が約８０人
の酸化を行なうと、半導体基板の酸化による消費量は、
５λ以下である。ゆえに、軽微な酸化は、半導体基板の
酸化による消費量が少量ですむので、半導体基板の起伏
発生を抑制することができる。
また、第３図に電極酸化膜厚（単結晶シリコン上換算膜
厚）とトランジスタの不良率との相関図を示す。ここで
、電極の酸化量が少量なほど、トランジスタの不良率が
悪くなることがわかる。
厚）とトランジスタの不良率との相関図を示す。ここで
、電極の酸化量が少量なほど、トランジスタの不良率が
悪くなることがわかる。
以上のことから、電極の酸化量が、少量なほど、半導体
基板の起伏発生を抑制でき、トランジスタの不良の発生
が起こらなくなる。特に、第３図と第４図よりわかるよ
うに、第１の酸化は、電極酸化膜厚が単結晶シリコン上
で、１５０Å以下が効果的である。
基板の起伏発生を抑制でき、トランジスタの不良の発生
が起こらなくなる。特に、第３図と第４図よりわかるよ
うに、第１の酸化は、電極酸化膜厚が単結晶シリコン上
で、１５０Å以下が効果的である。
上記に示したように、ＳｉＮ膜をゲート絶縁膜の一部と
して用いる半導体装置において、電極加工から電極以外
の領域のＳｉＮ膜剥離工程までの間に、第１回の酸化を
行ない、これをマスクとしてＳｉＮ膜の剥離を行なうこ
とで、ＳｉＮ膜下の半導体基板が酸化されず、半導体基
板表面の平坦化を保つ事ができる。
して用いる半導体装置において、電極加工から電極以外
の領域のＳｉＮ膜剥離工程までの間に、第１回の酸化を
行ない、これをマスクとしてＳｉＮ膜の剥離を行なうこ
とで、ＳｉＮ膜下の半導体基板が酸化されず、半導体基
板表面の平坦化を保つ事ができる。
［発明の効果］
本発明によれば、ＳｉＮ膜をゲート絶縁膜の一部として
用いる半導体装置において、電極加工から電極以外の領
域の５ｉＮｉ′ｌｌ離工程までの間に、第１の酸化を行
ない、これをマスクとしてＳｉＮ膜剥離を行なう。この
時、軽微な酸化であるため、電極以外の領域半導体基板
は、局所的に酸化されず、半導体基板表面の起伏を抑制
することができる。平坦な半導体基板上にトランジスタ
を形成することが可能となり、トランジスタの信頼性が
損なわれることがなく、半導体装置の信頼性が向上する
。
用いる半導体装置において、電極加工から電極以外の領
域の５ｉＮｉ′ｌｌ離工程までの間に、第１の酸化を行
ない、これをマスクとしてＳｉＮ膜剥離を行なう。この
時、軽微な酸化であるため、電極以外の領域半導体基板
は、局所的に酸化されず、半導体基板表面の起伏を抑制
することができる。平坦な半導体基板上にトランジスタ
を形成することが可能となり、トランジスタの信頼性が
損なわれることがなく、半導体装置の信頼性が向上する
。
第１図は、本発明の半導体装置の製造工程の一実施例を
示す断面図、第２図は、電極の酸化量と半導体基板の消
費量を示す相関図、第３図は、電極の酸化量とトランジ
スタの不良率を示す相関図、第４図は、従来の半導体装
置の製造工程を示す断面図である。 １１、４１・・・半導体基板、１２．１４．４２．４４
・・・酸化膜１３、４３・・・窒化珪素膜、１５．４５
・・三層構造膜（ＳＩＯｚ／ＳＩＮ ／ ５Ｉ０２ ）
、１８．４６・・多結晶シリコン、１７、４７・・・
フォトレジスト、１８・・・Ｐｏ１ｙ酸化膜、１９・・
層間絶縁膜、４８・・・層間絶縁膜。
示す断面図、第２図は、電極の酸化量と半導体基板の消
費量を示す相関図、第３図は、電極の酸化量とトランジ
スタの不良率を示す相関図、第４図は、従来の半導体装
置の製造工程を示す断面図である。 １１、４１・・・半導体基板、１２．１４．４２．４４
・・・酸化膜１３、４３・・・窒化珪素膜、１５．４５
・・三層構造膜（ＳＩＯｚ／ＳＩＮ ／ ５Ｉ０２ ）
、１８．４６・・多結晶シリコン、１７、４７・・・
フォトレジスト、１８・・・Ｐｏ１ｙ酸化膜、１９・・
層間絶縁膜、４８・・・層間絶縁膜。
Claims (2)
- （１）半導体基板上に少なくとも、窒化膜を含んだ絶縁
膜を形成する工程と、 前記絶縁膜上に電極を形成する工程と、 前記電極上に酸化膜を形成する第１の酸化工程と、 前記電極以外の領域の窒化膜を除去する工程と、前記電
極及び窒化膜除去領域の半導体基板上に前記第１の酸化
工程における酸化膜よりも厚い酸化膜を形成する第２の
酸化工程とを有する半導体装置の製造方法。 - （２）前記第１の酸化工程で形成される酸化膜の膜厚が
１５０Å以下であることを特徴とする特許請求の範囲第
１項記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14435190A JPH0438876A (ja) | 1990-06-04 | 1990-06-04 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14435190A JPH0438876A (ja) | 1990-06-04 | 1990-06-04 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0438876A true JPH0438876A (ja) | 1992-02-10 |
Family
ID=15360087
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14435190A Pending JPH0438876A (ja) | 1990-06-04 | 1990-06-04 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0438876A (ja) |
-
1990
- 1990-06-04 JP JP14435190A patent/JPH0438876A/ja active Pending
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