JPH05242610A - Data separator for fdd - Google Patents
Data separator for fddInfo
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- JPH05242610A JPH05242610A JP4080467A JP8046792A JPH05242610A JP H05242610 A JPH05242610 A JP H05242610A JP 4080467 A JP4080467 A JP 4080467A JP 8046792 A JP8046792 A JP 8046792A JP H05242610 A JPH05242610 A JP H05242610A
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- Signal Processing For Digital Recording And Reproducing (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
Description
【０００１】[0001]
【産業上の利用分野】この発明は、ＦＤＤ（フロッピー
ディスク装置）からのリードデータ信号をデータパルス
とクロックパルスに分離するウィンドゥ信号を発生する
ＦＤＤ用データセパレータに関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an FDD data separator for generating a window signal for separating a read data signal from an FDD (floppy disk device) into a data pulse and a clock pulse.
【０００２】[0002]
【従来の技術】近年、論理回路のみで構成したデジタル
ＶＦＯ（可変周波数発生器）データセパレータはリード
データ信号の周波数変化に追従するウィンドゥ信号を発
生させる為に、ウィンドゥ信号の半周期の中心と、リー
ドデータ信号との位相を検出し、この比較結果でデジタ
ルＶＦＯの発振周波数を制御することにより、リードデ
ータ信号にロック（同期）した正確なウィンドゥ信号を
得るようにしていた。ところで、ＦＤＤで一般に使用さ
れているフォーマットでは、図２に示す如くＩＤフィー
ルド、データフィールドの先頭にそれぞれシンク（ＳＹ
ＮＣ）フィールドがあり、このシンクフィールドは“０
０”データで構成されている為、クロックパルスのみで
等間隔（３．５インチ２ＤＤ、ＭＦＭ記録方式では４ｕ
ｓ）のパルス列となる。このため、前後パルスからの干
渉が等しくなり、それらの合成波形のピーク部分におい
てはピークシフトと呼ばれる“ずれ”は生じない。した
がって、このシンクフィールドのパルス列にロックさせ
れば、すばやくロックインし、正確なウィンドゥ信号が
得られる。2. Description of the Related Art In recent years, a digital VFO (variable frequency generator) data separator composed only of logic circuits has a center of a half cycle of a window signal in order to generate a window signal which follows a frequency change of a read data signal. By detecting the phase with the read data signal and controlling the oscillation frequency of the digital VFO based on the result of this comparison, an accurate window signal locked (synchronized) with the read data signal is obtained. By the way, in the format generally used in FDD, as shown in FIG. 2, sync (SY) is provided at the beginning of each of the ID field and the data field.
NC) field, and this sync field is "0".
Since it is composed of 0 "data, it is equidistant only with clock pulses (3.5 inches 2DD, 4u in MFM recording system).
s) pulse train. Therefore, the interference from the front and rear pulses becomes equal, and the "shift" called peak shift does not occur at the peak portion of their combined waveform. Therefore, if locked to the pulse train of this sync field, it locks in quickly and an accurate window signal can be obtained.
【０００３】[0003]
【発明が解決しようとする課題】このようにウィンドゥ
信号をシンクフィールドのパルス列にロックさせれば、
ウィンドゥ信号をリードデータ信号に対して高速に追従
させることが可能となるが、従来においてはそれ以上の
高速追従までも期待できるものではなかった。そこで、
本出願人は先に、特願平３−１０３４１６号（発明の名
称：ＦＤＤ用データセパレータ）において、リードデー
タ信号のうちシンクフィールドの期間内において、リー
ドデータ信号とウィンドゥ信号との位相の他にリードデ
ータ信号の周期をも考慮してデジタルＶＦＯの発振周波
数を制御し、ウィンドゥ信号の高速追従を可能とすると
共に、シンクパターンにすばやくロック・インし、正確
なウィンドゥ信号を得た後は、ディスクの冗長な回転変
動要素による周期的な変動のみ追従させるように、リー
ドデータ信号に対するウィンドゥ信号の追従方式を低速
追従動作に切り換える技術を提案した。If the window signal is locked to the pulse train of the sync field in this way,
It is possible to make the window signal follow the read data signal at high speed, but in the past, even higher speed follow-up could not be expected. Therefore,
The present applicant previously disclosed in Japanese Patent Application No. 3-103416 (Title of the invention: FDD data separator) that in addition to the phases of the read data signal and the window signal within the sync field period of the read data signal. By controlling the oscillation frequency of the digital VFO in consideration of the cycle of the read data signal and enabling the high-speed tracking of the window signal, it is possible to quickly lock-in to the sync pattern and obtain an accurate window signal. We proposed a technology to switch the tracking method of the window signal to the read data signal to the low-speed tracking operation so that only the periodic fluctuations due to the redundant rotation fluctuation element of are tracked.
【０００４】図３はこの種のＦＤＤデータセパレータを
示したブロック図である。デジタルＶＦＯ１はＦＤＤか
らのリードデータ信号をデータパルスとクロックパルス
に分離する為のウィンドゥ信号ｃを発生する。位相比較
回路２はリードデータ信号ａとウィンドゥ信号ｃとの位
相を比較し、その結果、リードデータ信号ａが遅れ位相
か進み位相かに応じて符号信号＋／−を出力する。周期
測定回路３はリードデータ信号ａの周期を測定し、その
測定結果を位相補正回路４に与える。位相補正回路４は
位相比較回路２の比較結果が進み位相か遅れ位相かに基
づいて周期測定回路３からの測定周期値を補正する。こ
こで、リードデータ信号ａが遅れ位相の場合あるいは位
相が一致している場合には位相比較回路２からローレベ
ルの符号信号＋／−が出力される為、位相補正回路４は
測定周期値に「１」を加算し、またリードデータ信号ａ
が進み位相の場合には位相比較回路２からハイレベルの
符号信号＋／−が出力される為、位相補正回路４は測定
周期値から「１」を減算する。この位相補正回路４はに
よって補正された値はマルチプレクサ５を介してラッチ
６に一時保持されたのちデジタルＶＦＯ１の入力値とな
る。FIG. 3 is a block diagram showing an FDD data separator of this type. The digital VFO 1 generates a window signal c for separating the read data signal from the FDD into a data pulse and a clock pulse. The phase comparison circuit 2 compares the phases of the read data signal a and the window signal c, and as a result, outputs a code signal +/- according to whether the read data signal a is a delay phase or a lead phase. The cycle measuring circuit 3 measures the cycle of the read data signal a and gives the measurement result to the phase correction circuit 4. The phase correction circuit 4 corrects the measurement cycle value from the cycle measurement circuit 3 based on whether the comparison result of the phase comparison circuit 2 is the lead phase or the lag phase. Here, when the read data signal a has a delayed phase or when the phases match each other, the low-level code signal +/- is output from the phase comparison circuit 2, so that the phase correction circuit 4 sets the measurement cycle value to the measurement cycle value. Add "1" and read data signal a
In the case where is the leading phase, the phase comparison circuit 2 outputs a high-level code signal +/-, so the phase correction circuit 4 subtracts "1" from the measurement cycle value. The value corrected by the phase correction circuit 4 is temporarily held in the latch 6 via the multiplexer 5 and then becomes the input value of the digital VFO 1.
【０００５】マルチプレクサ５には位相補正回路４の他
に周波数補正回路７の出力結果も入力されており、マル
チプレクサ５は制御信号ｂに応じて位相補正回路４から
の入力データあるいは周波数補正回路７からの入力デー
タを択一的に切換出力する。周波数補正回路７は位相補
正回路４と同様に位相比較回路２からの符号信号＋／−
に応じて±１補正を行うもので、マルチプレクサ５から
の出力結果を一時保持するラッチ６の値に対して±１補
正を行う。この周波数補正回路７によって補正された値
はマルチプレクサ５を介してラッチ６に一時保持された
のちデジタルＶＦＯ１の入力値となる。なお、制御信号
ｂはリードデータ信号ａの周波数変化に対してウィンド
ゥ信号ｃを高速に追従させる高速追従モードと、ディス
クの冗長な回転変動要素による周期的な変動のみ追従す
る低速追従モードとの切り換えを行う制御信号である。The output result of the frequency correction circuit 7 is also input to the multiplexer 5 in addition to the phase correction circuit 4, and the multiplexer 5 receives the input data from the phase correction circuit 4 or the frequency correction circuit 7 according to the control signal b. The input data of is selectively switched and output. The frequency correction circuit 7 is similar to the phase correction circuit 4 in that the code signal from the phase comparison circuit 2 +/-
± 1 correction is performed according to the above, and the value of the latch 6 that temporarily holds the output result from the multiplexer 5 is corrected by ± 1. The value corrected by the frequency correction circuit 7 is temporarily held in the latch 6 via the multiplexer 5 and then becomes the input value of the digital VFO 1. The control signal b is switched between a high-speed follow-up mode in which the window signal c follows the frequency change of the read data signal a at a high speed, and a low-speed follow-up mode in which only periodic fluctuations due to redundant rotation fluctuation elements of the disk are tracked. Is a control signal for performing.
【０００６】このように構成されたＦＤＤ用データセパ
レータにおいて、リードデータ信号ａのシンクフィール
ド検出時に制御信号ｂは高速追従モードとなる。この高
速追従モードにおいて、マルチプレクサ５は位相補正回
路４からの入力データを切換出力してラッチ６に与え、
デジタルＶＦＯ１の入力値とする。即ち、周期測定回路
３で測定された周期値は位相補正回路４によって位相補
正を受けてからマルチプレクサ５を介してラッチ６に取
り込まれ、デジタルＶＦＯ１の入力値となり、この入力
値に応じてデジタルＶＦＯ１はウィンドゥ信号の発振周
波数を制御する。なお、位相補正回路４で得られたデー
タビット数はラッチ６のビット数（８ビット）よりも小
さく、ラッチ６にはその上位桁だけが代入されて下位桁
（３ビット）は切り捨てられて“０”になっている。こ
の高速追従モードにおいては、リードデータ信号ａの周
期値をダイレクトに測定してウィンドゥ信号の発振周波
数を制御する為、高速追従が可能となるが、発振周波数
の精度は悪くなる。In the FDD data separator thus constructed, the control signal b is in the high speed follow-up mode when the sync field of the read data signal a is detected. In this high speed follow-up mode, the multiplexer 5 switches and outputs the input data from the phase correction circuit 4 and gives it to the latch 6,
It is used as the input value of the digital VFO 1. That is, the cycle value measured by the cycle measurement circuit 3 is phase-corrected by the phase correction circuit 4, and then taken into the latch 6 via the multiplexer 5 to become the input value of the digital VFO 1, and the digital VFO 1 is input according to this input value. Controls the oscillation frequency of the window signal. Note that the number of data bits obtained by the phase correction circuit 4 is smaller than the number of bits (8 bits) of the latch 6, and only the upper digit is substituted in the latch 6 and the lower digit (3 bits) is truncated. It is 0 ". In this high-speed follow-up mode, the period value of the read data signal a is directly measured to control the oscillation frequency of the window signal, so that high-speed follow-up is possible, but the accuracy of the oscillation frequency deteriorates.
【０００７】一方、制御信号ｂによって低速追従モード
に切り換えられると、マルチプレクサ５は位相補正回路
４に代って周波数補正回路７からの入力データを切換出
力する。ここで高速追従モードから低速追従モードに切
り換った瞬間、ラッチ６には高速追従モードでの最終の
値がそのまま保持されており、周波数補正回路７はこの
値を初期値として補正を加える。なお、上述した高速追
従モードにおいて、デジタルＶＦＯ１への入力値は下位
３ビットが“０”に固定され、５ビットのデータとして
取り扱われるが、低速追従モードでは８ビットデータと
して取り扱われ、周波数補正回路７とラッチ６とは同一
桁数となる。この低速追従モードにおいては追従速度が
遅くなる代わりに発振周波数の精度を高くすることがで
きる。このように高速追従モードから低速追従モードへ
切り換えた瞬間は、高速追従モードでの最終の値がその
まま低速追従モードに引き継がれ、その値を初期値とし
て追従動作が開始されることによりきれめなく追従動作
が引き継がれることになる。On the other hand, when switched to the low speed follow-up mode by the control signal b, the multiplexer 5 switches and outputs the input data from the frequency correction circuit 7 instead of the phase correction circuit 4. Here, at the moment when the high-speed following mode is switched to the low-speed following mode, the final value in the high-speed following mode is held in the latch 6 as it is, and the frequency correction circuit 7 adds the correction as an initial value. In the high-speed follow-up mode, the input value to the digital VFO 1 is treated as 5-bit data with the lower 3 bits fixed to “0”, but in the low-speed follow-up mode, it is treated as 8-bit data, and the frequency correction circuit is used. 7 and the latch 6 have the same number of digits. In this low speed follow-up mode, the follow-up speed becomes slower, but the accuracy of the oscillation frequency can be increased. In this way, at the moment of switching from the high-speed following mode to the low-speed following mode, the final value in the high-speed following mode is inherited as it is in the low-speed following mode, and the value is used as the initial value to start the follow-up operation, so that there is no interruption. The following operation will be succeeded.
【０００８】しかしながら、実際のリードデータ信号ａ
は、高い周期の変動（ジャタ）と低い周期の変動（ワ
ウ）の両方の変動要素を含んでいる。これらの変動量が
ある程度以上大きくなると、データーセパレータは同期
はずれを起して追従動作を継続できなくなる。ここで、
図４のイ点で高速追従モードから低速追従モードに切り
換ったとする。ここで、高速追従時にはリードデータ信
号ａは図４の実線で示した様に実際の測定周期がそのま
まラッチ６に代入されるが、低速追従モードのときには
周波数補正がゆるやかに行われる為、周波数の高い変動
要素は無視され、図４の点線で示した様な値がラッチ６
に代入されることになる。いま、高速追従モードから低
速追従モードに切り換った時、図４の実線とイ点での交
点「４８」がラッチ６に保持される。しかし、低速追従
モードでの理想的な値は「３８」である。これはかなり
ずれた値であり、この瞬間に同期はずれを起こす可能性
が高くなる。この発明の課題は、リードデータ信号の周
波数変化にウィンドゥ信号を高速に追従させる高速追従
モードから低速追従モードへの切り換え時に、低速追従
モードに引き継がれる値を理想に近い値に制御できるよ
うにすることである。However, the actual read data signal a
Includes both high and low frequency fluctuations (Jata) and low frequency fluctuations (Wah). When these fluctuation amounts become larger than a certain amount, the data separator is out of synchronization and cannot continue the follow-up operation. here,
It is assumed that the high-speed following mode is switched to the low-speed following mode at point a in FIG. Here, in the high speed follow-up, the read data signal a has the actual measurement cycle directly substituted into the latch 6 as shown by the solid line in FIG. 4, but in the low speed follow-up mode, the frequency correction is performed gently, so High fluctuation factors are ignored, and the value shown by the dotted line in FIG.
Will be assigned to. Now, when the high-speed following mode is switched to the low-speed following mode, the intersection "48" between the solid line and the point in FIG. 4 is held in the latch 6. However, the ideal value in the low speed follow-up mode is "38". This is a value that is considerably deviated, and there is a high possibility that synchronization will be lost at this moment. An object of the present invention is to make it possible to control the value inherited in the low speed follow-up mode to a value close to ideal when switching from the high speed follow-up mode in which the window signal follows the change in the frequency of the read data signal at high speed to the low-speed follow-up mode. That is.
【０００９】[0009]
【課題を解決するための手段】この発明の手段は次の通
りである。 （１）、デジタルＶＦＯはＦＤＤからのリードデータ信
号をデータパルスとクロックパルスとに分離する為のウ
ィンドゥ信号を発生する。 （２）、位相比較回路はリードデータ信号とウィンドゥ
信号との位相を比較する。 （３）、周期測定回路はリードデータ信号の周期を測定
する。 （４）、モード切換回路はこの周期測定回路によって測
定された測定周期値を前記位相比較回路の出力結果に基
づいて補正することにより、リードデータ信号の周波数
変化にウィンドゥ信号を高速追従させる高速追従モード
と、この高速追従モードで得られた最終測定周期値を初
期値として引き継ぐと共にこの値を前記位相比較回路の
出力結果に基づいて補正することにより、リードデータ
信号の周波数変化にウィンドゥ信号を低速追従させる低
速追従モードとを切り換える。 （５）、算出回路は高速追従モードから低速追従モード
への切り換え時に、前記周期測定回路で測定された複数
の周期値からその平均値を算出するもので、モード切換
時に算出回路によって算出された平均値を低速追従モー
ドの初期値として引き継がれる。The means of the present invention are as follows. (1) The digital VFO generates a window signal for separating the read data signal from the FDD into a data pulse and a clock pulse. (2) The phase comparison circuit compares the phases of the read data signal and the window signal. (3) The cycle measuring circuit measures the cycle of the read data signal. (4) The mode switching circuit corrects the measurement cycle value measured by the cycle measurement circuit based on the output result of the phase comparison circuit, thereby allowing the window signal to follow the frequency change of the read data signal at high speed. Mode and the final measurement period value obtained in this high-speed follow-up mode is taken over as an initial value, and this value is corrected based on the output result of the phase comparator circuit, so that the window signal is slowed down due to the frequency change of the read data signal. Switch to the low speed follow-up mode to follow. (5) The calculation circuit calculates an average value from a plurality of cycle values measured by the cycle measurement circuit when switching from the high speed follow-up mode to the low speed follow-up mode, and is calculated by the calculation circuit when the mode is switched. The average value is taken over as the initial value of the low speed follow-up mode.
【００１０】[0010]
【作用】この発明の手段の作用は次の通りである。い
ま、ＦＤＤから送られて来るＭＦＭ記録方式のリードデ
ータ信号のうちシンクフィールドの期間内において、位
相比較回路はＦＤＤからのリードデータとウィンドゥ信
号との位相を比較し、また周期測定回路はリードデータ
信号の周期を測定する。この場合、位相比較および周期
測定はウィンドゥ信号の１周期毎に夫々行われる。ここ
で、周期測定回路で測定された測定周期値は位相比較回
路の比較結果に基づいて補正され、切換回路を介してデ
ジタルＶＦＯに与えられる。これによってウィンドゥ信
号の発振周波数が制御される為、リードデータ信号に対
してウィンドゥ信号は高速に追従する高速追従モードと
なる。この高速追従モードから低速追従モードへモード
の切り換えが行われると、高速追従モードでの最終測定
周期値が初期値として引き継がれると共にこの値は位相
比較回路の出力結果に基づいて補正され、切換回路を介
してデジタルＶＦＯに与えられる。この際、算出回路は
モード切り換え時に、複数の測定周期値からその平均値
を算出し、この平均値が低速追従モードでの初期値とし
て引き継がれる。したがって、リードデータ信号の周波
数変化にウィンドゥ信号を高速に追従させる高速追従モ
ードから低速追従モードへの切り換え時に、低速追従モ
ードに引き継がれる値を理想に近い値に制御することが
できる。The operation of the means of the present invention is as follows. In the MFM recording type read data signal sent from the FDD, the phase comparison circuit compares the phases of the read data from the FDD and the window signal within the sync field period, and the cycle measurement circuit uses the read data signal. Measure the period of the signal. In this case, the phase comparison and the cycle measurement are performed for each cycle of the window signal. Here, the measurement cycle value measured by the cycle measurement circuit is corrected based on the comparison result of the phase comparison circuit, and is given to the digital VFO via the switching circuit. As a result, the oscillation frequency of the window signal is controlled, so that the window signal is in the high-speed tracking mode in which the window signal follows the read data signal at high speed. When the mode is switched from the high-speed following mode to the low-speed following mode, the final measurement cycle value in the high-speed following mode is taken over as an initial value, and this value is corrected based on the output result of the phase comparison circuit, and the switching circuit To the digital VFO. At this time, the calculation circuit calculates an average value from a plurality of measurement cycle values when the mode is switched, and this average value is taken over as an initial value in the low speed follow-up mode. Therefore, when switching from the high-speed following mode in which the window signal follows the frequency change of the read data signal at high speed to the low-speed following mode, the value succeeded to the low-speed following mode can be controlled to a value close to ideal.
【００１１】[0011]
【実施例】以下、図１を参照して一実施例を説明する。
図１はＦＤＤ用データセパレータのブロック構成図であ
る。この本実施例においても高速追従モードでの動作、
低速追従モードでの動作は上述した特願平３−１０３４
１６号と同様であるが、本実施例においては高速追従モ
ードから低速追従モードへの切り換え時に時に使用され
る回路を追加した点が特願平３−１０３４１６号と相違
する。即ち、デジタルＶＦＯ１、位相比較回路２、周期
測定回路３、位相補正回路４、マルチプレクサ５、ラッ
チ６、周波数補正回路７は上述と同様であるが、本実施
例においては平均値計算回路８、マルチプレクサ９、１
周期遅延回路１０を追加した点が相違する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment will be described below with reference to FIG.
FIG. 1 is a block diagram of an FDD data separator. Also in this embodiment, the operation in the high-speed following mode,
The operation in the low speed follow-up mode is the above-mentioned Japanese Patent Application No. 3-1034.
Although it is similar to No. 16, the present embodiment differs from Japanese Patent Application No. 3-103416 in that a circuit used at the time of switching from the high-speed following mode to the low-speed following mode is added. That is, the digital VFO 1, the phase comparison circuit 2, the period measurement circuit 3, the phase correction circuit 4, the multiplexer 5, the latch 6, and the frequency correction circuit 7 are the same as those described above, but in the present embodiment, the average value calculation circuit 8 and the multiplexer. 9, 1
The difference is that the period delay circuit 10 is added.
【００１２】平均値計算回路８は周期測定回路３によっ
て得られた測定周期値を順次累算し、この累算した値を
データ数で割ることにより周期値の平均を得るもので、
本実施例においては４つの測定周期値を累算し、これを
そのデータ数４で割ることにより平均値を求める。な
お、累算するデータ数を２のｎ乗にとれば実際に割算を
行わなくてもｎビットだけずらすだけで平均値を求める
ことができる。マルチプレクサ９はマルチプレクサ５と
同様の回路で、このマルチプレクサ９には位相補正回路
４の出力結果および平均値計算回路８の出力結果が入力
されており、制御信号ｂにしたがってマルチプレクサ９
は位相補正回路４、平均値計算回路８の出力結果を択一
的にマルチプレクサ５に与える。１周期遅延回路１０は
制御信号ｂを１マシンサイクル分だけ遅延させる回路で
あり、その出力はマルチプレクサ５に与えられる。The average value calculation circuit 8 sequentially accumulates the measurement cycle values obtained by the cycle measurement circuit 3, and divides the accumulated value by the number of data to obtain the average of the cycle values.
In this embodiment, four measurement cycle values are accumulated and divided by the number of data 4 to obtain an average value. If the number of data to be accumulated is set to 2 to the n-th power, the average value can be obtained only by shifting by n bits without actually performing division. The multiplexer 9 is a circuit similar to the multiplexer 5, and the output result of the phase correction circuit 4 and the output result of the average value calculation circuit 8 are input to the multiplexer 9, and the multiplexer 9 operates according to the control signal b.
Selectively outputs the output results of the phase correction circuit 4 and the average value calculation circuit 8 to the multiplexer 5. The one-cycle delay circuit 10 is a circuit that delays the control signal b by one machine cycle, and its output is given to the multiplexer 5.
【００１３】このように構成されたＦＤＤ用データセパ
レータにおいて、高速追従モードから低速追従モードへ
の切り換え時、マルチプレクサ９は制御信号ｂに応じて
位相補正回路４から平均値計算回路８へ切り換えてその
出力結果をマルチプレクサ５を介してラッチ６に保持さ
せる。この場合、図４に示すイ点を切換点とすると、平
均値計算回路８は図中イ、ロ、ハ、ニの各点での測定周
期値を平均した値（４８＋４４＋３４＋３１＝３９．２
５）を出力する。この平均値はマルチプレクサ９、５を
介してラッチ６に保持される。In the FDD data separator thus constructed, when switching from the high speed follow-up mode to the low speed follow-up mode, the multiplexer 9 switches from the phase correction circuit 4 to the average value calculation circuit 8 according to the control signal b. The output result is held in the latch 6 via the multiplexer 5. In this case, assuming that the point a shown in FIG. 4 is the switching point, the average value calculation circuit 8 averages the measurement period values at the points a, b, c and d in the figure (48 + 44 + 34 + 31 = 39.2).
5) is output. This average value is held in the latch 6 via the multiplexers 9 and 5.
【００１４】そして、１マシンサイクル遅れた１周期遅
延回路１０からの出力に基づいてマルチプレクサ５はマ
ルチプレクサ９から周波数補正回路７への切り換えを行
い、周波数補正回路７からのデータを選択してラッチ６
に与える。これによって低速追従モードに切り換わる。
このとき理想的なラッチ６の値は図４の点線で示す通り
約３８となり、平均値計算回路８から与えられた値３
９．２５という値は従来に比べてかなり理想に近い値と
なる。The multiplexer 5 switches from the multiplexer 9 to the frequency correction circuit 7 based on the output from the one-cycle delay circuit 10 delayed by one machine cycle, selects the data from the frequency correction circuit 7 and latches it.
Give to. This switches to the low speed tracking mode.
At this time, the ideal value of the latch 6 is about 38 as shown by the dotted line in FIG. 4, and the value 3 given by the average value calculation circuit 8 is 3
The value of 9.25 is much closer to the ideal value than the conventional value.
【００１５】[0015]
【発明の効果】この発明によれば、リードデータ信号の
周波数変化にウィンドゥ信号を高速に追従させる高速追
従モードから低速追従モードへの切り換え時に、低速追
従モードに引き継がれる値を理想に近い値に制御するこ
とができるので、モード切り換え時の同期はずれを効果
的に防止でき、モードの切り換えをスムーズに精度良く
行うことが可能である。According to the present invention, at the time of switching from the high speed follow-up mode in which the window signal follows the frequency change of the read data signal at high speed to the low speed follow-up mode, the value succeeded to the low speed follow-up mode becomes close to the ideal value. Since control is possible, it is possible to effectively prevent out-of-synchronization at the time of mode switching, and it is possible to perform mode switching smoothly and accurately.
【図１】実施例に係るＦＤＤ用データセパレータのブロ
ック構成図。FIG. 1 is a block configuration diagram of an FDD data separator according to an embodiment.
【図２】一般的なＦＤＤフォーマットを示した図。FIG. 2 is a diagram showing a general FDD format.
【図３】発明が解決しようとする課題を説明する為の図
で、本実施例の前提技術である特願平３−１０３４１６
号のＦＤＤ用データセパレータの概要を示したブロック
構成図。FIG. 3 is a diagram for explaining a problem to be solved by the invention, and is a prerequisite technology of the present embodiment, Japanese Patent Application No. 3-103416.
Block diagram showing the outline of the FDD data separator of the No.
【図４】ＦＤＤからのリードデータ信号を示し、高速追
従時と低速追従時でのリードデータ信号の周期と時間と
の関係を表わした図。FIG. 4 is a diagram showing a read data signal from an FDD and showing the relationship between the cycle and time of the read data signal during high-speed follow-up and low-speed follow-up.
１ デジタルＶＦＯ ２ 位相比較回路 ３ 周期測定回路 ４ 位相補正回路 ５、９ マルチプレクサ ６ ラッチ ７ 周波数補正回路 ８ 平均値計算回路 １０ １周期遅延回路 1 Digital VFO 2 Phase Comparison Circuit 3 Cycle Measurement Circuit 4 Phase Correction Circuit 5, 9 Multiplexer 6 Latch 7 Frequency Correction Circuit 8 Average Value Calculation Circuit 10 1 Cycle Delay Circuit
Claims (1)
ルスとクロックパルスとに分離する為のウィンドゥ信号
を発生するデジタルＶＦＯと、 リードデータ信号とウィンドゥ信号との位相を比較する
位相比較回路と、 リードデータ信号の周期を測定する周期測定回路と、 この周期測定回路によって測定された測定周期値を前記
位相比較回路の出力結果に基づいて補正することによ
り、リードデータ信号の周波数変化にウィンドゥ信号を
高速追従させる高速追従モードと、この高速追従モード
で得られた最終測定周期値を初期値として引き継ぐと共
にこの値を前記位相比較回路の出力結果に基づいて補正
することにより、リードデータ信号の周波数変化にウィ
ンドゥ信号を低速追従させる低速追従モードとを切り換
えるモード切換回路と、 高速追従モードから低速追従モードへの切り換え時に、
前記周期測定回路で測定された複数の周期値からその平
均値を算出する算出回路と、 を備え、高速追従モードから低速追従モードへの切り換
え時に前記算出回路で算出された平均値を低速追従モー
ドでの初期値として引き継ぐようにしたことを特徴とす
るＦＤＤ用データセパレータ。1. A digital VFO for generating a window signal for separating a read data signal from an FDD into a data pulse and a clock pulse, a phase comparison circuit for comparing the phases of the read data signal and the window signal, and read. A cycle measurement circuit that measures the cycle of the data signal and a measurement cycle value measured by this cycle measurement circuit are corrected based on the output result of the phase comparison circuit, so that the window signal can be transmitted at high speed in response to the frequency change of the read data signal. By following the high-speed tracking mode to follow and the final measurement period value obtained in this high-speed tracking mode as the initial value and correcting this value based on the output result of the phase comparator circuit, the frequency change of the read data signal A mode switching circuit that switches between the low-speed following mode that allows the window signal to follow the low speed, and the high When switching from the fast following mode to the slow following mode,
A calculating circuit that calculates an average value from a plurality of period values measured by the period measuring circuit, and the average value calculated by the calculating circuit at the time of switching from the high-speed following mode to the low-speed following mode. The data separator for FDD, which is adapted to be inherited as the initial value in.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4080467A JPH05242610A (en) | 1992-03-02 | 1992-03-02 | Data separator for fdd |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4080467A JPH05242610A (en) | 1992-03-02 | 1992-03-02 | Data separator for fdd |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05242610A true JPH05242610A (en) | 1993-09-21 |
Family
ID=13719069
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4080467A Pending JPH05242610A (en) | 1992-03-02 | 1992-03-02 | Data separator for fdd |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05242610A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6775082B2 (en) | 2000-04-19 | 2004-08-10 | Nec Electronics Corporation | Digital VFO phase control device |
| JP2007198763A (en) * | 2006-01-24 | 2007-08-09 | Yokogawa Electric Corp | Harmonic analyzer |
-
1992
- 1992-03-02 JP JP4080467A patent/JPH05242610A/en active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6775082B2 (en) | 2000-04-19 | 2004-08-10 | Nec Electronics Corporation | Digital VFO phase control device |
| JP2007198763A (en) * | 2006-01-24 | 2007-08-09 | Yokogawa Electric Corp | Harmonic analyzer |
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