JPH06311154A - Timing reproduction circuit - Google Patents
Timing reproduction circuitInfo
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- JPH06311154A JPH06311154A JP5096018A JP9601893A JPH06311154A JP H06311154 A JPH06311154 A JP H06311154A JP 5096018 A JP5096018 A JP 5096018A JP 9601893 A JP9601893 A JP 9601893A JP H06311154 A JPH06311154 A JP H06311154A
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- master clock
- delay
- detection unit
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
Description
【0001】[0001]
【産業上の利用分野】本発明はタイミング再生回路に係
わり、特にパターンジッタを低減することのできるタイ
ミング再生回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a timing reproduction circuit, and more particularly to a timing reproduction circuit capable of reducing pattern jitter.
【0002】[0002]
【従来の技術】音声、画像等の情報伝達に広く使用され
ているディジタル伝送方式においては、受信側において
受信した信号列から情報の再生に必要なクロックパルス
を抽出する必要がある。図12は従来から使用されてい
るタイミング再生回路の一例であって、いわゆるディジ
タルフェーズロックドループ(以下DPLLと記す)の
一種である。2. Description of the Related Art In a digital transmission system widely used for transmitting information such as voice and images, it is necessary to extract a clock pulse required for reproducing information from a signal train received on a receiving side. FIG. 12 shows an example of a conventional timing recovery circuit, which is a kind of so-called digital phase locked loop (hereinafter referred to as DPLL).
【0003】即ち入力端子120から入力される信号は
コンパレータ121で2値信号に変換された後、エッジ
検出部122において2値信号の立ち上がりおよび立ち
下がりが検出される。位相比較部123は、2値信号の
立ち上がりおよび立ち下がりと再生タイミング信号の立
ち上がりとの間の位相差に応じた数のパルス列をランダ
ムウォークフィルタ124に供給する。That is, the signal input from the input terminal 120 is converted into a binary signal by the comparator 121, and then the rising edge and the falling edge of the binary signal are detected by the edge detecting section 122. The phase comparison unit 123 supplies the random walk filter 124 with a number of pulse trains corresponding to the phase difference between the rising and falling edges of the binary signal and the rising edge of the reproduction timing signal.
【0004】ランダムウォークフィルタ124はアップ
ダウンカウンタ1241、比較部1242およびORゲ
ート1243から構成されている。位相比較部123か
ら出力されるパルスはアップダウンカウンタ1241に
供給され、位相進み量あるいは位相遅れ量が積算され
る。この積算値が予め設定された設定値Nに到達すると
比較部1242からはアンダーフローパルスあるいはオ
ーバーフローパルスが出力される。なおアンダーフロー
パルスあるいはオーバーフローパルスが出力されるとO
Rゲート1243を介して出力されるリセット信号によ
りアップダウンカウンタ1241はリセットされる。The random walk filter 124 comprises an up / down counter 1241, a comparing section 1242 and an OR gate 1243. The pulse output from the phase comparison unit 123 is supplied to the up / down counter 1241 and the phase advance amount or the phase delay amount is integrated. When the integrated value reaches a preset set value N, the comparing section 1242 outputs an underflow pulse or an overflow pulse. When an underflow pulse or an overflow pulse is output, it becomes O
The up / down counter 1241 is reset by a reset signal output via the R gate 1243.
【0005】マスタクロック125から出力されるマス
タクロックパルス列は挿入削除部126に入力され、ラ
ンダムウォークフィルタ124から出力されるアンダー
フローパルスあるいはオーバーフローパルスによってク
ロックパルスの挿入削除が行われる。即ち再生タイミン
グ信号を基準にして入力信号が遅れている場合にはマス
タクロックパルスを挿入して再生タイミング信号の位相
を遅らせ、入力信号が進んでいる場合にはマスタクロッ
クパルスの間にパルスを削除して再生タイミング信号の
位相を進ませる。The master clock pulse train output from the master clock 125 is input to the inserting / removing unit 126, and the underflow pulse or the overflow pulse output from the random walk filter 124 inserts / deletes the clock pulse. That is, if the input signal is delayed with respect to the reproduction timing signal, the master clock pulse is inserted to delay the phase of the reproduction timing signal, and if the input signal is advanced, the pulse is deleted during the master clock pulse. Then, the phase of the reproduction timing signal is advanced.
【0006】挿入削除により修正されたマスタクロック
パルスは分周部127で分周され再生タイミング信号と
して出力端子128から出力される。なおこの再生タイ
ミング信号は基準エッジ検出部129に供給され、再生
タイミング信号の立ち上がりエッジを発生する。上記の
ように従来は入力信号のゼロクロス点に同期したクロッ
クを発生し、これによって再生タイミングを得ていた。The master clock pulse corrected by the insertion / deletion is frequency-divided by the frequency divider 127 and output from the output terminal 128 as a reproduction timing signal. The reproduction timing signal is supplied to the reference edge detector 129 to generate the rising edge of the reproduction timing signal. As described above, conventionally, a clock synchronized with the zero-cross point of the input signal is generated and the reproduction timing is obtained by this.
【0007】しかし入力信号の立ち上がりパルス発生時
あるいは立ち下がりパルス発生時、即ち入力信号のいわ
ゆるゼロクロス点は前後の信号パターンによって影響さ
れる。図13の(イ)は4ビット分の信号を表し、実線
は入力信号が“1、1、0、1”である場合を、一点鎖
線は“1、0、1、1”である場合を、点線は“1、
0、1、0”である場合を示し、(ロ)はこの入力信号
を2値信号に変換した結果を示す。However, when the rising pulse or the falling pulse of the input signal is generated, that is, the so-called zero-cross point of the input signal is influenced by the preceding and following signal patterns. 13A shows a signal for 4 bits, a solid line shows the case where the input signal is "1, 1, 0, 1", and a dashed line shows the case where it is "1, 0, 1, 1." , The dotted line is "1,
The case of 0, 1, 0 "is shown, and (b) shows the result of converting this input signal into a binary signal.
【0008】即ち点線のように“1”および“0”が交
互に繰り返される場合には、ゼロクロス点は第2ビット
目と第3ビット目の中央に現れる。しかし実線のように
“1”が2つ連続した後“0”“1”と反転が続く場合
には、ゼロクロス点は中央より前に移動、即ち位相進み
の状態となる。逆に一点鎖線のように“1”“0”と反
転が続いた後“1”が2つ連続した場合には、ゼロクロ
ス点は中央より後に移動、即ち位相遅れの状態となる。That is, when "1" and "0" are alternately repeated as indicated by the dotted line, the zero-cross point appears at the center of the second bit and the third bit. However, as shown by the solid line, when two "1" s continue and then "0" and "1" continue to be reversed, the zero-cross point moves to a position before the center, that is, a phase lead state. On the contrary, when two "1" s are consecutively "1" and "0" and then "1" continues like the one-dot chain line, the zero-cross point moves after the center, that is, the phase delay occurs.
【0009】従ってゼロクロス点が移動した状態に基づ
いてタイミング信号を再生した場合にはパターンジッタ
と呼ばれる位相にゆらぎが発生する。このパターンジッ
タを抑制するために従来の抽出回路においてはランダム
ウォークフィルタ内にアップダウンカウンタを設け、位
相進みあるいは遅れの積算値が所定値N以上となった時
にマスタクロックパスルを補正している。Therefore, when the timing signal is reproduced on the basis of the state where the zero-cross point has moved, a phase fluctuation called pattern jitter occurs. In order to suppress this pattern jitter, an up / down counter is provided in the random walk filter in the conventional extraction circuit, and the master clock pulse is corrected when the integrated value of the phase advance or the delay becomes a predetermined value N or more.
【0010】[0010]
【発明が解決しようとする課題】しかしながらパターン
ジッタを除去するためには所定値Nをある程度大きい値
とする必要があるが、あまり大きくし過ぎるとクロック
パルスの補正頻度が少なくなり再生タイミングの引込み
完了までに長時間を要し、かつ受信中の変動に対する追
従性が悪化する。However, in order to remove the pattern jitter, it is necessary to make the predetermined value N a large value to some extent. However, if it is made too large, the frequency of correction of the clock pulse becomes low and the reproduction timing pull-in is completed. It takes a long time to complete, and the followability to fluctuations during reception deteriorates.
【0011】逆に所定値Nを小さくし過ぎると入力信号
の微小な変動に追従してかえってパターンジッタが発生
してしまう。本発明は上記問題点に鑑みなされたもので
あって、引込み完了までの時間が短くかつパターンジッ
タの発生を抑制することのできるタイミング再生回路を
提供することを目的とする。On the other hand, if the predetermined value N is made too small, pattern jitter will occur in response to minute fluctuations in the input signal. The present invention has been made in view of the above problems, and an object of the present invention is to provide a timing reproduction circuit capable of reducing the time required to complete pull-in and suppressing the occurrence of pattern jitter.
【0012】[0012]
【課題を解決するための手段】第1の発明にかかるタイ
ミング再生回路は、入力信号を2値信号に変換するコン
パレータ101と、コンパレータ101によって変換さ
れた2値信号の立ち上がりおよび立ち下がりエッジを検
出するエッジ検出部102と、発生周波数を制御するこ
との可能なマスタクロック発生部103と、マスタクロ
ック発生部103で発生されたマスタクロックを予め定
めた所定遅延時間づつ遅延した少なくとも1つの第1の
遅延マスタクロックを発生する少なくとも1つの第1の
マスタクロック遅延部104i(1≦i≦N)と、少な
くとも1つの第1のマスタクロック遅延部104i(1
≦i≦N)の最終段遅延部104Nによって発生された
N段遅延マスタクロックをさらに所定遅延時間づつ遅延
した第1のマスタクロック遅延部104i(1≦i≦
N)の段数と同数の第2の遅延マスタクロックを発生す
る第2のマスタクロック遅延部105i(1≦i≦N)
と、マスタクロック発生部103および少なくとも1つ
の第1のマスタクロック遅延部104i(1≦i≦N)
の最終段遅延部104Nを除く遅延部104i(1≦i
≦N−1)によって発生されたマスタクロックの立ち上
がりエッジを検出する少なくとも1つの進み基準エッジ
検出部106i(1≦i≦N)と、第1のマスタクロッ
ク遅延部104i(1≦i≦N)最終段遅延部104N
で発生されたN段遅延マスタクロックの立ち上がりエッ
ジを検出する基準エッジ検出部107と、第2のマスタ
クロック遅延部105i(1≦i≦N)で発生された少
なくとも1つの第2の遅延マスタクロックの立ち上がり
エッジを検出する少なくとも1つの遅れ基準エッジ検出
部108i(1≦i≦N)と、エッジ検出部102で検
出された2値信号の立ち上がりおよび立ち下がりエッジ
と少なくとも1つの進み基準エッジ検出部106i(1
≦i≦N)で検出された少なくとも1つのマスタクロッ
クの立ち上がりエッジとの間の位相差を検出する少なく
とも1つの進み位相差検出部109i(1≦i≦N)
と、エッジ検出部102で検出された2値信号の立ち上
がりおよび立ち下がりエッジと基準エッジ検出部107
で検出されたN段遅延マスタクロックの立ち上がりエッ
ジとの間の位相差を検出する位相差検出部110と、エ
ッジ検出部102で検出された2値信号の立ち上がりお
よび立ち下がりエッジと少なくとも1つの遅れ基準エッ
ジ検出部108i(1≦i≦N)で検出された第2の遅
延マスタクロックの立ち上がりエッジとの間の位相差を
検出する少なくとも1つの遅れ位相差検出部111i
(1≦i≦N)と、少なくとも1つの進み位相差検出部
109i(1≦i≦N)で検出された進み位相差を所定
遅延時間の2N倍の時間遅延させる少なくとも1つの進
み位相差補正部112i(1≦i≦N)と、位相差検出
部110で検出された進み位相差を所定遅延時間の2N
倍の時間遅延させる位相差補正部113と、少なくとも
1つの遅れ位相差検出部111i(1≦i≦N)で検出
された遅れ位相差を所定遅延時間の2N倍の時間遅延さ
せる少なくとも1つの遅れ位相差補正部114i(1≦
i≦N)と、入力信号の予め定めた信号長のパターンが
入力信号のゼロクロス点が第1のマスタクロック遅延部
104i(1≦i≦N)の最終段遅延部104Nで発生
されたN段遅延マスタクロックを基準として位相進み遅
れなしN段階の位相進みあるいはN段階の位相遅れの
(2N+1)種類のパターンの何れであるかを判定する
パターン検出部115と、パターン検出部115で判定
されたパターン種類に応じて少なくとも1つの進み位相
差補正部112i(1≦i≦N)位相補正部113およ
び少なくとも1つの遅れ位相差補正部114i(1≦i
≦N)によって補正された補正位相差の中の1つをマス
タクロック発生部103に対する周波数制御信号として
選択する位相差選択部116と、から構成される。A timing reproducing circuit according to a first aspect of the present invention detects a comparator 101 for converting an input signal into a binary signal, and a rising edge and a falling edge of the binary signal converted by the comparator 101. Edge detecting section 102, a master clock generating section 103 capable of controlling the generation frequency, and at least one first delay of the master clock generated by master clock generating section 103 by a predetermined delay time. At least one first master clock delay unit 104i (1 ≦ i ≦ N) that generates a delayed master clock and at least one first master clock delay unit 104i (1
First master clock delay unit 104i (1 ≦ i ≦) obtained by further delaying the N-stage delayed master clock generated by the final stage delay unit 104N of ≦ i ≦ N by a predetermined delay time.
Second master clock delay unit 105i (1 ≦ i ≦ N) that generates the same number of second delayed master clocks as the number of stages N).
And a master clock generation unit 103 and at least one first master clock delay unit 104i (1 ≦ i ≦ N)
Of the delay units 104i (1 ≦ i
≤N-1) at least one advance reference edge detection unit 106i (1≤i≤N) for detecting the rising edge of the master clock, and a first master clock delay unit 104i (1≤i≤N). Last stage delay unit 104N
A reference edge detection unit 107 for detecting a rising edge of the N-stage delayed master clock generated in step (1) and at least one second delayed master clock generated in the second master clock delay unit 105i (1 ≦ i ≦ N) At least one delayed reference edge detection unit 108i (1 ≦ i ≦ N) that detects the rising edge of the binary signal, the rising and falling edges of the binary signal detected by the edge detection unit 102, and at least one advanced reference edge detection unit 106i (1
≦ i ≦ N) At least one lead phase difference detection unit 109i (1 ≦ i ≦ N) that detects a phase difference between the rising edge of at least one master clock detected by
And the rising and falling edges of the binary signal detected by the edge detecting unit 102 and the reference edge detecting unit 107.
The phase difference detection unit 110 that detects the phase difference between the rising edge of the N-stage delayed master clock detected in step 1) and the rising and falling edges of the binary signal detected by the edge detection unit 102 and at least one delay. At least one delay phase difference detection unit 111i that detects a phase difference between the rising edge of the second delayed master clock detected by the reference edge detection unit 108i (1 ≦ i ≦ N).
(1 ≦ i ≦ N) and at least one lead phase difference correction that delays the lead phase difference detected by at least one lead phase difference detection unit 109i (1 ≦ i ≦ N) by 2N times the predetermined delay time. Section 112i (1 ≦ i ≦ N) and the leading phase difference detected by the phase difference detecting section 110 is set to 2N of a predetermined delay time.
A phase difference correction unit 113 for delaying the time by a factor of 2 and at least one delay for delaying the delay phase difference detected by at least one delay phase difference detector 111i (1 ≦ i ≦ N) by 2N times the predetermined delay time. Phase difference correction unit 114i (1 ≦
i ≦ N) and the pattern of the predetermined signal length of the input signal is the zero-cross point of the input signal N stages generated by the final stage delay unit 104N of the first master clock delay unit 104i (1 ≦ i ≦ N). It is determined by the pattern detection unit 115 and the pattern detection unit 115 that determine whether the pattern is a (2N + 1) type pattern of N-stage phase advance or N-stage phase delay without phase advance / delay based on the delayed master clock. Depending on the pattern type, at least one lead phase difference correction unit 112i (1 ≦ i ≦ N) phase correction unit 113 and at least one delayed phase difference correction unit 114i (1 ≦ i
The phase difference selector 116 selects one of the corrected phase differences corrected by ≦ N) as a frequency control signal for the master clock generator 103.
【0013】第2の発明にかかるタイミング再生回路
は、入力信号を2値信号に変換するコンパレータ101
と、コンパレータ101によって変換された2値信号の
立ち上がりおよび立ち下がりエッジを検出するエッジ検
出部102と、発生周波数を制御することの可能なマス
タクロック発生部103と、マスタクロック発生部10
3によって発生されたマスタクロックの立ち上がりエッ
ジを検出する基準エッジ検出部107と、エッジ検出部
102で検出された2値信号の立ち上がりおよび立ち下
がりエッジと基準エッジ検出部107で検出されたマス
タクロックの立ち上がりエッジとの間の位相差を検出す
る位相差検出部110と、入力信号の予め定めた信号長
のパターンが入力信号のゼロクロス点がマスタクロック
発生部103によって発生されたマスタクロックを基準
として位相進み遅れなしまたは位相進みもしくは位相遅
れを生じるパターンの何れであるかを判定するパターン
検出部115と、パターン検出部115で位相進み遅れ
なしと判定された場合には位相差検出部110によって
検出された補正位相差をマスタクロック発生部103に
対する周波数制御信号とし位相進みもしくは位相遅れを
生じると判定された場合にはマスタクロック発生部10
3に対する周波数制御を中止する位相差選択部116
と、から構成される。A timing reproduction circuit according to the second invention is a comparator 101 for converting an input signal into a binary signal.
An edge detector 102 for detecting rising and falling edges of the binary signal converted by the comparator 101, a master clock generator 103 capable of controlling the generation frequency, and a master clock generator 10.
3 for detecting the rising edge of the master clock generated by 3 and the rising and falling edges of the binary signal detected by the edge detecting section 102 and the master clock detected by the reference edge detecting section 107. A phase difference detection unit 110 that detects a phase difference between a rising edge and a pattern of a predetermined signal length of the input signal is used as a reference based on the master clock generated by the master clock generation unit 103 at the zero-cross point of the input signal. A pattern detection unit 115 that determines whether there is no advance or delay or a pattern that causes a phase advance or a phase delay. If the pattern detection unit 115 determines that there is no phase advance or delay, the pattern difference detection unit 110 detects it. Frequency control of the corrected phase difference for the master clock generator 103 No. and to the master clock generator 10 when it is determined that results in a phase lead or phase lag
Phase difference selector 116 for stopping frequency control for 3
It consists of and.
【0014】第3の発明にかかるタイミング再生回路
は、入力信号を2値信号に変換するコンパレータ101
と、コンパレータ101によって変換された2値信号の
立ち上がりおよび立ち下がりエッジを検出するエッジ検
出部102と、発生周波数を制御することの可能なマス
タクロック発生部103と、マスタクロック発生部10
3で発生されたクロックパルスに基づいて入力信号が予
め定めた特定パターンであることを検出する特定パター
ン検出部117と、特定パターン検出部117によって
特定パターンであることが検出された時に特定パターン
に対応したゼロクロス信号を発生するゼロクロス信号発
生部118と、エッジ検出部102で検出された2値信
号の立ち上がりおよび立ち下がりエッジとゼロクロス信
号発生部118から発生されたゼロクロス信号との間の
位相差を検出しこの位相差をマスタクロック発生部10
3に対する周波数制御信号とする特定パターン位相差検
出部119と、から構成される。The timing reproduction circuit according to the third invention is a comparator 101 for converting an input signal into a binary signal.
An edge detector 102 for detecting rising and falling edges of the binary signal converted by the comparator 101, a master clock generator 103 capable of controlling the generation frequency, and a master clock generator 10.
A specific pattern detection unit 117 that detects that the input signal is a predetermined specific pattern based on the clock pulse generated in 3 and a specific pattern when the specific pattern detection unit 117 detects the specific pattern. A zero-cross signal generation unit 118 that generates a corresponding zero-cross signal and a phase difference between the rising and falling edges of the binary signal detected by the edge detection unit 102 and the zero-cross signal generated by the zero-cross signal generation unit 118. The master clock generator 10 detects this phase difference and detects this phase difference.
3 and a specific pattern phase difference detection unit 119 which is a frequency control signal for the signal No. 3.
【0015】第4の発明にかかるタイミング再生回路
は、入力信号を2値信号に変換するコンパレータ101
と、コンパレータ101によって変換された2値信号の
立ち上がりおよび立ち下がりエッジを検出するエッジ検
出部102と、発生周波数を制御することの可能なマス
タクロック発生部103と、マスタクロック発生部10
3で発生されたマスタクロックを予め定めた所定遅延時
間づつ遅延した少なくとも1つの第1の遅延マスタクロ
ックを発生する少なくとも1つの第1のマスタクロック
遅延部104i(1≦i≦N)と、少なくとも1つの第
1のマスタクロック遅延部104i(1≦i≦N)の最
終段遅延部104Nによって発生されたN段遅延マスタ
クロックをさらに所定遅延時間づつ遅延した第1のマス
タクロック遅延部104i(1≦i≦N)の段数と同数
の第2の遅延マスタクロックを発生する第2のマスタク
ロック遅延部105i(1≦i≦N)と、マスタクロッ
ク発生部103および少なくとも1つの第1のマスタク
ロック遅延部104i(1≦i≦N)の最終段遅延部1
04Nを除く遅延部104i(1≦i≦N−1)によっ
て発生されたマスタクロックの立ち上がりエッジを検出
する少なくとも1つの進み基準エッジ検出部106i
(1≦i≦N)と、第1のマスタクロック遅延部104
i(1≦i≦N)の最終段遅延部104Nで発生された
N段遅延マスタクロックの立ち上がりエッジを検出する
基準エッジ検出部107と、第2のマスタクロック遅延
部105i(1≦i≦N)で発生された少なくとも1つ
の第2の遅延マスタクロックの立ち上がりエッジを検出
する少なくとも1つの遅れ基準エッジ検出部108i
(1≦i≦N)と、エッジ検出部102で検出された2
値信号の立ち上がりおよび立ち下がりエッジと少なくと
も1つの進み基準エッジ検出部106i(1≦i≦N)
で検出された少なくとも1つのマスタクロックの立ち上
がりエッジとの間の位相差を検出する少なくとも1つの
進み位相差検出部109i(1≦i≦N)と、エッジ検
出部102で検出された2値信号の立ち上がりおよび立
ち下がりエッジと基準エッジ検出部107で検出された
N段遅延マスタクロックの立ち上がりエッジとの間の位
相差を検出する位相差検出部110と、エッジ検出部1
02で検出された2値信号の立ち上がりおよび立ち下が
りエッジと少なくとも1つの遅れ基準エッジ検出部10
8i(1≦i≦N)で検出された第2の遅延マスタクロ
ックの立ち上がりエッジとの間の位相差を検出する少な
くとも1つの遅れ位相差検出部111i(1≦i≦N)
と、少なくとも1つの進み位相差検出部109i(1≦
i≦N)で検出された進み位相差を所定遅延時間の2N
倍の時間遅延させる少なくとも1つの進み位相差補正部
112i(1≦i≦N)と、位相差検出部110で検出
された進み位相差を所定遅延時間の2N倍の時間遅延さ
せる位相差補正部113と、少なくとも1つの遅れ位相
差検出部111i(1≦i≦N)で検出された遅れ位相
差を所定遅延時間の2N倍の時間遅延させる少なくとも
1つの遅れ位相差補正部114i(1≦i≦N)と、入
力信号の予め定めた信号長のパターンが入力信号のゼロ
クロス点が第1のマスタクロック遅延部104i(1≦
i≦N)の最終段遅延部104Nで発生されたN段遅延
マスタクロックを基準として位相進み遅れなしN段階の
位相進みあるいはN段階の位相遅れの(2N+1)種類
のパターンの何れであるかを判定するパターン検出部1
15と、第1のマスタクロック遅延部104i(1≦i
≦N)の最終段遅延部104Nで発生されたN段遅延マ
スタクロックに基づいて入力信号が予め定めた特定パタ
ーンであることを検出する特定パターン検出部1171
と、特定パターン検出部1171によって特定パターン
であることが検出された時に特定パターンに対応したゼ
ロクロス信号を発生するゼロクロス信号発生部1181
と、エッジ検出部102で検出された2値信号の立ち上
がりおよび立ち下がりエッジとゼロクロス信号発生部1
181から発生されたゼロクロス信号との間の位相差を
検出する特定パターン位相差検出部1191と、特定パ
ターン検出部1171によって特定パターンであること
が検出された時に特定パターン位相差検出部1191に
よって検出された位相差を特定パターン検出部1171
によって特定パターンでないことが検出された時にパタ
ーン検出部115で判定されたパターン種類に応じて少
なくとも1つの進み位相差補正部112i(1≦i≦
N)位相補正部113および少なくとも1つの遅れ位相
差補正部114i(1≦i≦N)によって補正された補
正位相差の中の1つをマスタクロック発生部103に対
する周波数制御信号として選択する位相差選択部116
1と、から構成される。A timing reproduction circuit according to a fourth aspect of the present invention is a comparator 101 for converting an input signal into a binary signal.
An edge detector 102 for detecting rising and falling edges of the binary signal converted by the comparator 101, a master clock generator 103 capable of controlling the generation frequency, and a master clock generator 10.
At least one first master clock delay unit 104i (1 ≦ i ≦ N) that generates at least one first delayed master clock by delaying the master clock generated in step 3 by a predetermined predetermined delay time; A first master clock delay unit 104i (1) obtained by further delaying the N-stage delayed master clock generated by the final stage delay unit 104N of one first master clock delay unit 104i (1 ≦ i ≦ N) by a predetermined delay time. ≦ i ≦ N) second master clock delay unit 105i (1 ≦ i ≦ N) that generates the same number of second delayed master clocks, master clock generation unit 103, and at least one first master clock The final stage delay unit 1 of the delay unit 104i (1 ≦ i ≦ N)
At least one advance reference edge detection unit 106i that detects the rising edge of the master clock generated by the delay unit 104i (1 ≦ i ≦ N−1) except 04N.
(1 ≦ i ≦ N) and the first master clock delay unit 104
i (1 ≦ i ≦ N), the reference edge detection unit 107 detects the rising edge of the N-stage delayed master clock generated by the final-stage delay unit 104N, and the second master clock delay unit 105i (1 ≦ i ≦ N). ), At least one delay reference edge detection unit 108i for detecting a rising edge of at least one second delayed master clock generated in
(1 ≦ i ≦ N) and 2 detected by the edge detection unit 102.
Rising and falling edges of the value signal and at least one leading reference edge detection unit 106i (1 ≦ i ≦ N)
At least one lead phase difference detection unit 109i (1 ≦ i ≦ N) that detects a phase difference between the rising edge of the at least one master clock detected in 1 and the binary signal detected by the edge detection unit 102. A phase difference detection unit 110 for detecting a phase difference between the rising and falling edges of the N-stage delayed master clock detected by the reference edge detection unit 107 and the edge detection unit 1.
Rising edge and falling edge of the binary signal detected in 02 and at least one delayed reference edge detection unit 10
8i (1.ltoreq.i.ltoreq.N) at least one delayed phase difference detection unit 111i (1.ltoreq.i.ltoreq.N) that detects a phase difference between the rising edge of the second delayed master clock and 8i (1.ltoreq.i.ltoreq.N).
And at least one lead phase difference detection unit 109i (1 ≦
i ≦ N), the lead phase difference detected by
At least one lead phase difference correction unit 112i (1 ≦ i ≦ N) that delays the lead phase difference detected by the phase difference detection unit 110 by 2N times the predetermined delay time. 113 and at least one delay phase difference correction unit 114i (1 ≦ i) that delays the delay phase difference detected by at least one delay phase difference detection unit 111i (1 ≦ i ≦ N) by 2N times the predetermined delay time. ≦ N) and the pattern of the predetermined signal length of the input signal is the zero-cross point of the input signal is the first master clock delay unit 104i (1 ≦
i ≦ N) Based on the N-stage delayed master clock generated in the final stage delay unit 104N, whether there is a (2N + 1) type pattern of N-stage phase advance or N-stage phase delay without phase advance / delay. Judgment pattern detector 1
15 and the first master clock delay unit 104i (1 ≦ i
≦ N) specific pattern detecting section 1171 for detecting that the input signal has a predetermined specific pattern based on the N-stage delayed master clock generated by the final delay section 104N
And a zero-cross signal generation unit 1181 that generates a zero-cross signal corresponding to the specific pattern when the specific pattern detection unit 1171 detects the specific pattern.
And the rising and falling edges of the binary signal detected by the edge detector 102 and the zero-cross signal generator 1
A specific pattern phase difference detection unit 1191 that detects a phase difference between the zero-cross signal generated from the 181 and a specific pattern phase difference detection unit 1191 when the specific pattern detection unit 1171 detects that the specific pattern is a specific pattern. The determined phase difference is detected by the specific pattern detection unit 1171.
According to the pattern type determined by the pattern detection unit 115 when it is detected by the pattern detection unit 115 that the specific pattern is not detected, at least one lead phase difference correction unit 112i (1 ≦ i ≦
N) A phase difference that selects one of the corrected phase differences corrected by the phase correction unit 113 and at least one delay phase difference correction unit 114i (1 ≦ i ≦ N) as a frequency control signal for the master clock generation unit 103. Selector 116
1 and.
【0016】第5の発明にかかるタイミング再生回路
は、入力信号を2値信号に変換するコンパレータ101
と、コンパレータ101によって変換された2値信号の
立ち上がりおよび立ち下がりエッジを検出するエッジ検
出部102と、発生周波数を制御することの可能なマス
タクロック発生部103と、マスタクロック発生部10
3によって発生されたマスタクロックの立ち上がりエッ
ジを検出する基準エッジ検出部107と、エッジ検出部
102で検出された2値信号の立ち上がりおよび立ち下
がりエッジと基準エッジ検出部107で検出されたマス
タクロックの立ち上がりエッジとの間の位相差を検出す
る位相差検出部110と、入力信号の予め定めた信号長
のパターンが入力信号のゼロクロス点がマスタクロック
発生部103によって発生されたマスタクロックを基準
として位相進み遅れなしまたは位相進みもしくは位相遅
れを生じるパターンの何れであるかを判定するパターン
検出部115と、マスタクロック発生部103で発生さ
れたクロックパルスに基づいて入力信号が予め定めた特
定パターンであることを検出する特定パターン検出部1
17と、特定パターン検出部117によって特定パター
ンであることが検出された時に特定パターンに対応した
ゼロクロス信号を発生するゼロクロス信号発生部118
と、エッジ検出部102で検出された2値信号の立ち上
がりおよび立ち下がりエッジとゼロクロス信号発生部1
18から発生されたゼロクロス信号との間の位相差を検
出しこの位相差をマスタクロック発生部103に対する
周波数制御信号とする特定パターン位相差検出部119
と、特定パターン検出部117によって特定パターンで
あることが検出された時に特定パターン位相差検出部1
19によって検出される特定パターン位相差をマスタク
ロック発生部103に対する周波数制御信号とし特定パ
ターン検出部117によって特定パターンでないことが
検出された時にパターン検出部115で位相進み遅れな
しと判定された場合には位相差検出部110によって検
出された補正位相差をマスタクロック発生部103に対
する周波数制御信号とし位相進みもしくは位相遅れを生
じると判定された場合にはマスタクロック発生部103
に対する周波数制御を中止する位相差選択部1162
と、から構成される。A timing reproduction circuit according to a fifth aspect of the present invention is a comparator 101 for converting an input signal into a binary signal.
An edge detector 102 for detecting rising and falling edges of the binary signal converted by the comparator 101, a master clock generator 103 capable of controlling the generation frequency, and a master clock generator 10.
3 for detecting the rising edge of the master clock generated by 3 and the rising and falling edges of the binary signal detected by the edge detecting section 102 and the master clock detected by the reference edge detecting section 107. A phase difference detection unit 110 that detects a phase difference between a rising edge and a pattern of a predetermined signal length of the input signal is used as a reference based on the master clock generated by the master clock generation unit 103 at the zero-cross point of the input signal. The input signal is a specific pattern that is predetermined based on the clock pulse generated by the pattern detection unit 115 and the master clock generation unit 103, which determines whether the pattern has no advance or delay or a pattern that causes a phase advance or a phase delay. Specific pattern detection unit 1 for detecting that
17 and a zero-cross signal generation unit 118 that generates a zero-cross signal corresponding to the specific pattern when the specific pattern detection unit 117 detects the specific pattern.
And the rising and falling edges of the binary signal detected by the edge detector 102 and the zero-cross signal generator 1
A specific pattern phase difference detection unit 119 that detects a phase difference from the zero-cross signal generated from the signal 18 and uses this phase difference as a frequency control signal for the master clock generation unit 103.
And the specific pattern phase difference detection unit 1 when the specific pattern detection unit 117 detects a specific pattern.
When the specific pattern phase difference detected by 19 is used as a frequency control signal for the master clock generating unit 103 and the specific pattern detecting unit 117 detects that the pattern is not the specific pattern, the pattern detecting unit 115 determines that there is no phase advance / delay. Uses the corrected phase difference detected by the phase difference detection unit 110 as a frequency control signal for the master clock generation unit 103, and when it is determined that phase advance or phase delay will occur, the master clock generation unit 103
Phase difference selection unit 1162 for stopping frequency control for
It consists of and.
【0017】[0017]
【作用】第1の発明にかかるタイミング再生回路にあっ
ては、基準エッジ、この基準エッジを基準とするN段位
相進みエッジおよびN段位相遅れエッジと入力信号の立
ち上がりあるいは立ち下がりエッジとの位相差を検出
し、入力信号の中から切り出された予め定められたビッ
ト長のパターンに応じて選択した位相差によってマスタ
クロックの発生周波数を制御することにより、パターン
ジッタの発生を抑制する。第2の発明にかかるタイミン
グ再生回路にあっては、基準エッジと入力信号の立ち上
がりあるいは立ち下がりエッジとの位相差を検出し、入
力信号の中から切り出された予め定められたビット長の
パターンのうち位相進みおよび位相遅れを生じないパタ
ーンが検出された時にのみ、検出された位相差によって
マスタクロックの発生周波数を制御することにより、パ
ターンジッタの発生を抑制する。In the timing reproducing circuit according to the first aspect of the present invention, the reference edge, the N-stage phase leading edge and the N-stage phase lag edge based on the reference edge, and the rising or falling edge of the input signal are positioned. Generation of pattern jitter is suppressed by detecting the phase difference and controlling the generation frequency of the master clock by the phase difference selected according to the pattern of a predetermined bit length cut out from the input signal. In the timing reproducing circuit according to the second aspect of the invention, the phase difference between the reference edge and the rising or falling edge of the input signal is detected, and a pattern of a predetermined bit length cut out from the input signal is detected. The generation of pattern jitter is suppressed by controlling the generation frequency of the master clock based on the detected phase difference only when a pattern that does not cause phase advance or phase delay is detected.
【0018】第3の発明にかかるタイミング再生回路に
あっては、入力信号から既知の特定パターンが検出され
た時にこの既知の特定パターンのゼロクロス点と入力信
号の立ち上がりあるいは立ち下がりエッジとの位相差に
よってマスタクロックの発生周波数を制御することによ
り、パターンジッタの発生を抑制する。第4の発明にか
かるタイミング再生回路にあっては、入力信号から既知
の特定パターンが検出された時にこの既知の特定パター
ンのゼロクロス点と入力信号の立ち上がりあるいは立ち
下がりエッジとの位相差によってマスタクロックの発生
周波数を制御することにより、そうでない時に基準エッ
ジ、この基準エッジを基準とするN段位相進みエッジお
よびN段位相遅れエッジと入力信号の立ち上がりあるい
は立ち下がりエッジとの位相差を検出し、入力信号の中
から切り出された予め定められたビット長のパターンに
応じて選択した位相差によってマスタクロックの発生周
波数を制御することにより、パターンジッタの発生を抑
制する。In the timing reproduction circuit according to the third aspect of the invention, when a known specific pattern is detected from the input signal, the phase difference between the zero cross point of the known specific pattern and the rising or falling edge of the input signal. By controlling the generation frequency of the master clock, the generation of pattern jitter is suppressed. In the timing recovery circuit according to the fourth aspect of the invention, when the known specific pattern is detected from the input signal, the master clock is generated by the phase difference between the zero-cross point of the known specific pattern and the rising or falling edge of the input signal. By controlling the generation frequency of, the phase difference between the reference edge, the N-stage phase leading edge and the N-stage phase lagging edge based on this reference edge, and the rising or falling edge of the input signal is detected, The generation of pattern jitter is suppressed by controlling the generation frequency of the master clock by the phase difference selected according to the pattern of a predetermined bit length cut out from the input signal.
【0019】第5の発明にかかるタイミング再生回路に
あっては、入力信号から既知の特定パターンが検出され
た時にこの既知の特定パターンのゼロクロス点と入力信
号の立ち上がりあるいは立ち下がりエッジとの位相差に
よってマスタクロックの発生周波数を制御することによ
り、そうでない時に基準エッジと入力信号の立ち上がり
あるいは立ち下がりエッジとの位相差を検出し、入力信
号の中から切り出された予め定められたビット長のパタ
ーンのうち位相進みおよび位相遅れを生じないパターン
が検出された時にのみ検出された位相差によってマスタ
クロックの発生周波数を制御することにより、パターン
ジッタの発生を抑制する。In the timing reproducing circuit according to the fifth aspect of the invention, when a known specific pattern is detected from the input signal, the phase difference between the zero-cross point of the known specific pattern and the rising or falling edge of the input signal. By controlling the generation frequency of the master clock by using this, the phase difference between the reference edge and the rising or falling edge of the input signal is detected at other times, and a pattern of a predetermined bit length cut out from the input signal. The generation of the pattern jitter is suppressed by controlling the generation frequency of the master clock by the phase difference detected only when the pattern that does not cause the phase lead or the phase delay is detected.
【0020】[0020]
【実施例】図6から図9は第1の発明にかかるタイミン
グ再生回路の実施例の構成図であって、N=1即ち位相
進および位相遅れをそれぞれ1段、入力信号の切り出し
長さを4ビットとした場合を示す。入力信号INは図示
しない周知のコンパレータ回路によって2値化されてい
るものとし、コンパレータ101に相当する回路は図示
されていない。6 to 9 are block diagrams of an embodiment of a timing recovery circuit according to the first invention, in which N = 1, that is, one phase advance and one phase delay, and an input signal cutout length. The case of 4 bits is shown. The input signal IN is assumed to be binarized by a well-known comparator circuit (not shown), and a circuit corresponding to the comparator 101 is not shown.
【0021】入力信号の立ち上がり立ち下がりエッジ
は、立ち上がり立ち下がりエッジ検出回路602で検出
されるが、この立ち上がり立ち下がりエッジ検出回路6
02は2つのDフリップフロップ(以下D−FFと記
す。)6021および6022、2つのアンドゲート6
023および6024、1つのオアゲート6025で構
成されている。即ち立ち上がり立ち下がりエッジ検出回
路602は立ち上がり立ち下がりエッジ検出部102に
相当する。The rising / falling edge of the input signal is detected by the rising / falling edge detection circuit 602. This rising / falling edge detection circuit 6
Reference numeral 02 denotes two D flip-flops (hereinafter referred to as D-FF) 6021 and 6022, and two AND gates 6.
023 and 6024, and one OR gate 6025. That is, the rising / falling edge detection circuit 602 corresponds to the rising / falling edge detection unit 102.
【0022】入力信号の立ち上がり立ち下がりエッジ
は、3つのD−FF6091、610および6111で
構成される位相差検出回路に送られる。即ちD−FF6
091においては、位相進み基準エッジ信号BTR−と
入力信号の位相差が検出され、入力信号の位相が進んで
いれば“1”が、入力信号の位相が遅れていれば“0”
がセットされる。The rising and falling edges of the input signal are sent to the phase difference detection circuit composed of three D-FFs 6091, 610 and 6111. That is, D-FF6
In 091, a phase difference between the phase advance reference edge signal BTR- and the input signal is detected, and "1" is shown if the phase of the input signal is advanced, and "0" if the phase of the input signal is delayed.
Is set.
【0023】同様にD−FF610においては基準エッ
ジ信号BTRと入力信号の位相差が、D−FF6111
においては遅れ基準エッジ信号BTR+と入力信号の位
相差が、検出されその結果がセットされる。即ちD−F
F6091、610および6111はそれぞれ位相差検
出部1091、110および1111に相当する。Similarly, in the D-FF 610, the phase difference between the reference edge signal BTR and the input signal is D-FF 6111.
In, the phase difference between the delay reference edge signal BTR + and the input signal is detected and the result is set. That is DF
F6091, 610 and 6111 correspond to the phase difference detection units 1091, 110 and 1111 respectively.
【0024】なおフリップフロップ621はゼロクロス
点が検出されると“1”にセットされ、縦続接続された
D−FF622、623はゼロクロス点検出信号ZE0
を2クロック分遅延させた信号ZEを生成するための回
路である。位相差の検出結果はタイミングを一致させる
ために、それぞれ2段縱続接続されたD−FF6121
aおよび6121b、613aおよび613b、614
1aおよび6141bによって2クロック分遅延され、
それぞれ位相差進み信号DECF、位相差零信号DEC
0および位相差遅れ信号DECBを出力する。The flip-flop 621 is set to "1" when a zero-cross point is detected, and the cascaded D-FFs 622 and 623 detect the zero-cross point detection signal ZE0.
Is a circuit for generating a signal ZE delayed by 2 clocks. In order to match the timing, the detection results of the phase difference are D-FF6121 connected in two stages in series.
a and 6121b, 613a and 613b, 614
2 clocks delayed by 1a and 6141b,
Phase difference advance signal DECF and phase difference zero signal DEC, respectively
0 and the phase difference delay signal DECB are output.
【0025】即ち2段縱続接続されたD−FF6121
aおよび6121b、613aおよび613b、614
1aおよび6141bはそれぞれ進み位相差補正部11
21、位相差補正部113、遅れ位相差補正部114に
相当する。2値化された入力信号INはパターン検出回
路615にも送られるが、このパターン検出回路615
は4段縱続接続されたD−FF6150、6151、6
152および6153、4つのアンドゲート6154、
6155、6166および6157、2つのオアゲート
6158および6159から構成される。That is, two-stage serially connected D-FF6121
a and 6121b, 613a and 613b, 614
1a and 6141b are advanced phase difference correction units 11 respectively.
21, the phase difference correction unit 113, and the delayed phase difference correction unit 114. The binarized input signal IN is also sent to the pattern detection circuit 615.
Is a 4-stage cascade connected D-FF 6150, 6151, 6
152 and 6153, four AND gates 6154,
6155, 6166 and 6157, and two OR gates 6158 and 6159.
【0026】即ち4段縱続接続されたD−FF615
0、6151、6152および6153には入力信号の
連続する4ビットのパターンがラッチされる。そしてア
ンドゲート6154は連続する4ビットのパターンが
“0010”であれば“1”を出力する。同様にアンド
ゲート6155は連続する4ビットのパターンが“11
01”であれば、アンドゲート6156は連続する4ビ
ットのパターンが“0100”であれば、アンドゲート
6157は連続する4ビットのパターンが“1011”
であればそれぞれ“1”を出力する。That is, the D-FF 615 connected in four stages in series.
A continuous 4-bit pattern of the input signal is latched in 0, 6151, 6152 and 6153. The AND gate 6154 outputs "1" when the continuous 4-bit pattern is "0010". Similarly, the AND gate 6155 has a continuous 4-bit pattern of "11".
If it is 01 ", the AND gate 6156 has a continuous 4-bit pattern of" 0100 ", and if the AND gate 6157 has a continuous 4-bit pattern of" 1011 ".
If so, "1" is output for each.
【0027】アンドゲート6154と6155の出力の
少なくとも一方が“1”であれば、ゼロクロス点は位相
遅れを生じるものとしてオアゲート6158の出力BA
CKを“1”とする。一方アンドゲート6156と61
57の出力の少なくとも一方が“1”であれば、ゼロク
ロス点は位相進みを生じるものとしてオアゲート615
9の出力FORを“1”とする。If at least one of the outputs of the AND gates 6154 and 6155 is "1", it is considered that the zero cross point causes a phase delay, and the output BA of the OR gate 6158.
CK is set to "1". On the other hand, AND gates 6156 and 61
If at least one of the outputs of 57 is "1", it is determined that the zero-cross point causes a phase lead, or gate 615.
The output FOR of 9 is set to "1".
【0028】即ちパターン検出回路615はパターン検
出部115に相当する。オアゲート6158の出力BA
CKおよびオアゲート6159の出力FORによって位
相差選択回路616が制御されるが、位相差選択回路6
16は5つのアンドゲート6161、6162、616
3、6164および6166と1つのオアゲート616
5によって構成され、位相差選択部116に相当する。That is, the pattern detection circuit 615 corresponds to the pattern detection unit 115. Output BA of OR gate 6158
The phase difference selection circuit 616 is controlled by the output CK of the CK and the OR gate 6159.
16 is five AND gates 6161, 6162, 616
3, 6164 and 6166 and one OR gate 616
5 and corresponds to the phase difference selection unit 116.
【0029】即ち入力信号が位相進みを生じるパターン
である場合にはオアゲート6165から位相進み信号D
ECFが、入力信号が位相差を生じないパターンである
場合にはオアゲート6165から位相差零信号DEC0
が、そして入力信号が位相遅れを生じるパターンである
場合にはオアゲート6165から位相遅れ信号DECB
がランダムウォークフィルタ6031に送られる。That is, when the input signal is a pattern which causes a phase lead, the OR gate 6165 outputs the phase lead signal D.
When the ECF has a pattern in which the input signal does not cause a phase difference, the OR gate 6165 outputs the phase difference zero signal DEC0.
, And if the input signal is a pattern that causes a phase delay, the OR gate 6165 outputs the phase delay signal DECB.
Are sent to the random walk filter 6031.
【0030】さらに2クロック分遅延したゼロクロス信
号ZEが同期信号SYMENに同期してランダムウォー
クフィルタ6031に送られる。ランダムウォークフィ
ルタ6031はアップダウンカウンタ6031a、上限
コンパレータ6031bおよび下限コンパレータ603
1cから構成される。即ち位相進み信号DECF、位相
差零信号DEC0および位相遅れ信号DECBがアップ
ダウンカウンタ6031aでカウントされ、このカウン
ト値が設定スイッチ6031dで設定される上下限値に
到達すれば上限コンパレータ6031bあるいは下限コ
ンパレータ6031cからマスタクロック挿入信号IN
Sあるいはマスタクロック削除信号DELが出力され
る。Further, the zero-cross signal ZE delayed by 2 clocks is sent to the random walk filter 6031 in synchronization with the synchronizing signal SYMEN. The random walk filter 6031 includes an up / down counter 6031a, an upper limit comparator 6031b, and a lower limit comparator 603.
1c. That is, the phase lead signal DECF, the phase difference zero signal DEC0, and the phase delay signal DECB are counted by the up / down counter 6031a. To master clock insertion signal IN
The S or master clock deletion signal DEL is output.
【0031】なおマスタクロック挿入信号INSあるい
はマスタクロック削除信号DELが出力されれば、その
時点でアップダウンカウンタ6031aはリセットされ
る。図示しないマスタクロック発振器から発振された所
定周波数のマスタクロックMCLKは2段縦続接続され
たカウンタ6032および6033によって分周される
が、中間でクロック挿入削除回路6034によってクロ
ックの挿入削除が行われる。When the master clock insertion signal INS or the master clock deletion signal DEL is output, the up / down counter 6031a is reset at that time. The master clock MCLK of a predetermined frequency oscillated from a master clock oscillator (not shown) is divided by counters 6032 and 6033 which are cascaded in two stages, and a clock insertion / deletion circuit 6034 inserts / deletes the clock in the middle.
【0032】即ちクロック挿入削除回路6034は4つ
のアンドゲート6034a、6034b、6034cお
よび6034dと2つのJ−FF6034eおよび60
34fから構成される。即ちランダムウォークフィルタ
6031からマスタクロック挿入信号INSが出力され
るとクロック挿入削除回路6034はクロックパルスを
1つ挿入する。逆にマスタクロック削除信号DELが出
力されると、クロックパルスを1つ削除を行い、再生タ
イミング信号の周期を調整する。That is, the clock insertion / deletion circuit 6034 includes four AND gates 6034a, 6034b, 6034c and 6034d and two J-FFs 6034e and 60.
34f. That is, when the master clock insertion signal INS is output from the random walk filter 6031, the clock insertion / deletion circuit 6034 inserts one clock pulse. Conversely, when the master clock deletion signal DEL is output, one clock pulse is deleted and the cycle of the reproduction timing signal is adjusted.
【0033】以上図示しないマスタクロック発振器、ラ
ンダムウォークフィルタ6031、分周回路6032と
6033、およびクロック挿入削除回路6034はマス
タクロック発生部103に相当する。後段のカウンタ6
033の出力は進み基準エッジ信号BTR−として使用
されるとともに、2段縦続接続されたJ−FF6041
および6051によって2クロック分遅延される。The master clock oscillator, the random walk filter 6031, the frequency dividing circuits 6032 and 6033, and the clock insertion / deletion circuit 6034 (not shown) correspond to the master clock generating unit 103. Counter 6 in the latter stage
The output of 033 is used as a lead reference edge signal BTR-, and is connected in two stages in series to J-FF6041.
And 6051 delay by 2 clocks.
【0034】そしてJ−FF6041は第1のマスタク
ロック遅延部104に、J−FF6042は第2のマス
タクロック遅延部105に相当する。なおJ−FF60
41の出力は再生タイミング信号として使用される。図
10および図11は第1の発明にかかるタシミング再生
回路の動作タイミング図である。The J-FF 6041 corresponds to the first master clock delay unit 104, and the J-FF 6042 corresponds to the second master clock delay unit 105. J-FF60
The output of 41 is used as a reproduction timing signal. FIG. 10 and FIG. 11 are operation timing charts of the tasming reproducing circuit according to the first invention.
【0035】本実施例においてはマスタクロックを1/
16に分周しているため、1パルスの挿入削除によって
マスタクロック1周期の6.25%を調整できることと
なる。なお周波数帯域制限のためのロールオフフィルタ
のロールオフ率αを0.5とした場合には前述した連続
する4ビットのパターンで発生するゼロクロス点の位相
進みあるいは位相遅れはマスタクロック1周期の約8.
75%である。In this embodiment, the master clock is 1 /
Since the frequency is divided into 16, it is possible to adjust 6.25% of one cycle of the master clock by inserting and deleting one pulse. When the roll-off rate α of the roll-off filter for limiting the frequency band is set to 0.5, the phase advance or phase lag of the zero-cross point generated in the above-mentioned continuous 4-bit pattern is about one master clock cycle. 8.
75%.
【0036】なお上記実施例においてはマスタクロック
を遅延させる第1および第2の遅延部をそれぞれ1段づ
つとしたが、複数段づつ遅延させるとともに分周率をさ
らに小さくして補正を細かくすることも可能である。第
1の発明にかかるタイミング再生回路は、入力信号のな
かからゼロクロス点の位相進み、位相遅れおよび位相差
なしの3種類のパターンを検出しそれぞれに対応してマ
スタクロックの周期を制御しているが、第2の発明にか
かるタイミング再生回路においては位相差なしのパター
ンが検出された場合にのみランダムウォークフィルタに
位相差信号を出力してマスタクロックの周期を制御する
ことにより回路を簡略化することが可能となる。In the above embodiment, each of the first and second delay units for delaying the master clock is one stage, but the correction is made finer by delaying a plurality of stages and further reducing the frequency division ratio. Is also possible. The timing recovery circuit according to the first aspect of the invention detects three types of patterns of a phase advance, a phase delay and a phase difference at a zero-cross point from the input signal, and controls the cycle of the master clock corresponding to each of the patterns. However, in the timing recovery circuit according to the second aspect of the present invention, the circuit is simplified by outputting the phase difference signal to the random walk filter and controlling the cycle of the master clock only when a pattern with no phase difference is detected. It becomes possible.
【0037】また例えばいわゆるタイミングの引込みを
行うために送信側から予め定められた特定のパターンが
連続して送信されるが、この特定のパターンに対しては
ゼロクロス点を予め評価することが可能である。従って
第3の発明にかかるタイミング再生回路においては、例
えば同期信号のように予めパターンの定まっている信号
が送られている時にこのパターンに対して予め評価され
たゼロクロス点を基準に位相差を検出しマスタクロック
の周期を制御する。Further, for example, a predetermined specific pattern is continuously transmitted from the transmitting side in order to perform so-called timing pull-in, and the zero-cross point can be evaluated in advance for this specific pattern. is there. Therefore, in the timing reproducing circuit according to the third aspect of the invention, when a signal having a predetermined pattern such as a synchronization signal is transmitted, the phase difference is detected with reference to the zero-cross point evaluated in advance for this pattern. Control the cycle of the master clock.
【0038】即ち第3の発明にかかるタイミング再生回
路においては、特定パターンを受信している間しかマス
タクロックの周期制御がおこなわれないものの、ゼロク
ロス点を予め評価することが可能であるため正確に制御
することが可能となる。なお第3の発明にかかるタイミ
ング再生回路は前述の第1あるいは第2の発明にかかる
タイミング再生回路と組み合わせて使用することも可能
である。That is, in the timing recovery circuit according to the third aspect of the invention, although the master clock cycle control is performed only while the specific pattern is being received, the zero-cross point can be evaluated in advance, so that it is accurate. It becomes possible to control. The timing reproduction circuit according to the third invention can be used in combination with the timing reproduction circuit according to the first or second invention described above.
【0039】[0039]
【発明の効果】第1の発明にかかるタイミング再生回路
によれば、入力信号を常時クロス点の位相が進むパター
ン、遅れるパターンおよび位相進み遅れの生じないのパ
ターンに区分し、パターン種類に応じてランダムウォー
クフィルタに印加される位相差信号を調節しマスタクロ
ックの周波数を常時制御することより、ランダムウォー
クフィルタの上下限値Nを小に設定した場合でもパター
ンジッタの発生を抑制することが可能となる。またラン
ダムウォークフィルタの上下限値Nを小とすることによ
り引込み完了までの時間を短くすることが可能である。According to the timing reproducing circuit of the first aspect of the present invention, the input signal is always divided into a pattern in which the phase of the cross point advances, a pattern in which the phase advances and a pattern in which no phase advance or delay occurs, and the pattern is changed according to the pattern type. By adjusting the phase difference signal applied to the random walk filter and constantly controlling the frequency of the master clock, it is possible to suppress the occurrence of pattern jitter even when the upper and lower limit value N of the random walk filter is set to a small value. Become. Further, by setting the upper and lower limit values N of the random walk filter to be small, it is possible to shorten the time until the pull-in is completed.
【0040】第2の発明にかかるタイミング再生回路に
よれば、入力信号を常時クロス点の位相が進むパター
ン、遅れるパターンおよび位相進み遅れの生じないのパ
ターンに区分し、位相進み遅れの生じないパターンを検
出した時にのみマスタクロックの周波数を制御すること
より簡易な回路によってパターンジッタの発生を抑制し
かつ引込み完了までに時間を短くすることが可能とな
る。According to the timing reproducing circuit of the second invention, the input signal is always divided into a pattern in which the phase of the cross point advances, a pattern in which it delays, and a pattern in which no phase advance or delay occurs, and a pattern in which no phase advance or delay occurs. By controlling the frequency of the master clock only when is detected, it becomes possible to suppress the occurrence of pattern jitter and shorten the time until the pull-in is completed by a simple circuit.
【0041】第3の発明にかかるタイミング再生回路に
よれば、例えば同期用信号である予め定めた特定パター
ンの信号を受信した時に特定パターンに対応して予め評
価されたゼロクロス点と入力信号との位相差に応じてマ
スタクロックの周波数を制御することよりパターンジッ
タの発生を抑制しかつ引込み完了までに時間を短くする
ことが可能となる。According to the timing reproducing circuit of the third invention, for example, when a signal of a predetermined specific pattern which is a synchronizing signal is received, a zero cross point previously evaluated corresponding to the specific pattern and the input signal By controlling the frequency of the master clock according to the phase difference, it is possible to suppress the generation of pattern jitter and shorten the time until the pull-in is completed.
【0042】第4の発明にかかるタイミング再生回路に
よれば、第1の発明と第3の発明とを組み合わせること
により、特定パターンを受信した時だけでなく特定パタ
ーン以外のパターンの受信時にも入力信号のパターンに
応じてマスタクロックの周波数を常時制御することより
パターンジッタの発生を抑制しかつ引込み完了までに時
間を短くするすることが可能となる。According to the timing reproducing circuit of the fourth invention, by combining the first invention and the third invention, the input is made not only when the specific pattern is received but also when the pattern other than the specific pattern is received. By constantly controlling the frequency of the master clock according to the pattern of the signal, it is possible to suppress the occurrence of pattern jitter and shorten the time until the pull-in is completed.
【0043】第5の発明にかかるタイミング再生回路に
よれば、第2の発明と第3の発明とを組み合わせること
により、特定パターンを受信した時だけでなく特定パタ
ーン以外のパターンの受信時に位相進み遅れの生じない
パターンを検出した時にのみマスタクロックの周波数を
制御することより簡易な回路によってパターンジッタの
発生を抑制しかつ引込み完了までに時間を短くするする
ことが可能となる。According to the timing reproducing circuit of the fifth invention, by combining the second invention and the third invention, the phase advance is performed not only when the specific pattern is received but also when the pattern other than the specific pattern is received. By controlling the frequency of the master clock only when a pattern in which no delay occurs is detected, it is possible to suppress the occurrence of pattern jitter and shorten the time until the pull-in is completed by a simple circuit.
【図1】図1は第1の発明にかかるタイミング再生回路
の基本構成図である。FIG. 1 is a basic configuration diagram of a timing reproduction circuit according to a first invention.
【図2】図2は第2の発明にかかるタイミング再生回路
の基本構成図である。FIG. 2 is a basic configuration diagram of a timing reproduction circuit according to a second invention.
【図3】図3は第3の発明にかかるタイミング再生回路
の基本構成図である。FIG. 3 is a basic configuration diagram of a timing reproduction circuit according to a third invention.
【図4】図4は第4の発明にかかるタイミング再生回路
の基本構成図である。FIG. 4 is a basic configuration diagram of a timing reproduction circuit according to a fourth invention.
【図5】図5は第5の発明にかかるタイミング再生回路
の基本構成図である。FIG. 5 is a basic configuration diagram of a timing reproduction circuit according to a fifth invention.
【図6】図6は第1の発明にかかるタイミング再生回路
の実施例の回路図(1/4)である。FIG. 6 is a circuit diagram (1/4) of an embodiment of a timing reproduction circuit according to the first invention.
【図7】図7は第1の発明にかかるタイミング再生回路
の実施例の回路図(2/4)である。FIG. 7 is a circuit diagram (2/4) of an embodiment of the timing reproduction circuit according to the first invention.
【図8】図8は第1の発明にかかるタイミング再生回路
の実施例の回路図(3/4)である。FIG. 8 is a circuit diagram (3/4) of an embodiment of the timing reproduction circuit according to the first invention.
【図9】図9は第1の発明にかかるタイミング再生回路
の実施例の回路図(4/4)である。FIG. 9 is a circuit diagram (4/4) of an embodiment of the timing reproduction circuit according to the first invention.
【図10】図10は第1の発明にかかるタイミング再生
回路の動作タイミング図(1/2)である。FIG. 10 is an operation timing chart (1/2) of the timing reproduction circuit according to the first invention.
【図11】図11は第1の発明にかかるタイミング再生
回路の動作タイミング図(2/2)である。FIG. 11 is an operation timing diagram (2/2) of the timing reproduction circuit according to the first invention.
【図12】図12は従来から使用されているタイミング
再生回路である。FIG. 12 shows a conventionally used timing reproduction circuit.
【図13】図13は4ビット分の信号波形図である。FIG. 13 is a signal waveform diagram of 4 bits.
101…コンパレータ 102…立ち上がり立ち下がりエッジ検出部 103…マスタクロック発生部 104i(1≦i≦N)…第1の遅延部 105i(1≦i≦N)…第2の遅延部 106i(1≦i≦N)…進み基準エッジ検出部 107…基準エッジ検出部 108i(1≦i≦N)…遅れ基準エッジ検出部 109i(1≦i≦N)…進み位相差検出部 110…位相差検出部 111i(1≦i≦N)…遅れ位相差検出部 112i(1≦i≦N)…進み位相差補正部 113…位相差補正部 114i(1≦i≦N)…遅れ位相差補正部 115…パターン検出部 116、1161…位相差選択部 117、1171…特定パターン検出部 118、1181…ゼロクロス信号発生部 119、1191…特定パターン位相差検出部 Reference numeral 101 ... Comparator 102 ... Rising / falling edge detection unit 103 ... Master clock generation unit 104i (1 ≦ i ≦ N) ... First delay unit 105i (1 ≦ i ≦ N) ... Second delay unit 106i (1 ≦ i ≦ N) ... Leading reference edge detecting unit 107 ... Reference edge detecting unit 108i (1 ≦ i ≦ N) ... Delaying reference edge detecting unit 109i (1 ≦ i ≦ N) ... Leading phase difference detecting unit 110 ... Phase difference detecting unit 111i (1 ≦ i ≦ N) ... Delayed phase difference detector 112i (1 ≦ i ≦ N) ... Leading phase difference corrector 113 ... Phase difference corrector 114i (1 ≦ i ≦ N) ... Delayed phase difference corrector 115 ... Pattern Detection unit 116, 1161 ... Phase difference selection unit 117, 1171 ... Specific pattern detection unit 118, 1181 ... Zero cross signal generation unit 119, 1191 ... Specific pattern phase difference detection unit
Claims (5)
ータ(101)と、 該コンパレータ(101)によって変換された2値信号
の立ち上がりおよび立ち下がりエッジを検出するエッジ
検出部(102)と、 発生周波数を制御することの可能なマスタクロック発生
部(103)と、 該マスタクロック発生部(103)で発生されたマスタ
クロックを予め定めた所定遅延時間づつ遅延した少なく
とも1つの第1の遅延マスタクロックを発生する少なく
とも1つの第1のマスタクロック遅延部(104i)
(1≦i≦N)と、 該少なくとも1つの第1のマスタクロック遅延部(10
4i)の最終段遅延部(104N)によって発生された
N段遅延マスタクロックをさらに所定遅延時間づつ遅延
した第1のマスタクロック遅延部(104i)(1≦i
≦N)の段数と同数の第2の遅延マスタクロックを発生
する第2のマスタクロック遅延部(105i)(1≦i
≦N)と、 前記マスタクロック発生部(103)および前記少なく
とも1つの第1のマスタクロック遅延部(104i)
(1≦i≦N)の最終段遅延部(104N)を除く遅延
部(104i)(1≦i≦N−1)によって発生された
マスタクロックの立ち上がりエッジを検出する少なくと
も1つの進み基準エッジ検出部(106i)(1≦i≦
N)と、 前記第1のマスタクロック遅延部(104i)(1≦i
≦N)の最終段遅延部(104N)で発生されたN段遅
延マスタクロックの立ち上がりエッジを検出する基準エ
ッジ検出部(107)と、 前記第2のマスタクロック遅延部(105i)(1≦i
≦N)で発生された少なくとも1つの第2の遅延マスタ
クロックの立ち上がりエッジを検出する少なくとも1つ
の遅れ基準エッジ検出部(108i)(1≦i≦N)
と、 前記エッジ検出部(102)で検出された2値信号の立
ち上がりおよび立ち下がりエッジと前記少なくとも1つ
の進み基準エッジ検出部(106i)(1≦i≦N)で
検出された少なくとも1つのマスタクロックの立ち上が
りエッジとの間の位相差を検出する少なくとも1つの進
み位相差検出部(109i)(1≦i≦N)と、 前記エッジ検出部(102)で検出された2値信号の立
ち上がりおよび立ち下がりエッジと前記基準エッジ検出
部(107)で検出されたN段遅延マスタクロックの立
ち上がりエッジとの間の位相差を検出する位相差検出部
(110)と、 前記エッジ検出部(102)で検出された2値信号の立
ち上がりおよび立ち下がりエッジと前記少なくとも1つ
の遅れ基準エッジ検出部(108i)(1≦i≦N)で
検出された第2の遅延マスタクロックの立ち上がりエッ
ジとの間の位相差を検出する少なくとも1つの遅れ位相
差検出部(111i)(1≦i≦N)と、 前記少なくとも1つの進み位相差検出部(109i)
(1≦i≦N)で検出された進み位相差を所定遅延時間
の2N倍の時間遅延させる少なくとも1つの進み位相差
補正部(112i)(1≦i≦N)と、 前記位相差検出部(110)で検出された進み位相差を
所定遅延時間の2N倍の時間遅延させる位相差補正部
(113)と、 前記少なくとも1つの遅れ位相差検出部(111i)
(1≦i≦N)で検出された遅れ位相差を所定遅延時間
の2N倍の時間遅延させる少なくとも1つの遅れ位相差
補正部(114i)(1≦i≦N)と、 入力信号の予め定めた信号長のパターンが、入力信号の
ゼロクロス点が前記第1のマスタクロック遅延部(10
4i)(1≦i≦N)の最終段遅延部(104N)で発
生されたN段遅延マスタクロックを基準として位相進み
遅れなし、N段階の位相進みあるいはN段階の位相遅れ
の(2N+1)種類のパターンの何れであるかを判定す
るパターン検出部(115)と、 該パターン検出部(115)で判定されたパターン種類
に応じて前記少なくとも1つの進み位相差補正部(11
2i)(1≦i≦N)、前記位相補正部(113)およ
び前記少なくとも1つの遅れ位相差補正部(114i)
(1≦i≦N)によって補正された補正位相差の中の1
つを前記マスタクロック発生部(103)に対する周波
数制御信号として選択する位相差選択部(116)と、
から構成されるタイミング再生回路。1. A comparator (101) for converting an input signal into a binary signal, and an edge detector (102) for detecting rising and falling edges of the binary signal converted by the comparator (101), A master clock generator (103) capable of controlling the frequency, and at least one first delayed master clock obtained by delaying the master clock generated by the master clock generator (103) by a predetermined delay time. Generating at least one first master clock delay unit (104i)
(1 ≦ i ≦ N) and the at least one first master clock delay unit (10
4i) the N-stage delayed master clock generated by the final stage delay unit (104N) is further delayed by a predetermined delay time.
Second master clock delay unit (105i) (1 ≦ i) that generates the same number of second delayed master clocks as the number of stages of ≦ N).
≦ N), the master clock generator (103) and the at least one first master clock delay unit (104i)
At least one lead reference edge detection for detecting the rising edge of the master clock generated by the delay unit (104i) (1 ≦ i ≦ N−1) excluding the final stage delay unit (104N) of (1 ≦ i ≦ N) Part (106i) (1 ≦ i ≦
N) and the first master clock delay unit (104i) (1 ≦ i
A reference edge detection unit (107) that detects a rising edge of the N-stage delayed master clock generated by the final stage delay unit (104N) of (≦ N), and the second master clock delay unit (105i) (1 ≦ i).
≤N) at least one delay reference edge detection unit (108i) (1≤i≤N) for detecting a rising edge of at least one second delayed master clock
And rising and falling edges of the binary signal detected by the edge detection unit (102) and at least one master detected by the at least one advance reference edge detection unit (106i) (1 ≦ i ≦ N) At least one lead phase difference detection unit (109i) (1 ≦ i ≦ N) that detects a phase difference between the rising edge of the clock and the rising edge of the binary signal detected by the edge detection unit (102); A phase difference detection unit (110) for detecting a phase difference between a falling edge and a rising edge of the N-stage delayed master clock detected by the reference edge detection unit (107); and the edge detection unit (102). The detected rising and falling edges of the binary signal are detected by the at least one delay reference edge detection unit (108i) (1 ≦ i ≦ N). At least one delayed phase difference detection unit (111i) (1 ≦ i ≦ N) that detects a phase difference between the rising edge of the generated second delayed master clock and the at least one advanced phase difference detection unit ( 109i)
At least one lead phase difference correction unit (112i) (1 ≦ i ≦ N) that delays the lead phase difference detected in (1 ≦ i ≦ N) by 2N times the predetermined delay time; and the phase difference detection unit. A phase difference correction unit (113) for delaying the lead phase difference detected in (110) by 2N times a predetermined delay time, and the at least one delayed phase difference detection unit (111i).
At least one delay phase difference correction unit (114i) (1 ≦ i ≦ N) that delays the delay phase difference detected by (1 ≦ i ≦ N) by 2N times the predetermined delay time, and a predetermined input signal. The pattern of the signal length is such that the zero-cross point of the input signal is the first master clock delay unit (10
4i) No phase advance / delay with reference to the N-stage delayed master clock generated in the final stage delay unit (104N) of (1 ≦ i ≦ N), N-stage phase advance or N-stage phase delay (2N + 1) types Pattern detection unit (115) for determining which of the patterns, and the at least one lead phase difference correction unit (11) according to the pattern type determined by the pattern detection unit (115).
2i) (1 ≦ i ≦ N), the phase correction unit (113) and the at least one lag phase difference correction unit (114i)
1 in the corrected phase difference corrected by (1 ≦ i ≦ N)
A phase difference selection unit (116) for selecting one as a frequency control signal for the master clock generation unit (103),
Timing recovery circuit composed of.
ータ(101)と、 該コンパレータ(101)によって変換された2値信号
の立ち上がりおよび立ち下がりエッジを検出するエッジ
検出部(102)と、 発生周波数を制御することの可能なマスタクロック発生
部(103)と、 該マスタクロック発生部(103)によって発生された
マスタクロックの立ち上がりエッジを検出する基準エッ
ジ検出部(107)と、 前記エッジ検出部(102)で検出された2値信号の立
ち上がりおよび立ち下がりエッジと前記基準エッジ検出
部(107)で検出されたマスタクロックの立ち上がり
エッジとの間の位相差を検出する位相差検出部(11
0)と、 入力信号の予め定めた信号長のパターンが、入力信号の
ゼロクロス点が前記マスタクロック発生部(103)に
よって発生されたマスタクロックを基準として位相進み
遅れなしまたは位相進みもしくは位相遅れを生じるパタ
ーンの何れであるかを判定するパターン検出部(11
5)と、 該パターン検出部(115)で位相進み遅れなしと判定
された場合には前記位相差検出部(110)によって検
出された補正位相差を前記マスタクロック発生部(10
3)に対する周波数制御信号とし、位相進みもしくは位
相遅れを生じると判定された場合には前記マスタクロッ
ク発生部(103)に対する周波数制御を中止する位相
差選択部(116)と、から構成されるタイミング再生
回路。2. A comparator (101) for converting an input signal into a binary signal, and an edge detector (102) for detecting rising and falling edges of the binary signal converted by the comparator (101), A master clock generator (103) capable of controlling the frequency; a reference edge detector (107) for detecting a rising edge of the master clock generated by the master clock generator (103); and the edge detector. A phase difference detecting section (11) for detecting a phase difference between the rising and falling edges of the binary signal detected in (102) and the rising edge of the master clock detected in the reference edge detecting section (107).
0) and a pattern of a predetermined signal length of the input signal, the zero-cross point of the input signal indicates whether there is no phase advance or delay with respect to the master clock generated by the master clock generating section (103) or phase advance or phase delay. The pattern detection unit (11 that determines which of the generated patterns
5) and if the pattern detection unit (115) determines that there is no phase lead / delay, the corrected phase difference detected by the phase difference detection unit (110) is set to the master clock generation unit (10).
The frequency control signal for 3), and a phase difference selecting section (116) for stopping frequency control for the master clock generating section (103) when it is determined that a phase lead or a phase delay will occur. Reproduction circuit.
ータ(101)と、 該コンパレータ(101)によって変換された2値信号
の立ち上がりおよび立ち下がりエッジを検出するエッジ
検出部(102)と、 発生周波数を制御することの可能なマスタクロック発生
部(103)と、 該マスタクロック発生部(103)で発生されたクロッ
クパルスに基づいて入力信号が予め定めた特定パターン
であることを検出する特定パターン検出部(117)
と、 該特定パターン検出部(117)によって特定パターン
であることが検出された時に特定パターンに対応したゼ
ロクロス信号を発生するゼロクロス信号発生部(11
8)と、 前記エッジ検出部(102)で検出された2値信号の立
ち上がりおよび立ち下がりエッジと前記ゼロクロス信号
発生部(118)から発生されたゼロクロス信号との間
の位相差を検出し、この位相差を前記マスタクロック発
生部(103)に対する周波数制御信号とする特定パタ
ーン位相差検出部(119)と、から構成されるタイミ
ング再生回路。3. A comparator (101) for converting an input signal into a binary signal, and an edge detection unit (102) for detecting rising and falling edges of the binary signal converted by the comparator (101), A master clock generator (103) capable of controlling the frequency, and a specific pattern for detecting that the input signal is a predetermined specific pattern based on the clock pulse generated by the master clock generator (103) Detection unit (117)
And a zero-cross signal generator (11) that generates a zero-cross signal corresponding to the specific pattern when the specific pattern detector (117) detects the specific pattern.
8) and the phase difference between the rising and falling edges of the binary signal detected by the edge detection unit (102) and the zero-cross signal generated by the zero-cross signal generation unit (118), A timing recovery circuit comprising a specific pattern phase difference detection section (119) that uses the phase difference as a frequency control signal for the master clock generation section (103).
ータ(101)と、 該コンパレータ(101)によって変換された2値信号
の立ち上がりおよび立ち下がりエッジを検出するエッジ
検出部(102)と、 発生周波数を制御することの可能なマスタクロック発生
部(103)と、 該マスタクロック発生部(103)で発生されたマスタ
クロックを予め定めた所定遅延時間づつ遅延した少なく
とも1つの第1の遅延マスタクロックを発生する少なく
とも1つの第1のマスタクロック遅延部(104i)
(1≦i≦N)と、 該少なくとも1つの第1のマスタクロック遅延部(10
4i)(1≦i≦N)の最終段遅延部(104N)によ
って発生されたN段遅延マスタクロックをさらに所定遅
延時間づつ遅延した第1のマスタクロック遅延部(10
4i)(1≦i≦N)の段数と同数の第2の遅延マスタ
クロックを発生する第2のマスタクロック遅延部(10
5i)(1≦i≦N)と、 前記マスタクロック発生部(103)および前記少なく
とも1つの第1のマスタクロック遅延部(104i)
(1≦i≦N)の最終段遅延部(104N)を除く遅延
部(104i)(1≦i≦N−1)によって発生された
マスタクロックの立ち上がりエッジを検出する少なくと
も1つの進み基準エッジ検出部(106i)(1≦i≦
N)と、 前記第1のマスタクロック遅延部(104i)(1≦i
≦N)の最終段遅延部(104N)で発生されたN段遅
延マスタクロックの立ち上がりエッジを検出する基準エ
ッジ検出部(107)と、 前記第2のマスタクロック遅延部(105i)(1≦i
≦N)で発生された少なくとも1つの第2の遅延マスタ
クロックの立ち上がりエッジを検出する少なくとも1つ
の遅れ基準エッジ検出部(108i)(1≦i≦N)
と、 前記エッジ検出部(102)で検出された2値信号の立
ち上がりおよび立ち下がりエッジと前記少なくとも1つ
の進み基準エッジ検出部(106i)(1≦i≦N)で
検出された少なくとも1つのマスタクロックの立ち上が
りエッジとの間の位相差を検出する少なくとも1つの進
み位相差検出部(109i)(1≦i≦N)と、 前記エッジ検出部(102)で検出された2値信号の立
ち上がりおよび立ち下がりエッジと前記基準エッジ検出
部(107)で検出されたN段遅延マスタクロックの立
ち上がりエッジとの間の位相差を検出する位相差検出部
(110)と、 前記エッジ検出部(102)で検出された2値信号の立
ち上がりおよび立ち下がりエッジと前記少なくとも1つ
の遅れ基準エッジ検出部(108i)(1≦i≦N)で
検出された第2の遅延マスタクロックの立ち上がりエッ
ジとの間の位相差を検出する少なくとも1つの遅れ位相
差検出部(111i)(1≦i≦N)と、 前記少なくとも1つの進み位相差検出部(109i)
(1≦i≦N)で検出された進み位相差を所定遅延時間
の2N倍の時間遅延させる少なくとも1つの進み位相差
補正部(112i)(1≦i≦N)と、 前記位相差検出部(110)で検出された進み位相差を
所定遅延時間の2N倍の時間遅延させる位相差補正部
(113)と、 前記少なくとも1つの遅れ位相差検出部(111i)
(1≦i≦N)で検出された遅れ位相差を所定遅延時間
の2N倍の時間遅延させる少なくとも1つの遅れ位相差
補正部(114i)(1≦i≦N)と、 入力信号の予め定めた信号長のパターンが、入力信号の
ゼロクロス点が前記第1のマスタクロック遅延部(10
4i)(1≦i≦N)の最終段遅延部(104N)で発
生されたN段遅延マスタクロックを基準として位相進み
遅れなし、N段階の位相進みあるいはN段階の位相遅れ
の(2N+1)種類のパターンの何れであるかを判定す
るパターン検出部(115)と、 前記第1のマスタクロック遅延部(104i)(1≦i
≦N)の最終段遅延部(104N)で発生されたN段遅
延マスタクロックに基づいて入力信号が予め定めた特定
パターンであることを検出する特定パターン検出部(1
171)と、 該特定パターン検出部(1171)によって特定パター
ンであることが検出された時に特定パターンに対応した
ゼロクロス信号を発生するゼロクロス信号発生部(11
81)と、 前記エッジ検出部(102)で検出された2値信号の立
ち上がりおよび立ち下がりエッジと前記ゼロクロス信号
発生部(1181)から発生されたゼロクロス信号との
間の位相差を検出する特定パターン位相差検出部(11
91)と、 前記特定パターン検出部(1171)によって特定パタ
ーンであることが検出された時に前記特定パターン位相
差検出部(1191)によって検出された位相差を、前
記特定パターン検出部(1171)によって特定パター
ンでないことが検出された時に前記パターン検出部(1
15)で判定されたパターン種類に応じて前記少なくと
も1つの進み位相差補正部(112i)(1≦i≦
N)、前記位相補正部(113)および前記少なくとも
1つの遅れ位相差補正部(114i)(1≦i≦N)に
よって補正された補正位相差の中の1つを、前記マスタ
クロック発生部(103)に対する周波数制御信号とし
て選択する位相差選択部(1161)と、から構成され
るタイミング再生回路。4. A comparator (101) for converting an input signal into a binary signal, and an edge detecting section (102) for detecting rising and falling edges of the binary signal converted by the comparator (101), A master clock generator (103) capable of controlling the frequency, and at least one first delayed master clock obtained by delaying the master clock generated by the master clock generator (103) by a predetermined delay time. Generating at least one first master clock delay unit (104i)
(1 ≦ i ≦ N) and the at least one first master clock delay unit (10
4i) A first master clock delay unit (10) that further delays the N-stage delayed master clock generated by the final stage delay unit (104N) (1 ≦ i ≦ N) by a predetermined delay time.
4i) a second master clock delay unit (10) that generates the same number of second delayed master clocks as the number of stages (1 ≦ i ≦ N).
5i) (1 ≦ i ≦ N), the master clock generation unit (103) and the at least one first master clock delay unit (104i)
At least one lead reference edge detection for detecting the rising edge of the master clock generated by the delay unit (104i) (1 ≦ i ≦ N−1) excluding the final stage delay unit (104N) of (1 ≦ i ≦ N) Part (106i) (1 ≦ i ≦
N) and the first master clock delay unit (104i) (1 ≦ i
A reference edge detection unit (107) that detects a rising edge of the N-stage delayed master clock generated by the final stage delay unit (104N) of (≦ N), and the second master clock delay unit (105i) (1 ≦ i).
≤N) at least one delay reference edge detection unit (108i) (1≤i≤N) for detecting a rising edge of at least one second delayed master clock
And rising and falling edges of the binary signal detected by the edge detection unit (102) and at least one master detected by the at least one advance reference edge detection unit (106i) (1 ≦ i ≦ N) At least one lead phase difference detection unit (109i) (1 ≦ i ≦ N) that detects a phase difference between the rising edge of the clock and the rising edge of the binary signal detected by the edge detection unit (102); A phase difference detection unit (110) for detecting a phase difference between a falling edge and a rising edge of the N-stage delayed master clock detected by the reference edge detection unit (107); and the edge detection unit (102). The detected rising and falling edges of the binary signal are detected by the at least one delay reference edge detection unit (108i) (1 ≦ i ≦ N). At least one delayed phase difference detection unit (111i) (1 ≦ i ≦ N) that detects a phase difference between the rising edge of the generated second delayed master clock and the at least one advanced phase difference detection unit ( 109i)
At least one lead phase difference correction unit (112i) (1 ≦ i ≦ N) that delays the lead phase difference detected in (1 ≦ i ≦ N) by 2N times the predetermined delay time; and the phase difference detection unit. A phase difference correction unit (113) for delaying the lead phase difference detected in (110) by 2N times a predetermined delay time, and the at least one delayed phase difference detection unit (111i).
At least one delay phase difference correction unit (114i) (1 ≦ i ≦ N) that delays the delay phase difference detected by (1 ≦ i ≦ N) by 2N times the predetermined delay time, and a predetermined input signal. The pattern of the signal length is such that the zero-cross point of the input signal is the first master clock delay unit (10
4i) No phase advance / delay with reference to the N-stage delayed master clock generated in the final stage delay unit (104N) of (1 ≦ i ≦ N), N-stage phase advance or N-stage phase delay (2N + 1) types Pattern detection unit (115) for determining which of the patterns, and the first master clock delay unit (104i) (1 ≦ i
Specific pattern detection unit (1) that detects that the input signal is a predetermined specific pattern based on the N-stage delayed master clock generated by the final stage delay unit (104N) of ≦ N)
171) and a zero-cross signal generator (11) that generates a zero-cross signal corresponding to the specific pattern when the specific pattern detector (1171) detects the specific pattern.
81) and a specific pattern for detecting a phase difference between the rising and falling edges of the binary signal detected by the edge detection unit (102) and the zero-cross signal generated by the zero-cross signal generation unit (1181). Phase difference detector (11
91) and the phase difference detected by the specific pattern phase difference detection unit (1191) when the specific pattern detection unit (1171) detects that the specific pattern is detected by the specific pattern detection unit (1171). When it is detected that the pattern is not the specific pattern, the pattern detection unit (1
According to the pattern type determined in 15), the at least one lead phase difference correction unit (112i) (1 ≦ i ≦
N), one of the corrected phase differences corrected by the phase correction unit (113) and the at least one delayed phase difference correction unit (114i) (1 ≦ i ≦ N) is used as the master clock generation unit ( 103), a phase difference selecting section (1161) for selecting as a frequency control signal, and a timing reproduction circuit.
ータ(101)と、 該コンパレータ(101)によって変換された2値信号
の立ち上がりおよび立ち下がりエッジを検出するエッジ
検出部(102)と、 発生周波数を制御することの可能なマスタクロック発生
部(103)と、 該マスタクロック発生部(103)によって発生された
マスタクロックの立ち上がりエッジを検出する基準エッ
ジ検出部(107)と、 前記エッジ検出部(102)で検出された2値信号の立
ち上がりおよび立ち下がりエッジと前記基準エッジ検出
部(107)で検出されたマスタクロックの立ち上がり
エッジとの間の位相差を検出する位相差検出部(11
0)と、 入力信号の予め定めた信号長のパターンが、入力信号の
ゼロクロス点が前記マスタクロック発生部(103)に
よって発生されたマスタクロックを基準として位相進み
遅れなしまたは位相進みもしくは位相遅れを生じるパタ
ーンの何れであるかを判定するパターン検出部(11
5)と、 前記マスタクロック発生部(103)で発生されたクロ
ックパルスに基づいて入力信号が予め定めた特定パター
ンであることを検出する特定パターン検出部(117)
と、 該特定パターン検出部(117)によって特定パターン
であることが検出された時に特定パターンに対応したゼ
ロクロス信号を発生するゼロクロス信号発生部(11
8)と、 前記エッジ検出部(102)で検出された2値信号の立
ち上がりおよび立ち下がりエッジと前記ゼロクロス信号
発生部(118)から発生されたゼロクロス信号との間
の位相差を検出し、この位相差を前記マスタクロック発
生部(103)に対する周波数制御信号とする特定パタ
ーン位相差検出部(119)と、 前記特定パターン検出部(117)によって特定パター
ンであることが検出された時に前記特定パターン位相差
検出部(119)によって検出される特定パターン位相
差を前記マスタクロック発生部(103)に対する周波
数制御信号とし、前記特定パターン検出部(117)に
よって特定パターンでないことが検出された時に前記パ
ターン検出部(115)で位相進み遅れなしと判定され
た場合には前記位相差検出部(110)によって検出さ
れた補正位相差を前記マスタクロック発生部(103)
に対する周波数制御信号とし、位相進みもしくは位相遅
れを生じると判定された場合には前記マスタクロック発
生部(103)に対する周波数制御を中止する位相差選
択部(1162)と、から構成されるタイミング再生回
路。5. A comparator (101) for converting an input signal into a binary signal, and an edge detection section (102) for detecting rising and falling edges of the binary signal converted by the comparator (101), A master clock generator (103) capable of controlling the frequency; a reference edge detector (107) for detecting a rising edge of the master clock generated by the master clock generator (103); and the edge detector. A phase difference detecting section (11) for detecting a phase difference between the rising and falling edges of the binary signal detected in (102) and the rising edge of the master clock detected in the reference edge detecting section (107).
0) and a pattern of a predetermined signal length of the input signal, the zero-cross point of the input signal indicates whether there is no phase advance or delay with respect to the master clock generated by the master clock generating section (103) or phase advance or phase delay. The pattern detection unit (11 that determines which of the generated patterns
5), and a specific pattern detection section (117) for detecting that the input signal has a predetermined specific pattern based on the clock pulse generated by the master clock generation section (103).
And a zero-cross signal generator (11) that generates a zero-cross signal corresponding to the specific pattern when the specific pattern detector (117) detects the specific pattern.
8) and the phase difference between the rising and falling edges of the binary signal detected by the edge detection unit (102) and the zero-cross signal generated by the zero-cross signal generation unit (118), A specific pattern phase difference detection unit (119) that uses a phase difference as a frequency control signal for the master clock generation unit (103), and the specific pattern when the specific pattern detection unit (117) detects that the specific pattern is the specific pattern. The specific pattern phase difference detected by the phase difference detection unit (119) is used as a frequency control signal for the master clock generation unit (103), and the pattern is detected when the specific pattern detection unit (117) detects that it is not the specific pattern. The phase difference detection unit when the detection unit (115) determines that there is no phase lead or delay. The master clock generator correction phase difference detected by 110) (103)
And a phase difference selection unit (1162) for stopping frequency control for the master clock generation unit (103) when it is determined that a phase lead or phase delay will occur. .
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5096018A JPH06311154A (en) | 1993-04-22 | 1993-04-22 | Timing reproduction circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5096018A JPH06311154A (en) | 1993-04-22 | 1993-04-22 | Timing reproduction circuit |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH06311154A true JPH06311154A (en) | 1994-11-04 |
Family
ID=14153529
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP5096018A Withdrawn JPH06311154A (en) | 1993-04-22 | 1993-04-22 | Timing reproduction circuit |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH06311154A (en) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100595837B1 (en) * | 1999-10-04 | 2006-07-05 | 에스케이 텔레콤주식회사 | Phase detector of input signal in communication system |
JP2009302839A (en) * | 2008-06-12 | 2009-12-24 | Panasonic Corp | Synchronization point detection method and power line communication device |
JPWO2021176629A1 (en) * | 2020-03-05 | 2021-09-10 |
-
1993
- 1993-04-22 JP JP5096018A patent/JPH06311154A/en not_active Withdrawn
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100595837B1 (en) * | 1999-10-04 | 2006-07-05 | 에스케이 텔레콤주식회사 | Phase detector of input signal in communication system |
JP2009302839A (en) * | 2008-06-12 | 2009-12-24 | Panasonic Corp | Synchronization point detection method and power line communication device |
JPWO2021176629A1 (en) * | 2020-03-05 | 2021-09-10 | ||
WO2021176629A1 (en) * | 2020-03-05 | 2021-09-10 | オリンパス株式会社 | Phase adjustment circuit and endoscope system |
US11736092B2 (en) | 2020-03-05 | 2023-08-22 | Olympus Corporation | Phase adjustment circuit and endoscope system |
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Date | Code | Title | Description |
---|---|---|---|
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