JP2007198763A

JP2007198763A - Harmonic analyzer

Info

Publication number: JP2007198763A
Application number: JP2006014522A
Authority: JP
Inventors: Toshiaki Shioda; 敏昭塩田
Original assignee: Yokogawa Electric Corp
Current assignee: Yokogawa Electric Corp
Priority date: 2006-01-24
Filing date: 2006-01-24
Publication date: 2007-08-09

Abstract

<P>PROBLEM TO BE SOLVED: To provide a harmonic analyzer capable of converting measured analog signals into digital data on the basis of a sampling clock having an accurate frequency and stable characteristics and performing highly accurate harmonic analysis. <P>SOLUTION: The harmonic analyzer converts measured analog signals into digital form, performs harmonic analysis, and is provided with a sampling clock generator 9 constituted of a digital circuit for generating a sampling clock which has a frequency N-times higher than a zero-cross signal on the basis of a zero-cross signal of the measured analog signals and which is used for the conversion of the measured analog signals into digital form. <P>COPYRIGHT: (C)2007,JPO&INPIT

Description

本発明は、交流回路に発生する高調波の解析装置に関し、詳しくは、測定アナログ信号のディジタル化に用いるサンプリング用クロックの高精度化に関するものである。 The present invention relates to an apparatus for analyzing harmonics generated in an AC circuit, and more particularly to improving the accuracy of a sampling clock used for digitizing a measurement analog signal.

近年、テレビやインバータ形式の蛍光灯、エアコン等の電気機器に流れる電流には高調
波成分が含まれる場合が多い。また、電力設備に高調波を発生させる機器が接続されてい
る場合にも、交流回路に高調波電流が流れる。このような高調波は、他の電気設備に悪影
響を与えることから、高調波解析を行って高調波成分の分布を把握し、高調波成分の軽減対策を講じる必要がある。 In recent years, harmonic components are often included in currents flowing through electric devices such as televisions, inverter-type fluorescent lamps, and air conditioners. Also, when a device that generates harmonics is connected to the power facility, harmonic current flows through the AC circuit. Since such harmonics adversely affect other electrical equipment, it is necessary to perform harmonic analysis to understand the distribution of harmonic components and take measures to reduce the harmonic components.

図５は従来の高調波解析装置の一例を示すブロック図である。図５において、高調波解析の対象となる測定アナログ信号は、入力端子１を介して正規化回路２に入力され、信号処理に適した適正な信号レベルに正規化される。正規化回路２で所定の信号レベルに正規化された測定アナログ信号は、Ａ／Ｄ変換器(ＡＤＣ)３に入力されるとともに、ゼロクロス検出器７にも入力される。 FIG. 5 is a block diagram showing an example of a conventional harmonic analyzer. In FIG. 5, a measurement analog signal to be subjected to harmonic analysis is input to a normalization circuit 2 via an input terminal 1 and normalized to an appropriate signal level suitable for signal processing. The measurement analog signal normalized to a predetermined signal level by the normalization circuit 2 is input to an A / D converter (ADC) 3 and also to a zero cross detector 7.

ＡＤＣ３は、正規化された測定アナログ信号をＡ／Ｄ変換し、ディジタルデータに変換する。ＡＤＣ３で変換されたディジタルデータは、ＤＳＰ４を介してメモリ５に保存される。 The ADC 3 performs A / D conversion on the normalized measurement analog signal and converts it into digital data. The digital data converted by the ADC 3 is stored in the memory 5 via the DSP 4.

ＤＳＰ４は、メモリ５に必要なサンプル数のデータが保存されたら、これらメモリ５に保存されたディジタルデータに基づきＦＦＴ演算を行い、測定アナログ信号の高調波成分を求める。そして、求めた高調波成分を出力装置６に表示する。 When the data of the required number of samples is stored in the memory 5, the DSP 4 performs an FFT operation based on the digital data stored in the memory 5 to obtain a harmonic component of the measurement analog signal. Then, the obtained harmonic component is displayed on the output device 6.

ゼロクロス検出器７は、正規化された測定アナログ信号のゼロクロス点を検出し、負から正にゼロクロスするときに１、正から負にゼロクロスするときに０になるディジタル値のゼロクロス信号に変換する。このゼロクロス信号の周波数は、正規化された測定アナログ信号の基本波の周波数と一致する。ゼロクロス検出器７のゼロクロス信号は、ＰＬＬ回路８に入力される。 The zero cross detector 7 detects the zero cross point of the normalized measurement analog signal, and converts it to a digital zero cross signal that becomes 1 when zero crossing from negative to positive and 0 when crossing from positive to negative. The frequency of this zero cross signal matches the frequency of the fundamental wave of the normalized measurement analog signal. The zero cross signal of the zero cross detector 7 is input to the PLL circuit 8.

ＰＬＬ回路８は、ゼロクロス信号のＮ倍の周波数を有するディジタル信号を生成し、サンプリングクロックとしてＡＤＣ３に入力する。 The PLL circuit 8 generates a digital signal having a frequency N times that of the zero-cross signal and inputs the digital signal to the ADC 3 as a sampling clock.

図６は図５のＰＬＬ回路８の一例を示すブロック図である。図６において、位相比較器８１の一方の入力端子には、ゼロクロス検出器７のゼロクロス信号が基準信号として入力される。位相比較器８１の他方の入力端子には、ＶＣＯ（電圧制御発振器）８３の出力信号が分周器８４を介して入力される。位相比較器８１は、ゼロクロス信号と分周器８４の出力信号との位相を比較し、２つの信号の位相差に比例した信号をフィルタ８２を介してＶＣＯ８３に制御信号として出力する。 FIG. 6 is a block diagram showing an example of the PLL circuit 8 of FIG. In FIG. 6, the zero cross signal of the zero cross detector 7 is input to one input terminal of the phase comparator 81 as a reference signal. An output signal of a VCO (voltage controlled oscillator) 83 is input to the other input terminal of the phase comparator 81 via a frequency divider 84. The phase comparator 81 compares the phases of the zero-cross signal and the output signal of the frequency divider 84 and outputs a signal proportional to the phase difference between the two signals to the VCO 83 via the filter 82 as a control signal.

フィルタ８２は、ＶＣＯ８３の位相同期動作に不要な高周波成分を除去する。 The filter 82 removes high frequency components that are not necessary for the phase synchronization operation of the VCO 83.

ＶＣＯ８３は、フィルタ８２を介して入力される制御信号の電圧に対応した周波数を有する０、１のディジタル信号を出力する。このディジタル信号は、サンプリングクロックとしてＡＤＣ３に入力されるとともに、分周器８４で１／Ｎの周波数に分周されて位相比較器８１に入力される。定常状態では、基準となるゼロクロス信号の立ち上がりとＶＣＯ８３で生成されるサンプリングクロックの立ち上がりは一致する。 The VCO 83 outputs 0 and 1 digital signals having a frequency corresponding to the voltage of the control signal input via the filter 82. This digital signal is input to the ADC 3 as a sampling clock, and is divided by the frequency divider 84 to a frequency of 1 / N and input to the phase comparator 81. In the steady state, the rising edge of the reference zero-cross signal coincides with the rising edge of the sampling clock generated by the VCO 83.

図７は図５の構成における各部の波形例図である。(a)は正規化回路２に入力される高調波成分を含む測定アナログ信号、(b)はゼロクロス検出器７から出力される測定アナログ信号に基づくゼロクロス信号、(c)はＰＬＬ回路８からＡＤＣ３に入力されるサンプリングクロックである。 FIG. 7 is a waveform example diagram of each part in the configuration of FIG. (a) is a measurement analog signal including a harmonic component input to the normalization circuit 2, (b) is a zero cross signal based on the measurement analog signal output from the zero cross detector 7, and (c) is an ADC 3 from the PLL circuit 8. Is a sampling clock input to.

特開２００５−０６１９３９JP2005-061939

ところで、図６のようなアナログＰＬＬ回路８において、位相比較器８１の基準となるゼロクロス信号と分周器８４の出力信号との位相差が最小検出位相差以下の場合に着目すると、位相比較器８１から位相差に比例した信号が出力されなくなる。この結果、サンプリングクロックの周波数は、基準信号の周波数の正確なＮ倍にならなくなってしまう。 By the way, in the analog PLL circuit 8 as shown in FIG. 6, focusing on the case where the phase difference between the zero-cross signal serving as the reference of the phase comparator 81 and the output signal of the frequency divider 84 is equal to or smaller than the minimum detected phase difference, the phase comparator No signal proportional to the phase difference is output from 81. As a result, the frequency of the sampling clock will not be exactly N times the frequency of the reference signal.

また、基準となるゼロクロス信号の周波数が固定化された単一周波数ではないため、ある程度の周波数範囲に対応したフィルタ８２のＣ、Ｒの定数決定にあたっては、相当の工数が必要になる。また、定数決定にあたっては、これら各素子の特性ばらつきや温度による特性変化も考慮しなければならない。 Further, since the frequency of the reference zero-cross signal is not a fixed single frequency, a considerable amount of man-hours are required to determine the C and R constants of the filter 82 corresponding to a certain frequency range. Further, in determining the constants, it is necessary to take into consideration the characteristic variation of each element and the characteristic change due to temperature.

また、ＶＣＯ８３の電圧−周波数変換特性については、全入力電圧範囲で理想的な特性ではなく、上限や下限に近い電圧入力では特性が悪化する。 Further, the voltage-frequency conversion characteristics of the VCO 83 are not ideal characteristics in the entire input voltage range, but deteriorate in the voltage input near the upper limit or the lower limit.

さらに、アナログ回路で構成していることから外来ノイズの影響を受けやすく、安定したサンプリングクロックを出力するにはノイズの影響を受けにくくする必要がある。 Furthermore, since it is configured with an analog circuit, it is easily affected by external noise, and in order to output a stable sampling clock, it is necessary to make it less susceptible to noise.

測定アナログ信号をディジタルデータに変換するＡ/Ｄ変換器に入力されるサンプリングクロックの周波数が不正確であったり不安定であったりすると、測定アナログ信号とＡ/Ｄ変換器から変換出力されるディジタルデータの対応関係が低下し、高精度の高調波解析が期待できなくなる。 If the frequency of the sampling clock input to the A / D converter that converts the measurement analog signal into digital data is inaccurate or unstable, the measurement analog signal and the digital output converted from the A / D converter Correspondence of data is lowered, and high-precision harmonic analysis cannot be expected.

本発明は、このような従来の問題点に着目したものであり、その目的は、正確な周波数で特性が安定したサンプリングクロックに基づき測定アナログ信号をディジタルデータに変換でき、高精度の高調波解析が行える高調波解析装置を提供することにある。 The present invention pays attention to such conventional problems, and its purpose is to convert a measurement analog signal into digital data based on a sampling clock whose characteristics are stable at an accurate frequency, and to perform high-accuracy harmonic analysis. It is an object of the present invention to provide a harmonic analysis apparatus capable of performing the above.

このような課題を達成するために、請求項１の発明は、
測定アナログ信号をディジタル化して高調波の解析を行う高調波解析装置であって、
ディジタル回路で構成され、測定アナログ信号のゼロクロス信号に基づき、ゼロクロス信号のＮ倍の周波数を有し測定アナログ信号のディジタル化に用いるサンプリングクロックを生成するサンプリングクロック発生器を設けたことを特徴とする。 In order to achieve such a problem, the invention of claim 1
A harmonic analysis device that digitizes a measurement analog signal and analyzes harmonics,
A sampling clock generator comprising a digital circuit and having a frequency N times that of the zero cross signal and generating a sampling clock used for digitizing the measurement analog signal is provided based on the zero cross signal of the measurement analog signal. .

請求項２の発明は、請求項１記載の高調波解析装置において、
前記サンプリングクロック発生器は、ゼロクロス信号の１周期あたり何個のサンプリングクロックを出力するかを決めるための任意の定数を設定できる演算器を含むことを特徴とする。 The invention of claim 2 is the harmonic analysis apparatus of claim 1,
The sampling clock generator includes an arithmetic unit capable of setting an arbitrary constant for determining how many sampling clocks are output per cycle of the zero cross signal.

請求項３の発明は、請求項１記載の高調波解析装置において、
前記サンプリングクロック発生器は、何回分のゼロクロス信号の立ち上がりからサンプリングクロックを生成するかを決めるための任意の定数を設定できる演算器を含むことを特徴とする。 The invention of claim 3 is the harmonic analysis apparatus of claim 1,
The sampling clock generator includes an arithmetic unit that can set an arbitrary constant for determining how many times the zero-cross signal rises to generate the sampling clock.

請求項４の発明は、請求項２記載の高調波解析装置において、
前記演算器は、除算器、乗算器、シフタのいずれかで構成されることを特徴とする。 The invention of claim 4 is the harmonic analyzer according to claim 2,
The arithmetic unit is formed of any one of a divider, a multiplier, and a shifter.

請求項５の発明は、請求項３記載の高調波解析装置において、
前記演算器は、除算器、乗算器、シフタのいずれかで構成されることを特徴とする。 The invention of claim 5 is the harmonic analysis apparatus of claim 3,
The arithmetic unit is formed of any one of a divider, a multiplier, and a shifter.

請求項６の発明は、請求項１記載の高調波解析装置において、
前記サンプリングクロック発生器は、整数部と小数部の出力系統を有し小数部出力を加算するように構成された加算器を含むことを特徴とする。 The invention of claim 6 is the harmonic analysis apparatus according to claim 1,
The sampling clock generator includes an adder having an output system of an integer part and a decimal part and configured to add the decimal part output.

これらにより、正確な周波数で特性が安定したサンプリングクロックに基づき測定アナログ信号をディジタルデータに変換でき、高精度の高調波解析が行える高調波解析装置が実現できる。 Accordingly, it is possible to realize a harmonic analysis apparatus that can convert a measurement analog signal into digital data based on a sampling clock whose characteristics are stable at an accurate frequency, and perform high-accuracy harmonic analysis.

以下、本発明について、図面を用いて説明する。図１は本発明の一実施例を示すブロック図であり、図５と共通する部分には同一符号を付けて再度の説明は省略する。図１において、図５のＰＬＬ回路８に代えてサンプリングクロック発生器９が接続されている。 Hereinafter, the present invention will be described with reference to the drawings. FIG. 1 is a block diagram showing an embodiment of the present invention. Components common to those in FIG. In FIG. 1, a sampling clock generator 9 is connected in place of the PLL circuit 8 of FIG.

サンプリングクロック発生器９は、ゼロクロス検出器７から出力されるゼロクロス信号の周波数のＮ倍のディジタル信号を生成し、これをＡ／Ｄ変換のタイミングを制御するサンプリングクロックとしてＡＤＣ３に入力する。 The sampling clock generator 9 generates a digital signal N times the frequency of the zero cross signal output from the zero cross detector 7, and inputs this digital signal to the ADC 3 as a sampling clock for controlling the timing of A / D conversion.

図２は図１のサンプリングクロック発生器９の具体例を示すブロック図である。図２において、立ち上がりエッジ検出器１０は、入力されるゼロクロス信号の立ち上がりエッジを検出することによりパルスを１つ生成し、パルスカウンタ１１に出力する。 FIG. 2 is a block diagram showing a specific example of the sampling clock generator 9 of FIG. In FIG. 2, the rising edge detector 10 generates one pulse by detecting the rising edge of the input zero cross signal and outputs the pulse to the pulse counter 11.

パルスカウンタ１１には、ゼロクロス検出器７から入力されるゼロクロス信号の他、図示しない基準クロック発生源から一定間隔のパルス列よりなる基準クロックも入力されている。そして、ゼロクロス検出器７のゼロクロス信号パルスから次のゼロクロス信号パルスまでの時間、基準クロックのパルス数をカウントする。カウント終了後、そのカウント値をメモリ１２に出力する。 In addition to the zero-cross signal input from the zero-cross detector 7, the pulse counter 11 also receives a reference clock composed of a pulse train at regular intervals from a reference clock generation source (not shown). The time from the zero cross signal pulse of the zero cross detector 7 to the next zero cross signal pulse and the number of pulses of the reference clock are counted. After the count is completed, the count value is output to the memory 12.

メモリ１２は、パルスカウンタ１１の出力をＭ個保存できる領域を持っている。立ち上がりエッジ検出器１０の出力パルスがあるごとに、パルスカウンタ１１のカウント値出力はメモリ１２に保存される。１回目の立ち上がりエッジ検出器１０の出力パルスによりメモリ１２のメモリ領域１にパルスカウンタ１１のカウント値出力が保存され、２回目の立ち上がりエッジ検出器１０の出力パルスによりメモリ１２のメモリ領域２にパルスカウンタ１１のカウント値出力が保存され、Ｍ回目の立ち上がりエッジ検出器１０の出力パルスによりメモリ１２のメモリ領域Ｍにパルスカウンタ１１のカウント値出力が保存される。 The memory 12 has an area where M outputs of the pulse counter 11 can be stored. Every time there is an output pulse from the rising edge detector 10, the count value output from the pulse counter 11 is stored in the memory 12. The count value output of the pulse counter 11 is stored in the memory area 1 of the memory 12 by the output pulse of the first rising edge detector 10, and the memory area 2 of the memory 12 is pulsed by the output pulse of the second rising edge detector 10. The count value output of the counter 11 is stored, and the count value output of the pulse counter 11 is stored in the memory area M of the memory 12 by the output pulse of the Mth rising edge detector 10.

そして、（Ｍ＋１）回目の立ち上がりエッジ検出器１０の出力パルスではメモリ１２の先頭に戻ってメモリ領域１にパルスカウンタ１１のカウント値出力が保存され、（Ｍ＋２）回目の立ち上がりエッジ検出器１０の出力パルスではメモリ１２のメモリ領域２にパルスカウンタ１１のカウント値出力が保存される。 Then, the output pulse of the (M + 1) th rising edge detector 10 returns to the beginning of the memory 12 and the count value output of the pulse counter 11 is stored in the memory area 1, and the output of the (M + 2) th rising edge detector 10 is output. In the pulse, the count value output of the pulse counter 11 is stored in the memory area 2 of the memory 12.

加算器１３は、メモリ１２のメモリ領域１〜Ｍまでに保存されているパルスカウンタ１１のカウント値をすべて加算し、加算結果を２進数で演算器１４に出力する。 The adder 13 adds all the count values of the pulse counter 11 stored in the memory areas 1 to M of the memory 12 and outputs the addition result to the calculator 14 in binary.

演算器１４は、除算器、乗算器、シフタなどで構成される。除算器の場合、定数１として数値Ｎが入力され、加算器１３の加算出力をＮで除算した数値が出力される。乗算器の場合、定数１として（１／Ｎ）を計算した数値が入力され、加算器１３の加算出力に（１／Ｎ）を乗算した数値が出力される。Ｎが２のべき数の場合、シフタを用いることもできる。シフタの場合、定数１として（ｌｏｇ_２Ｎ）を計算した数値が入力され、加算器１３の加算出力を右へ（ｌｏｇ_２Ｎ）ビット分シフトした数値が出力される。 The arithmetic unit 14 includes a divider, a multiplier, a shifter, and the like. In the case of a divider, a numerical value N is input as the constant 1, and a numerical value obtained by dividing the addition output of the adder 13 by N is output. In the case of a multiplier, a numerical value obtained by calculating (1 / N) as a constant 1 is input, and a numerical value obtained by multiplying the addition output of the adder 13 by (1 / N) is output. When N is a power of 2, a shifter can be used. In the case of a shifter, a numerical value obtained by calculating (log ₂ N) as a constant 1 is input, and a numerical value obtained by shifting the addition output of the adder 13 to the right by (log ₂ N) bits is output.

演算器１５も、除算器、乗算器、シフタなどで構成される。除算器の場合、定数２として数値Ｍが入力され、演算器１４の出力をＭで除算した数値が出力される。乗算器の場合は、定数２として（１／Ｍ）を計算した数値が入力され、演算器１４の出力に（１／Ｍ）を乗算した数値が出力される。Ｍが２のべき数の場合、シフタを用いることもできる。シフタの場合、定数２として（ｌｏｇ_２Ｍ）を計算した数値が入力され、演算器１４の出力を右へ（ｌｏｇ_２Ｍ）ビット分シフトした数値が出力される。 The computing unit 15 is also composed of a divider, a multiplier, a shifter, and the like. In the case of a divider, a numerical value M is input as the constant 2, and a numerical value obtained by dividing the output of the arithmetic unit 14 by M is output. In the case of a multiplier, a numerical value obtained by calculating (1 / M) as a constant 2 is input, and a numerical value obtained by multiplying the output of the arithmetic unit 14 by (1 / M) is output. When M is a power of 2, a shifter can be used. In the case of a shifter, a numerical value obtained by calculating (log ₂ M) as a constant 2 is input, and a numerical value obtained by shifting the output of the computing unit 14 to the right by (log ₂ M) bits is output.

加算器１６の一方の入力端子には演算器１５の出力値が入力され、他方の入力端子にはラッチ１７を介して加算器１６の小数部の出力値（積み残し）が入力される。この加算器１６は整数部と小数部の出力系統を備えていて、整数部出力はダウンカウンタ１８に入力され、小数部出力はラッチ１７を介して加算器１６の他方の入力端子に入力されている。 The output value of the computing unit 15 is input to one input terminal of the adder 16, and the output value (unstacked) of the decimal part of the adder 16 is input to the other input terminal via the latch 17. This adder 16 includes an integer part and a decimal part output system. The integer part output is input to the down counter 18, and the decimal part output is input to the other input terminal of the adder 16 via the latch 17. Yes.

ダウンカウンタ１８には、加算器１６の整数部出力値の他、図示しない基準クロック発生源から一定間隔のパルス列よりなる基準クロックが入力され、カウント値判定回路１９から制御パルスが入力されている。カウント値判定回路１９から制御パルスが入力されることにより加算器１６の整数部出力値をカウント初期値としてセットし、基準クロックパルスが入ってくる毎にカウント初期値から１カウントずつカウントダウンしていく。カウント値が１になると、カウント値判定回路１９から制御パルスが入力され、次の基準クロックのパルスが入ったタイミングで、加算器１６の整数部出力値をカウント初期値としてセットする。 In addition to the integer part output value of the adder 16, the down counter 18 is supplied with a reference clock composed of a pulse train of a constant interval from a reference clock generation source (not shown), and a control pulse is inputted from the count value determination circuit 19. When the control pulse is input from the count value determination circuit 19, the integer part output value of the adder 16 is set as the count initial value, and every time the reference clock pulse is input, the count down is performed by one count from the count initial value. . When the count value becomes 1, a control pulse is input from the count value determination circuit 19, and the integer part output value of the adder 16 is set as the initial count value at the timing when the next reference clock pulse is input.

カウント値判定回路１９は、ダウンカウンタ１８のカウント値が１になったことを検出判定してパルスを出力する。このカウント値判定回路１９の出力パルスは、Ａ／Ｄ変換のタイミングを制御するサンプリングクロックとしてＡＤＣ３に入力されるとともに、ダウンカウンタ１８に制御パルスとして入力され、さらにラッチ１７にラッチパルスとして入力される。 The count value determination circuit 19 detects that the count value of the down counter 18 has become 1, and outputs a pulse. The output pulse of the count value determination circuit 19 is input to the ADC 3 as a sampling clock for controlling the A / D conversion timing, input to the down counter 18 as a control pulse, and further input to the latch 17 as a latch pulse. .

ラッチ１７のラッチ端子には、カウント値判定回路１９の出力パルスが入力される。ラッチ１７は、カウント値判定回路１９からダウンカウンタ１８のカウント値１の判定パルスが出力される毎に加算器１６の小数部出力をラッチし、加算器１６の他方の入力端子に入力する。 The output pulse of the count value determination circuit 19 is input to the latch terminal of the latch 17. The latch 17 latches the decimal part output of the adder 16 every time a count value 1 determination pulse of the down counter 18 is output from the count value determination circuit 19, and inputs it to the other input terminal of the adder 16.

このような構成において、演算器１４に定数１として入力される数値Ｎは、ゼロクロス信号の１周期あたり何個のサンプリングクロックを出力するかを決める数値である。演算器１５に定数２として入力される数値Ｍは、何回分のゼロクロス信号の立ち上がりからサンプリングクロックを生成するかを決める数値である。 In such a configuration, the numerical value N input as a constant 1 to the computing unit 14 is a numerical value that determines how many sampling clocks are output per cycle of the zero-cross signal. A numerical value M inputted as a constant 2 to the arithmetic unit 15 is a numerical value that determines how many times the zero-cross signal rises to generate the sampling clock.

ここで、ゼロクロス信号がジッターを持っている場合、この数値Ｍが大きいほどアベレージング効果が大きくなり、ゼロクロス信号のジッターがサンプリングクロックのジッターとして与える影響は小さくなる。 When the zero cross signal has jitter, the averaging effect increases as the numerical value M increases, and the influence of the jitter of the zero cross signal as the jitter of the sampling clock decreases.

また、ゼロクロス信号に全くジッターがないものとすると、数値Ｍが大きくなることによって基準クロックの分解能より高い分解能でゼロクロス信号の立ち上がりを検出できることになり、サンプリングクロックの周波数精度が高くなる。 If the zero cross signal has no jitter at all, the numerical value M increases, so that the rising edge of the zero cross signal can be detected with a resolution higher than the resolution of the reference clock, and the frequency accuracy of the sampling clock increases.

図３はゼロクロス信号にジッターがないときの各部の波形・数値例図であり、Ｎ＝５、Ｍ＝２の例を示している。 FIG. 3 is a waveform / numerical example diagram of each part when there is no jitter in the zero cross signal, and shows an example of N = 5 and M = 2.

図４はゼロクロス信号にジッターがあるときの各部の波形・数値例図であり、Ｎ＝５、Ｍ＝２の例を示している。 FIG. 4 is a waveform / numerical example diagram of each part when there is jitter in the zero cross signal, and shows an example of N = 5 and M = 2.

図６に示すＰＬＬ回路８では、図７に示すようにゼロクロス信号(b)の立ち上がりとサンプリングクロック(c)の立ち上がりが一致していたが、図２に示すサンプリングクロック発生器９の場合、図３および図４に示すようにゼロクロス信号(a)の立ち上がりとサンプリングクロックに対応するカウント値判定回路１９の出力(n)の立ち上がりは必ずしも一致しない。 In the PLL circuit 8 shown in FIG. 6, the rising edge of the zero cross signal (b) coincides with the rising edge of the sampling clock (c) as shown in FIG. 7, but in the case of the sampling clock generator 9 shown in FIG. 3 and FIG. 4, the rising edge of the zero cross signal (a) does not necessarily coincide with the rising edge of the output (n) of the count value determination circuit 19 corresponding to the sampling clock.

ゼロクロス信号の立ち上がりとサンプリングクロックが一致し、さらにゼロクロス信号の立ち上がりと同じ時刻にＡ／Ｄ変換されたディジタルデータを先頭にＤＳＰがメモリに保存し、このウインドウのデータを使ってＤＳＰがＦＦＴ演算を行ったとき、ＦＦＴ演算の結果は、ウインドウの先頭の位置を０ｄｅｇとした基本波成分の位相が算出できる。 The rising edge of the zero cross signal coincides with the sampling clock, and the DSP stores the digital data A / D converted at the same time as the rising edge of the zero cross signal in the memory, and the DSP performs the FFT operation using the data in this window. When this is done, the phase of the fundamental wave component can be calculated as the result of the FFT operation with the top position of the window being 0 deg.

しかし、このウインドウの先頭位置に対する基本波成分の位相を算出する必要がない場合には、ゼロクロス信号の立ち上がりとサンプリングクロックの立ち上がりを一致させる必要はない。 However, when it is not necessary to calculate the phase of the fundamental wave component with respect to the head position of this window, it is not necessary to make the rising edge of the zero cross signal coincide with the rising edge of the sampling clock.

図２において、加算器１６で演算器１５の出力値とラッチ１７の出力値（積み残し）を加算することにより、ダウンカウンタ１８にセットされる値は前回までの積み残しを考慮した値になるため、サンプリングクロックの周期の理想値とのずれは、長い時間を経過した後でも基準クロックの３個分以下になる。 In FIG. 2, by adding the output value of the arithmetic unit 15 and the output value of the latch 17 (unstacked) by the adder 16, the value set in the down counter 18 becomes a value in consideration of the unstacked up to the previous time. The deviation of the sampling clock period from the ideal value is three or less of the reference clocks even after a long time has elapsed.

この基準クロック３個分以下の内訳は、ゼロクロス信号と基準クロックが同期していないことによる最初のゼロクロス信号の立ち上がりと立ち上がりエッジ検出器１０の出力との時間のずれに対応する最大基準クロック１個分と、（Ｍ＋１）個後の立ち上がりエッジ検出器１０の出力とゼロクロス信号の立ち上がりとの時間のずれに対応する最大基準クロック１個分と、加算器１６の小数部出力の最大値０．９９９９・・・に対応する最大基準クロック１個分となる。 The breakdown of three reference clocks or less is one maximum reference clock corresponding to the time lag between the rising edge of the first zero cross signal and the output of the rising edge detector 10 due to the zero cross signal and the reference clock being out of synchronization. Minute, one maximum reference clock corresponding to the time lag between the output of the rising edge detector 10 after (M + 1) and the rising edge of the zero-cross signal, and the maximum value of the decimal part output of the adder 16 0.9999 Is one maximum reference clock corresponding to.

サンプリグクロックの理想値とのずれは、基準クロックの３個分以下なので、基準クロックが比較的低い周波数でも精度良くサンプリグクロックが発生できる。また、基準クロックが高くできる場合は、より精度良くサンプリグクロックが発生できる。 Since the deviation from the ideal value of the sampling clock is three or less of the reference clock, the sampling clock can be generated with high accuracy even when the reference clock has a relatively low frequency. Further, when the reference clock can be increased, the sampling clock can be generated with higher accuracy.

正規化された信号に内部ノイズが重畳されていることに起因して、ゼロクロス検出器７の出力信号がジッターを持っている場合でも、Ｍを大きくすることにより安定したサンプリングクロックを生成できる。Ｍを大きくするためには、メモリ１２の容量を増やすとともに加算器１３の加算可能個数を増やせばよく、容易である。 Even when the output signal of the zero cross detector 7 has jitter due to the internal noise superimposed on the normalized signal, a stable sampling clock can be generated by increasing M. In order to increase M, it is easy to increase the capacity of the memory 12 and increase the number of adders 13 that can be added.

図２に示すサンプリングクロック発生器９は、ディジタル回路で構成することからアナログ素子のＣやＲが不要になり、定数決定の必要がなく、ばらつきや温度の影響もない。 Since the sampling clock generator 9 shown in FIG. 2 is composed of a digital circuit, analog elements C and R are unnecessary, constants need not be determined, and variations and temperature are not affected.

また、ＶＣＯに対応する回路もアナログではなく、ディジタル回路で実現するため、理想的な特性に近づけることができ、外来ノイズに対しても影響を受けにくい。 In addition, since the circuit corresponding to the VCO is realized not by analog but by a digital circuit, it can be brought close to an ideal characteristic and hardly affected by external noise.

パルスカウンタ１１の最大カウント可能数を大きくすることにより、基準信号が低い周波数でも高調波解析可能である。基準信号が高い周波数では、基準クロックの周波数を高くすれば、精度良くサンプリグクロックが発生できる。 By increasing the maximum countable number of the pulse counter 11, harmonic analysis can be performed even at a low frequency reference signal. When the frequency of the reference signal is high, the sampling clock can be generated with high accuracy by increasing the frequency of the reference clock.

演算器１４の定数１や演算器１５の定数２を可変にすることにより、簡単に分周比やアベレージング効果を変更することができる。 By making the constant 1 of the computing unit 14 and the constant 2 of the computing unit 15 variable, the frequency division ratio and the averaging effect can be easily changed.

なお上記実施例では、パルスカウンタ１１の基準クロックとダウンカウンタ１８の基準クロックとして同一のものを使う例を示したが、同一である必要はなく、異なっていても良い。その場合は、ダウンカウンタ１８にセットする値を加算器１６の整数部出力に適切な数値を乗算したり、除算したりすればよい。また、演算器１５の出力に適切な数値を乗算したり、除算してもよい。 In the above embodiment, the same clock is used as the reference clock of the pulse counter 11 and the down counter 18, but it is not necessary to be the same and may be different. In that case, the value set in the down counter 18 may be multiplied or divided by an appropriate numerical value to the integer part output of the adder 16. Further, the output of the arithmetic unit 15 may be multiplied or divided by an appropriate numerical value.

また、パルスカウンタ１１の基準クロックとダウンカウンタ１８の基準クロックとして同一のものを使う場合、基準クロックの周波数の絶対的な精度は必要ない。温度などの影響で、基準クロックの周波数がドリフトした場合でも、ゼロクロス信号の周期を基準クロックでカウントし、同じ基準クロックを使ってダウンカウンタ１８をダウンカウントしてＡＤＣ３へのサンプリングクロックを作っているからである。 Further, when the same clock is used as the reference clock of the pulse counter 11 and the reference clock of the down counter 18, the absolute accuracy of the frequency of the reference clock is not necessary. Even when the frequency of the reference clock drifts due to the influence of temperature or the like, the period of the zero cross signal is counted with the reference clock, and the down counter 18 is down-counted using the same reference clock to create a sampling clock to the ADC 3. Because.

また、上記実施例では、入力端子１に入力される測定アナログ信号から、Ａ／Ｄ変換される信号とゼロクロス信号の両方を得ているが、ゼロクロス信号を別の入力端子に入力される測定アナログ信号から得てもよい。 In the above embodiment, both the A / D converted signal and the zero cross signal are obtained from the measurement analog signal input to the input terminal 1, but the zero cross signal is input to another input terminal. It may be obtained from the signal.

以上説明したように、本発明によれば、正確な周波数で特性が安定したサンプリングクロックに基づき測定アナログ信号をディジタルデータに変換でき、高精度の高調波解析が行える高調波解析装置を実現することができる。 As described above, according to the present invention, it is possible to realize a harmonic analysis apparatus that can convert a measurement analog signal into digital data based on a sampling clock whose characteristics are stable at an accurate frequency and perform high-accuracy harmonic analysis. Can do.

本発明の一実施例を示すブロック図である。It is a block diagram which shows one Example of this invention. 図１のサンプリングクロック発生器９の具体例を示すブロック図である。It is a block diagram which shows the specific example of the sampling clock generator 9 of FIG. ゼロクロス信号にジッターがないときの図２各部の波形・数値例図である。FIG. 3 is a waveform / numerical example diagram of each part of FIG. 2 when there is no jitter in the zero-cross signal. ゼロクロス信号にジッターがあるときの図２各部の波形・数値例図である。FIG. 3 is a waveform / numerical example diagram of each part of FIG. 2 when there is jitter in the zero-cross signal. 従来の高調波解析装置の一例を示すブロック図である。It is a block diagram which shows an example of the conventional harmonic analyzer. 図５のＰＬＬ回路８の一例を示すブロック図である。FIG. 6 is a block diagram illustrating an example of a PLL circuit 8 in FIG. 5. 図５の構成における各部の波形例図である。FIG. 6 is a waveform example diagram of each part in the configuration of FIG. 5.

符号の説明Explanation of symbols

９サンプリングクロック発生器
１０エッジ検出器
１１パルスカウンタ
１２メモリ
１３,１６加算器
１４,１５演算器
１７ラッチ
１８ダウンカウンタ
１９カウント値判定回路
DESCRIPTION OF SYMBOLS 9 Sampling clock generator 10 Edge detector 11 Pulse counter 12 Memory 13, 16 Adder 14, 15 Calculator 17 Latch 18 Down counter 19 Count value judgment circuit

Claims

測定アナログ信号をディジタル化して高調波の解析を行う高調波解析装置であって、
ディジタル回路で構成され、測定アナログ信号のゼロクロス信号に基づき、ゼロクロス信号のＮ倍の周波数を有し測定アナログ信号のディジタル化に用いるサンプリングクロックを生成するサンプリングクロック発生器を設けたことを特徴とする高調波解析装置。 A harmonic analysis device that digitizes a measurement analog signal and analyzes harmonics,
A sampling clock generator comprising a digital circuit and having a frequency N times that of the zero cross signal and generating a sampling clock used for digitizing the measurement analog signal is provided based on the zero cross signal of the measurement analog signal. Harmonic analyzer.

前記サンプリングクロック発生器は、ゼロクロス信号の１周期あたり何個のサンプリングクロックを出力するかを決めるための任意の定数を設定できる演算器を含むことを特徴とする請求項１記載の高調波解析装置。 2. The harmonic analysis apparatus according to claim 1, wherein the sampling clock generator includes an arithmetic unit capable of setting an arbitrary constant for determining how many sampling clocks are output per cycle of the zero cross signal. .

前記サンプリングクロック発生器は、何回分のゼロクロス信号の立ち上がりからサンプリングクロックを生成するかを決めるための任意の定数を設定できる演算器を含むことを特徴とする請求項１記載の高調波解析装置。 2. The harmonic analysis apparatus according to claim 1, wherein the sampling clock generator includes an arithmetic unit capable of setting an arbitrary constant for determining how many times the zero-cross signal rises to generate the sampling clock.

前記演算器は、除算器、乗算器、シフタのいずれかで構成されることを特徴とする請求項２記載の高調波解析装置。 3. The harmonic analysis apparatus according to claim 2, wherein the arithmetic unit is configured by any one of a divider, a multiplier, and a shifter.

前記演算器は、除算器、乗算器、シフタのいずれかで構成されることを特徴とする請求項３記載の高調波解析装置。 4. The harmonic analysis apparatus according to claim 3, wherein the arithmetic unit is configured by any one of a divider, a multiplier, and a shifter.

前記サンプリングクロック発生器は、整数部と小数部の出力系統を有し小数部出力を加算するように構成された加算器を含むことを特徴とする請求項１記載の高調波解析装置。

2. The harmonic analysis apparatus according to claim 1, wherein the sampling clock generator includes an adder having an output system of an integer part and a decimal part and configured to add decimal part outputs.