JP3194388B2 - Data separator for FDD - Google Patents
Data separator for FDDInfo
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Description
【0001】[0001]
【産業上の利用分野】この発明は、FDD(フロッピー
ディスク装置)からのリードデータ信号をデータパルス
とクロックパルスに分離するウィンドゥ信号を発生する
FDD用データセパレータに関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an FDD data separator for generating a window signal for separating a read data signal from an FDD (floppy disk device) into a data pulse and a clock pulse.
【0002】[0002]
【従来の技術】一般に、FDC(フロッピーディスクコ
ントローラ)ではFDDから送られて来るMFM記録方
式のリードデータ信号を正しくクロックパルスとデータ
パルスに分離する為に、リードデータ信号の周波数変化
に追従するウィンドゥ信号を発生するFDD用データセ
パレータを必要とする。このデータセパレータは一般に
アナログVFO(可変周波数発生器)を用いてウィンド
ゥ信号を発生させるが、このアナログVFOデータセパ
レータは、温度によってフィルタ特性が変わるなどの外
部環境の影響を受け易く、外付け部品(抵抗、コンデン
サ)を必要とする等の欠点があった。そこで、近年、論
理回路のみで構成したデジタルVFOデータセパレータ
が知られている。この種のデータセパレータは図9に示
す如く、位相比較回路1、バイアス発生回路2、デジタ
ルVFO3、データセパレート回路4を有し、リードデ
ータ信号の周波数変化に追従するウィンドゥ信号を発生
させる為に、位相比較回路1は図10に示す如くウィン
ドゥ信号の半周期の中心と、リードデータ信号との位相
を検出し、この比較結果でバイアス発生回路2のバイア
ス値を変化させ、このバイアス値をもってデジタルVF
O3の発振周波数を制御し、このデジタルVFO3の出
力をウィンドゥ信号として位相比較回路1にフィードバ
ックするPLL構成となっている。このように構成され
たデータセパレータにおいては、デジタルVFO3の発
振周波数を制御することにより、リードデータ信号にロ
ック(同期)した正確なウィンドゥ信号が得られる。と
ころで、FDDで一般に使用されているシフトセレクタ
方式のフォーマットでは、図11に示す如くIDフィー
ルド、データフィールドの先頭にそれぞれシンク(SY
NC)フィールドがあり、このシンクフィールドは“0
0”データで構成されている為、クロックパルスのみで
等間隔(3.5インチ2DD、MFM記録方式では4u
s)のパルス列となる。このため、前後パルスからの干
渉が等しくなり、それらの合成波形のピーク部分におい
てはピークシフトと呼ばれる“ずれ”は生じない。した
がって、このシンクフィールドのパルス列にロックさせ
れば、すばやくロックインし、正確なウィンドゥ信号が
得られる。2. Description of the Related Art Generally, in an FDC (Floppy Disk Controller), a window for following a frequency change of a read data signal in order to correctly separate a read data signal of the MFM recording system sent from the FDD into a clock pulse and a data pulse. It requires a data separator for FDD that generates a signal. This data separator generally generates a window signal using an analog VFO (variable frequency generator). However, the analog VFO data separator is easily affected by an external environment such as a change in filter characteristics depending on temperature. Resistance and capacitor). Therefore, in recent years, a digital VFO data separator composed of only a logic circuit has been known. As shown in FIG. 9, this type of data separator includes a phase comparison circuit 1, a bias generation circuit 2, a digital VFO 3, and a data separation circuit 4, and generates a window signal that follows a change in the frequency of a read data signal. As shown in FIG. 10, the phase comparison circuit 1 detects the center of the half cycle of the window signal and the phase of the read data signal, and changes the bias value of the bias generation circuit 2 based on the comparison result.
It has a PLL configuration that controls the oscillation frequency of O3 and feeds back the output of this digital VFO3 as a window signal to the phase comparison circuit 1. In the data separator configured as described above, by controlling the oscillation frequency of the digital VFO 3, an accurate window signal locked (synchronized) with the read data signal can be obtained. By the way, in the format of the shift selector system generally used in FDD, as shown in FIG. 11, a sync (SY) is placed at the head of the ID field and the data field, respectively.
NC) field, and the sync field is “0”.
Since it is composed of 0 "data, it is equally spaced (3.5 inch 2DD, 4u in the MFM recording method)
s). For this reason, the interference from the preceding and succeeding pulses becomes equal, and no "shift" called a peak shift occurs in the peak portion of the composite waveform. Therefore, by locking to the pulse train of the sync field, lock-in can be performed quickly, and an accurate window signal can be obtained.
【0003】[0003]
【発明が解決しようとする課題】このようにウィンドゥ
信号をシンクフィールドのパルス列にロックさせれば、
ウィンドゥ信号をリードデータ信号に対して迅速に追従
させることが可能となるが、従来においてはそれ以上の
高速追従までも期待できるものではなかった。そこで、
本出願人は先に、特願平第2−246206号(発明の
名称:FDD用データセパレータ)において、リードデ
ータ信号のうちシンクフィールドの期間内において、リ
ードデータ信号とウィンドゥ信号との位相の他にリード
データ信号の周期をも考慮してデジタルVFOの発振周
波数を制御し、ウィンドゥ信号の高速追従を可能とした
技術を提案した。この種のものにおいて、シンクパター
ンにすばやくロック・インし、正確なウィンドゥ信号を
得た後は、ディスクの冗長な回転変動要素による周期的
な変動のみ追従させるように、リードデータ信号に対す
るウィンドゥ信号の追従方式を切り換える必要がある。
この発明の課題は、リードデータ信号に対するウィンド
ゥ信号の追従方式をリードデータ信号のシンクフィール
ド検出時とデータフィールド検出時とで切り換えること
により、リードデータ信号のシンクパターンにすばやく
ロック・インし、正確なウィンドゥ信号を得た後はディ
スクの冗長な回転変動にのみ追従できるようにすること
である。As described above, if the window signal is locked to the pulse train of the sync field,
Although it is possible to cause the window signal to quickly follow the read data signal, it has not been possible to expect even higher speed follow-up in the related art. Therefore,
The present applicant previously disclosed in Japanese Patent Application No. 2-246206 (Title of Invention: FDD data separator) a phase difference between a read data signal and a window signal during a sync field period of a read data signal. A technique for controlling the oscillation frequency of the digital VFO in consideration of the period of the read data signal and enabling high-speed tracking of the window signal was proposed. In this type, after quickly locking in to the sync pattern and obtaining an accurate window signal, the window signal for the read data signal is controlled so that only the periodic fluctuation due to the redundant rotation fluctuation element of the disk is followed. It is necessary to switch the tracking method.
An object of the present invention is to quickly lock in a sync pattern of a read data signal by switching a method of following a window signal with respect to a read data signal between a sync field detection of a read data signal and a data field detection of the read data signal. After obtaining the window signal, it is necessary to be able to follow only the redundant rotation fluctuation of the disk.
【0004】[0004]
【課題を解決するための手段】この発明の手段は次の通
りである。 (1)、デジタルVFOはFDDからのリードデータ信
号をデータパルスとクロックパルスに分離する為のウィ
ンドゥ信号を発生する。 (2)、位相比較回路はFDDから送られて来るリード
データ信号のうちシンクフィールドの期間内において、
リードデータ信号とウィンドゥ信号との位相を比較す
る。 (3)、周期測定回路はFDDから送られて来るリード
データ信号のうちシンクフィールドの期間内において、
リードデータ信号の周期を測定する。 (4)、バイアス値発生回路は前記位相比較回路および
周期測定回路の出力結果から前記デジタルVFOに入力
されるバイアス値を発生する。この場合、デジタルVF
Oに入力されるバイアス値を変化させることにより、デ
ジタルVFOから出力されるウィンドゥ信号の発振周波
数を制御する。 ここで、バイアス値発生回路は周期測定回路の出力値を
位相比較回路の比較結果に基づいて補正する第1の演算
回路と、リードデータ信号のシンクフィールド検出時に
は第1の演算回路で補正された値をデジタルVFOに入
力されるバイアス値として直接出力し、データフィール
ド検出時にはシンクフィールド検出時のバイアス値が基
準値として補正された値を切り換え出力する切換回路
と、この切換回路から出力されたバイアス値を一時保持
する保持回路と、この保持回路内のバイアス値を位相比
較回路の比較結果に基づいて補正すると共に、この補正
値を切換回路の入力値とする第2の演算回路を具備して
成る。The means of the present invention are as follows. (1) The digital VFO generates a window signal for separating the read data signal from the FDD into a data pulse and a clock pulse. (2) In the read data signal sent from the FDD, the phase comparison circuit
The phases of the read data signal and the window signal are compared. (3) In the period measurement circuit, in the period of the sync field of the read data signal sent from the FDD,
Measure the period of the read data signal. (4) The bias value generation circuit generates a bias value to be input to the digital VFO from output results of the phase comparison circuit and the cycle measurement circuit. In this case, the digital VF
The oscillation frequency of the window signal output from the digital VFO is controlled by changing the bias value input to O. Here, the bias value generation circuit corrects the output value of the period measurement circuit based on the comparison result of the phase comparison circuit, and the bias value generation circuit corrects the output value when the sync field of the read data signal is detected. A switching circuit for directly outputting the value as a bias value input to the digital VFO, and switching and outputting a value obtained by correcting a bias value at the time of sync field detection as a reference value at the time of data field detection, and a bias output from this switching circuit. A holding circuit that temporarily holds the value, and a second arithmetic circuit that corrects the bias value in the holding circuit based on the comparison result of the phase comparison circuit and uses the correction value as an input value of the switching circuit. Become.
【0005】[0005]
【作用】この発明の手段の作用は次の通りである。い
ま、FDDから送られて来るMFM記録方式のリードデ
ータ信号のうちシンクフィールドの期間内において、位
相比較回路はFDDからのリードデータとウィンドゥ信
号との位相を比較し、また周期測定回路はリードデータ
信号の周期を測定する。この場合、位相比較および周期
測定はウィンドゥ信号の1周期毎に夫々行われる。ここ
で、バイアス値発生回路において、第1の演算回路は周
期測定回路の出力値を位相比較回路の比較結果に基づい
て補正する。すると、切換回路はこの第1の補正回路に
よって補正された値を出力する。この出力は保持回路に
一時保持されたのちデジタルVFOに入力される。これ
によってウィンドゥ信号の発振周波数が制御される為、
リードデータ信号に対してウィンドゥ信号は高速に追従
するようになる。一方、バイアス値発生回路において、
データフィールドの検出時、第2の演算回路は保持回路
に保持されているシンクフィールド検出時のバイアス値
を基準値として位相比較回路の比較結果に基づいて補正
すると共に、この補正値を切換回路に与え、この切換回
路から出力された補正値は保持回路に一時保持されたの
ちデジタルVFOに入力される。これによって、ウィン
ドゥ信号の発振周波数が制御される為、リードデータ信
号に対してウィンドゥ信号は低速に追従する。したがっ
て、リードデータ信号に対するウィンドゥ信号の追従方
式をリードデータ信号のシンクフィールド検出時とデー
タフィールド検出時とで切り換えることにより、リード
データ信号のシンクパターンにすばやくロック・イン
し、正確なウィンドゥ信号を得た後はディスクの冗長な
回転変動にのみ追従することができる。The operation of the means of the present invention is as follows. Now, during the sync field period of the read data signal of the MFM recording system sent from the FDD, the phase comparison circuit compares the phase of the read data from the FDD with the window signal, and the period measurement circuit reads the read data signal. Measure the period of the signal. In this case, the phase comparison and the cycle measurement are performed for each cycle of the window signal. Here, in the bias value generation circuit, the first arithmetic circuit corrects the output value of the cycle measurement circuit based on the comparison result of the phase comparison circuit. Then, the switching circuit outputs the value corrected by the first correction circuit. This output is temporarily held in the holding circuit and then input to the digital VFO. This controls the oscillation frequency of the window signal,
The window signal follows the read data signal at a high speed. On the other hand, in the bias value generation circuit,
When the data field is detected, the second arithmetic circuit corrects the bias value at the time of sync field detection held in the holding circuit based on the comparison result of the phase comparison circuit using the bias value as a reference value. The correction value output from the switching circuit is temporarily stored in the holding circuit and then input to the digital VFO. Thus, the oscillation frequency of the window signal is controlled, so that the window signal follows the read data signal at a low speed. Therefore, by switching the method of following the window signal to the read data signal between when the sync field of the read data signal is detected and when the data field is detected, the lock signal is quickly locked into the sync pattern of the read data signal, and an accurate window signal is obtained. After that, it can follow only the redundant rotation fluctuation of the disk.
【0006】[0006]
【実施例】以下、図1〜図8を参照して一実施例を説明
する。図1はFDD用データセパレータの全体構成を示
したブロック図である。FDD用データセパレータは発
振器11、同期回路12、追従制御回路13、データセ
パレート回路14を有し、また、追従制御回路13は位
相比較回路13−1、周期測定回路13−2、バイアス
値発生回路13−3、デジタルVFO13−4を有する
構成となっている。また、バイアス値発生回路13−3
は位相補正回路13−11、周波数補正回路13−1
2、セレクタ13−13、レジスタ13−14を有する
構成となっている。発振器11は16MHzの基本クロ
ック信号CKを発振出力し、同期回路12、位相比較回
路13−1、周期測定回路13−2、デジタルVFO1
3−4、データセパレート回路14に与える。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment will be described below with reference to FIGS. FIG. 1 is a block diagram showing the entire configuration of the FDD data separator. The FDD data separator includes an oscillator 11, a synchronization circuit 12, a tracking control circuit 13, and a data separation circuit 14, and the tracking control circuit 13 includes a phase comparison circuit 13-1, a period measurement circuit 13-2, and a bias value generation circuit. 13-3 and a digital VFO 13-4. The bias value generation circuit 13-3
Denotes a phase correction circuit 13-11 and a frequency correction circuit 13-1
2, a selector 13-13, and a register 13-14. The oscillator 11 oscillates and outputs a 16 MHz basic clock signal CK, and outputs a synchronization circuit 12, a phase comparison circuit 13-1, a period measurement circuit 13-2, and a digital VFO1.
3-4.
【0007】同期回路12にはFDDから送られて来る
リードデータ信号RDが入力されており、このリードデ
ータ信号RDは基本クロック信号CKに同期され、基本
クロック1周期(62.5ns)分の幅を持つリードパ
ルスDATAとして位相比較回路13−1、周期測定回
路13−2、データセパレート回路14に与えられる。[0007] A read data signal RD sent from the FDD is input to the synchronizing circuit 12, and the read data signal RD is synchronized with the basic clock signal CK and has a width corresponding to one period (62.5 ns) of the basic clock. Is given to the phase comparison circuit 13-1, the period measurement circuit 13-2, and the data separation circuit 14 as a read pulse DATA having
【0008】位相比較回路13−1はこのリードパルス
DATAとデジタルVFO13−4から出力されるウィ
ンドゥ信号WDの半周期の信号Q4との位相比較を行
い、その結果、リードパルスDATA、つまり、リード
データ信号RDが遅れ位相の場合あるいは位相が一致し
ている場合にはローレベルの符号信号+/−を出力し、
進み位相の場合にはハイレベルの符号信号+/−を出力
してバイアス値発生回路13−3に与えると共に、演算
制御信号ADCKを出力してバイアス値発生回路13−
3に与える。The phase comparison circuit 13-1 compares the phase of this read pulse DATA with the signal Q4 of a half cycle of the window signal WD output from the digital VFO 13-4, and as a result, the read pulse DATA, that is, the read data If the signal RD has a lagging phase or coincides in phase, a low-level sign signal +/- is output,
In the case of the advanced phase, a high-level sign signal +/- is output and supplied to the bias value generation circuit 13-3, and the arithmetic control signal ADCK is output to output the bias value generation circuit 13-.
Give to 3.
【0009】周期測定回路13−2はリードパルスDA
TAが入力される毎にその周期を測定し、予め決められ
ている基準周期(4us)との差分値を基本クロック1
周期(62.5ns)を重みとする5ビットデータF0
〜F4として出力し、バイアス値発生回路13−3に与
える。The period measuring circuit 13-2 has a read pulse DA
Each time a TA is input, its period is measured, and a difference value from a predetermined reference period (4 μs) is calculated as the basic clock 1.
5-bit data F0 having a period (62.5 ns) as a weight
To F4, and is supplied to the bias value generation circuit 13-3.
【0010】次に、バイアス値発生回路13−3におい
て、位相比較回路13−1から出力された符号信号+/
−は位相補正回路13−11、周波数補正回路13−1
2に与えられる。ここで、位相補正回路13−11は位
相比較回路13−1からの符号信号+/−に応じて周期
測定回路13−2の出力データF0〜F4を補正し、5
ビットデータQ0〜Q4をセレクタ13−13に与え
る。この場合、位相補正回路13−11は位相比較回路
13−1からの符号信号+/−がローレベルの時、周期
測定回路13−2の出力データF0〜F4に「1」を加
算し、また符号信号+/−がハイレベルの時、周期測定
回路13−2の出力データF0〜F4から「1」を減算
することによってデータF0〜F4の補正を行う。ま
た、周波数補正回路13−12は位相比較回路13−1
からの符号信号+/−に応じてレジスタ13−14から
の入力データD0〜D7を補正し、8ビットデータS0
〜S4をセレクタ13−13に与える。この場合、周波
数補正回路13−12は位相補正回路13−11と同様
に、位相比較回路13−1からの符号信号+/−がロー
レベルの時、入力データD0〜D7に「1」を加算し、
また符号信号+/−がハイレベルの時、入力データD0
〜D7から「1」を減算することによってデータD0〜
D7の補正を行う。Next, in the bias value generation circuit 13-3, the code signal + /
− Indicates the phase correction circuit 13-11 and the frequency correction circuit 13-1
2 given. Here, the phase correction circuit 13-11 corrects the output data F0 to F4 of the period measurement circuit 13-2 according to the code signal +/− from the phase comparison circuit 13-1, and
The bit data Q0 to Q4 are provided to the selector 13-13. In this case, the phase correction circuit 13-11 adds "1" to the output data F0 to F4 of the period measurement circuit 13-2 when the code signal +/- from the phase comparison circuit 13-1 is at a low level, and When the sign signal +/- is at the high level, the data F0 to F4 are corrected by subtracting "1" from the output data F0 to F4 of the cycle measuring circuit 13-2. Further, the frequency correction circuit 13-12 includes a phase comparison circuit 13-1.
The input data D0 to D7 from the registers 13-14 are corrected in accordance with the sign signal +/- from the
To S4 are given to the selector 13-13. In this case, like the phase correction circuit 13-11, the frequency correction circuit 13-12 adds "1" to the input data D0 to D7 when the code signal +/- from the phase comparison circuit 13-1 is at a low level. And
When the sign signal +/- is at a high level, the input data D0
By subtracting "1" from ~ D7, the data D0 ~
D7 is corrected.
【0011】セレクタ13−13は周波数補正回路13
−12からの入力データA0〜A7と位相補正回路13
−11からの入力データB0〜B7とを択一的に切換出
力するもので、フロッピーディスクコントローラ(FD
C)からの外部制御信号Cがセレクト信号として入力さ
れており、この外部制御信号Cがハイレベルのとき、周
波数補正回路13−12からの入力データA0〜A7を
出力し、外部制御信号Cがローレベルのとき、位相補正
回路13−11からの入力データB0〜B7を出力す
る。なお、外部制御信号Cはリードデータ信号のシンク
フィールド検出時にローレベル、データフィールド検出
時にハイレベルとなる信号である。The selector 13-13 includes a frequency correction circuit 13
-12 and the phase correction circuit 13
-11 to selectively output the input data B0 to B7 from the floppy disk controller (FD).
C) is input as a select signal, and when the external control signal C is at a high level, the input data A0 to A7 from the frequency correction circuit 13-12 are output, and the external control signal C is When the signal is at the low level, the input data B0 to B7 from the phase correction circuit 13-11 are output. The external control signal C is a signal that goes low when a sync field of the read data signal is detected and goes high when a data field is detected.
【0012】レジスタ13−14はセレクタ13−13
からの出力データX0〜X7を一時保持するもので、位
相比較回路13−1からの演算制御信号ADCKにした
がってセレクタ13−13からの出力データX0〜X
7、つまりレジスタ13−14への入力データD0〜C
7を保持する。このレジスタ13−14内に保持された
データQ0〜Q7は周波数補正回路13−12に入力さ
れて補正されると共にレジスタ13−14に与えられ
る。The register 13-14 has a selector 13-13.
The output data X0 to X7 from the selector 13-13 are temporarily stored in accordance with the operation control signal ADCK from the phase comparison circuit 13-1.
7, that is, input data D0 to C to the registers 13 to 14
Hold 7. The data Q0 to Q7 held in the registers 13-14 are input to the frequency correction circuit 13-12, corrected, and given to the registers 13-14.
【0013】デジタルVFO13−4はロード付きバイ
ナリカウンタ等を有する構成で、その8ビットデータQ
0〜Q7のうちビット出力Q5はバイアス値発生回路1
3−3からのバイアス値に応じた周波数のウィンドゥ信
号として出力し、またビット出力Q4はウィンドゥ信号
の半周期の信号(ウィンドゥ半周期信号)として出力す
る。ここで、ウィンドゥ信号はデータセパレート回路1
4等に与えられ、またウィンドゥ半周期信号Q4はフィ
ードバック信号として位相比較回路13−1に送られ
る。The digital VFO 13-4 has a configuration including a binary counter with a load, etc.
Bit output Q5 among 0 to Q7 is a bias value generation circuit 1
The signal is output as a window signal of a frequency corresponding to the bias value from 3-3, and the bit output Q4 is output as a signal of a half cycle of the window signal (window half cycle signal). Here, the window signal is a data separation circuit 1
4 and the like, and the window half-period signal Q4 is sent to the phase comparison circuit 13-1 as a feedback signal.
【0014】なお、データセパレート回路14は同期回
路12からのリードパルスDATAをデジタルVFO1
3−4からのウィンドゥ信号に基づいてデータパルスD
PとクロックパルスCPとに分離する。The data separating circuit 14 converts the read pulse DATA from the synchronizing circuit 12 into a digital VFO1.
Data pulse D based on the window signal from 3-4
P and a clock pulse CP.
【0015】次に、本実施例の動作を図2〜図8を参照
して説明する。先ず、リードデータ信号RDは同期回路
12によって基本クロック信号CKに同期され、基本ク
ロック1周期分の幅を持つパルス信号DATAとしてデ
ータセパレート回路14の他、位相比較回路13−1、
周期測定回路13−2に送られる。すると、位相比較回
路13−1は図2のタイムチャートに示す如く動作す
る。Next, the operation of this embodiment will be described with reference to FIGS. First, the read data signal RD is synchronized with the basic clock signal CK by the synchronizing circuit 12, and as a pulse signal DATA having a width of one cycle of the basic clock, in addition to the data separating circuit 14, the phase comparing circuit 13-1,
It is sent to the period measurement circuit 13-2. Then, the phase comparison circuit 13-1 operates as shown in the time chart of FIG.
【0016】位相比較回路13−1ではこのパルス信号
DATAの立ち上がりとデジタルVFO13−4から出
力されるウィンドゥ半周期信号Q4の立ち上がりとを比
較し、それらの位相比較を行う。その結果、図2Aに示
す如く、パルス信号DATA(リードデータ信号RD)
がウィンドゥ半周期信号Q4に対して遅れ位相の場合、
位相比較回路13−1はその検出に同期して符号信号+
/−をローレベルとし、またウィンドゥ半周期信号Q4
の立ち下がりに同期してワンショットパルスの演算制御
信号ADCKを出力する。また、図2Bに示す如く、パ
ルス信号DATAがウィンドゥ半周期信号Q4に対して
進み位相の場合、位相比較回路13−1はその検出に同
期して符号信号+/−をハイレベルとし、またウィンド
ゥ半周期信号Q4の立ち下がりに同期してワンショット
パルスの演算制御信号ADCKを出力する。なお、パル
ス信号DATAとウィンドゥ半周期信号Q4との位相が
同期している場合には演算制御信号ADCKの出力は得
られない(図2C参照)。The phase comparator 13-1 compares the rising of the pulse signal DATA with the rising of the window half-period signal Q4 output from the digital VFO 13-4, and compares their phases. As a result, as shown in FIG. 2A, the pulse signal DATA (read data signal RD)
Is delayed with respect to the window half-period signal Q4,
The phase comparison circuit 13-1 synchronizes with the detection and outputs the code signal +
/-Is set to low level, and the window half-period signal Q4
Outputs a one-shot pulse operation control signal ADCK in synchronization with the falling edge of the signal. Further, as shown in FIG. 2B, when the pulse signal DATA has a leading phase with respect to the window half cycle signal Q4, the phase comparison circuit 13-1 sets the code signal +/- to a high level in synchronization with the detection, and A one-shot pulse operation control signal ADCK is output in synchronization with the fall of the half cycle signal Q4. If the phase of the pulse signal DATA and the phase of the window half-period signal Q4 are synchronized, the output of the arithmetic control signal ADCK cannot be obtained (see FIG. 2C).
【0017】一方、周期測定回路13−2は図3のタイ
ムチャートに示す如く動作する。周期測定回路13−2
はパルス信号DATAが来る毎にその周期を測定し、基
準周期との差を基本クロック1周期を重みとするデータ
F0〜F4を出力する。例えば、周期測定回路13−2
は測定周期が基準周期と等しい場合(基準周期=4u
s)には、データF0〜F4として「00H(16進表
現、以下同じ)」を出力する(図3A参照)。また、図
3Bに示す如く、測定周期が基本周期に対して基本クロ
ック1周期分大きい場合(基本周期+1=4us+6
2.5ns)にはデータF0〜F4として「01H」を
出力する。逆に、図3Cに示す如く、測定周期から基準
周期に対して基本クロック1周期分小さい場合(基本周
期−1=4us−62.5ns)には、データF0〜F
4として「1FH」を出力する。On the other hand, the cycle measuring circuit 13-2 operates as shown in the time chart of FIG. Period measurement circuit 13-2
Measures the cycle every time the pulse signal DATA arrives, and outputs data F0 to F4 with the difference from the reference cycle as one cycle of the basic clock. For example, the cycle measuring circuit 13-2
Indicates that the measurement cycle is equal to the reference cycle (reference cycle = 4u)
As “s),“ 00H (hexadecimal expression, the same applies hereinafter) ”is output as data F0 to F4 (see FIG. 3A). Further, as shown in FIG. 3B, when the measurement period is larger than the basic period by one period of the basic clock (basic period + 1 = 4 us + 6).
In “2.5 ns”, “01H” is output as data F0 to F4. Conversely, as shown in FIG. 3C, when the measurement period is smaller than the reference period by one period of the basic clock (basic period−1 = 4 us−62.5 ns), the data F0 to F
As “4”, “1FH” is output.
【0018】図4は基準周期に対する差分値とそれに対
応して出力されるデータF0〜F4との関係を示し、差
分値「±0」を中心に差分値「−15」から「+15」
までの範囲内におけるデータF0〜F4の出力状態を示
している。しかして、バイアス値発生回路13−3は位
相比較回路13−1からの符号信号+/−および演算制
御信号ADCKに応じて周期測定回路13−2の出力デ
ータF0〜F4を基準にその値に補正を加え、バイアス
値としてデジタルVFO13−4に与える。FIG. 4 shows the relationship between the difference value with respect to the reference cycle and the data F0 to F4 output corresponding to the difference. The difference value is "-15" to "+15" with the difference value "± 0" being the center.
The output states of the data F0 to F4 in the range up to are shown. Thus, the bias value generation circuit 13-3 sets the value based on the output data F0 to F4 of the period measurement circuit 13-2 in accordance with the sign signal +/- from the phase comparison circuit 13-1 and the operation control signal ADCK. Correction is applied and given to the digital VFO 13-4 as a bias value.
【0019】図5はバイアス値発生回路13−3の動
作、特にリードデータ信号のシンクフィールド検出時の
動作(以下、高速追従モードと呼ぶ)を示したタイムチ
ャートで、周期測定回路13−2からデータF0〜F4
として「00H」が出力された場合を例に示している。
なお、周期測定回路13−2から「00H」のデータが
出力されるのは、上述した如く、測定周期と基準周期と
が等しい場合である。ここで、高速追従モードではFD
Cから出力される外部制御信号Cはローレベルとなって
おり、セレクタ13−13はこの外部制御信号Cに応じ
て位相補正回路13−11からの入力データB0〜B7
を出力し、レジスタ13−14に与える。先ず、図5A
に示す如くウィンドゥ半周期信号Q4に対してパルス信
号DATAが遅れ位相の場合、位相比較回路13−1か
らの符号信号+/−はローレベルとなり、また位相比較
回路13−1からはワンショットパルスの演算制御信号
ADCKが出力される。すると、位相補正回路13−1
1は周期測定回路13−2の出力値「00H」に「1」
を加算して出力し、その値「01H」はセレクタ13−
13を介してレジスタ13−14に与えられ、位相比較
回路13−1からの演算制御信号ADCKに応答してレ
ジスタ13−14に保持されるるしたがって、レジスタ
13−14の出力Q0〜Q7は「01H」となり、デジ
タルVFO13−4に与えられる。この場合、セレクタ
13−13において、その入力値下位3ビットB0、B
1、B2は“0”(ローレベル)に固定されており、そ
の結果、デジタルVFO13−4の入力値下位3ビット
BLD0、BLD1、BLD21、BLD3も“0”に
固定される。したがって、高速追従モードにおいて、デ
ジタルVFO13−4に入力されるバイアス値はBD
0、BD1、……BD4の5ビットデータとなる。FIG. 5 is a time chart showing the operation of the bias value generation circuit 13-3, particularly, the operation at the time of detecting the sync field of the read data signal (hereinafter, referred to as a high-speed tracking mode). Data F0 to F4
Is output as an example.
The data of “00H” is output from the cycle measurement circuit 13-2 when the measurement cycle is equal to the reference cycle, as described above. Here, in the high-speed following mode, the FD
The external control signal C output from C is at a low level, and the selector 13-13 outputs the input data B0 to B7 from the phase correction circuit 13-11 according to the external control signal C.
Is output to the registers 13-14. First, FIG. 5A
When the pulse signal DATA has a lagging phase with respect to the window half-period signal Q4 as shown in (1), the sign signal +/- from the phase comparator 13-1 goes low, and the one-shot pulse Is output. Then, the phase correction circuit 13-1
1 is "1" for the output value "00H" of the cycle measuring circuit 13-2.
, And the value “01H” is output to the selector 13−
13 and is held in the register 13-14 in response to the operation control signal ADCK from the phase comparison circuit 13-1, so that the outputs Q0 to Q7 of the register 13-14 are set to "01H". And is given to the digital VFO 13-4. In this case, in the selector 13-13, the lower three bits B0, B
1 and B2 are fixed to "0" (low level). As a result, the lower three bits BLD0, BLD1, BLD21 and BLD3 of the input value of the digital VFO 13-4 are also fixed to "0". Therefore, in the high-speed tracking mode, the bias value input to the digital VFO 13-4 is BD
0, BD1,..., BD4 are 5-bit data.
【0020】また、図5Bに示す如くウィンドゥ半周期
信号Q4に対してパルス信号DATAが進み位相の場
合、位相比較回路13−1からの符号信号+/−はハイ
レベルとなり、また位相比較回路13−1からは演算制
御信号ADCKが出力される。すると、位相補正回路1
3−11は周期測定回路13−2の出力値「00H」か
ら「1」を減算して出力し、その値「FFH」はセレク
タ13−13を介してレジスタ13−14に与えられ、
位相比較回路13−1からの演算制御信号ADCKに応
答してレジスタ13−14に保持される。したがって、
レジスタ13−14の出力Q0〜Q7は「FFH」とな
り、デジタルVFO13−4に与えられる。When the pulse signal DATA is advanced in phase with respect to the window half-period signal Q4 as shown in FIG. 5B, the sign signal +/- from the phase comparator 13-1 becomes high level, and the phase comparator 13 The operation control signal ADCK is output from -1. Then, the phase correction circuit 1
3-11 subtracts "1" from the output value "00H" of the cycle measuring circuit 13-2 and outputs the result. The value "FFH" is given to the register 13-14 via the selector 13-13.
The data is held in the register 13-14 in response to the operation control signal ADCK from the phase comparison circuit 13-1. Therefore,
The outputs Q0 to Q7 of the registers 13-14 become "FFH" and are given to the digital VFO 13-4.
【0021】なお、図5Cに示す如くウィンドゥ半周期
信号Q4に対してパルス信号DATAの位相が同期して
いる場合、位相比較回路13−1からの符号信号+/−
は遅れ位相の場合と同様にローレベルとなるが、位相比
較回路13−1から演算制御信号ADCKの出力は得ら
れず、その結果、レジスタ13−14の保持内容は変化
せず、レジスタ13−14からは「00H」のデータが
そのまま出力される。When the phase of the pulse signal DATA is synchronized with the window half-period signal Q4 as shown in FIG. 5C, the code signal +/- from the phase comparison circuit 13-1.
Becomes low level as in the case of the delay phase, but the output of the operation control signal ADCK is not obtained from the phase comparison circuit 13-1. As a result, the content held in the register 13-14 does not change, and the register 13- 14 outputs the data “00H” as it is.
【0022】これによって、デジタルVFO13−4は
バイアス値発生回路13−3からのデータに応じた周波
数のウィンドゥ信号を発生してデータセパレート回路1
4等に与える共にウィンドゥ半周期信号Q4を発生して
位相比較回路13−1にフィードバック信号として与え
る。As a result, the digital VFO 13-4 generates a window signal having a frequency corresponding to the data from the bias value generating circuit 13-3, and
4 and the like, and a window half-period signal Q4 is generated and supplied to the phase comparator 13-1 as a feedback signal.
【0023】図6および図7は高速追従モードにおいて
バイアス値として「00000」を基準値とした場合
に、その変化量に応じて変遷するウィンドゥ信号および
ウィンドゥ半周期信号Q4の出力状態を示し、図6はバ
イアス値の変化量が基準値に対してプラス「1」ずつ増
加してゆく場合、図7はバイアス値の変化量が基準値に
対してマイナス「1」ずつ減少してゆく場合を示してい
る。ここで、ウィンドゥ信号の基準周期(4us)は1
6MHzの基本クロック信号CKに換算してて64クロ
ックに相当し、したがってウィンドゥ半周期信号Q4の
1周期は32クロック、その1/2周期は16クロック
に相当しているが、バイアス値の基準値に対する変化量
に応じてウィンドゥ信号1周期内のクロック数は図示の
如く増減する。この際、デジタルVFO13−4はウィ
ンドゥ信号およびウィンドゥ半周期信号Q4のデューテ
ィ比50%をほぼくずすことなく、バイアス値の変化量
に対して基本クロック1周期の精度でウィンドゥ信号お
よびウィンドゥ半周期信号Q4の周期(クロック数)を
増減させる。FIGS. 6 and 7 show output states of the window signal and the window half-period signal Q4 which change in accordance with the amount of change when the bias value is "00000" as a reference value in the high-speed tracking mode. 6 shows a case where the amount of change in the bias value increases by plus “1” with respect to the reference value, and FIG. 7 shows a case where the amount of change in the bias value decreases by minus “1” with respect to the reference value. ing. Here, the reference period (4 us) of the window signal is 1
When converted to a 6 MHz basic clock signal CK, it corresponds to 64 clocks. Therefore, one cycle of the window half-period signal Q4 corresponds to 32 clocks, and a half cycle thereof corresponds to 16 clocks. The number of clocks in one cycle of the window signal increases or decreases as shown in FIG. At this time, the digital VFO 13-4 almost does not destroy the duty ratio of 50% of the window signal and the window half-period signal Q4, and the window signal and the window half-period signal Q4 with an accuracy of one cycle of the basic clock with respect to the change amount of the bias value. Cycle (number of clocks) is increased or decreased.
【0024】この様に高速追従モードではウィンドゥ信
号の1周期毎に上述の動作を繰り返してバイアス値を補
正し、ウィンドゥ信号の発振周波数を制御する。As described above, in the high-speed following mode, the above operation is repeated for each cycle of the window signal to correct the bias value and control the oscillation frequency of the window signal.
【0025】次に、リードデータ信号のデータフィール
ド検出時の動作(以下、低速追従モードと呼ぶ)を図8
を参照して説明する。低速追従モードに入ると、FDC
からの制御信号Cはハイレベルとなり、周期測定回路1
3−2、位相補正回路13−11に代えて周波数補正回
路13−12が有効なものとなる。即ち、セレクタ13
−13は制御信号Cがローレベルからハイレベルに切り
換えると、位相補正回路13−11に代えて位相補正回
路13−11からの入力値を出力する。ここで、モード
が切り換わった瞬間、レジスタ13−14には高速追従
モードでのバイアス値がそのまま保持されており、この
バイアス値を基準値として補正が加えられる。なお、高
速追従モードでのバイアス値はその下位3ビットが
“0”に固定され、5ビットのバイアス値として取り扱
われているが、低速追従モードでは解放され、バイアス
値は8ビットのデータとして取り扱われる。Next, the operation when the data field of the read data signal is detected (hereinafter referred to as the low-speed following mode) is shown in FIG.
This will be described with reference to FIG. When entering the low-speed following mode, FDC
Is high, the period measurement circuit 1
3-2. The frequency correction circuit 13-12 is effective instead of the phase correction circuit 13-11. That is, the selector 13
-13 outputs the input value from the phase correction circuit 13-11 instead of the phase correction circuit 13-11 when the control signal C switches from the low level to the high level. Here, at the moment when the mode is switched, the bias value in the high-speed following mode is held in the register 13-14 as it is, and the bias value is corrected using the bias value as a reference value. The lower 3 bits of the bias value in the high-speed tracking mode are fixed to "0" and are treated as a 5-bit bias value. However, in the low-speed tracking mode, the bias value is released and the bias value is treated as 8-bit data. It is.
【0026】図8は周波数補正回路13−12の動作を
示したタイムチャートで、周波数補正回路13−12の
入力値D0〜D7が「00H」の場合を例に示してい
る。先ず、図8Aに示す如くウィンドゥ半周期信号Q4
に対してパルス信号DATAが遅れ位相の場合、位相比
較回路13−1からの符号信号+/−は、ローレベルと
なり、また、位相比較回路13−1からは演算制御信号
ADCKが出力される。すると、周波数補正回路13−
12はその入力値「00H」に「1」を加算して出力
し、その値「01H」はセレクタ13−13を介してレ
ジスタ13−14に与えられ、位相比較回路13−1か
らは演算制御信号ADCKに応答してレジスタ13−1
4に保持される。したがって、レジスタ13−14の出
力Q0〜Q7は「01H」となり、周波数補正回路13
−12に帰還されると共に、デジタルVFO13−4に
入力される。FIG. 8 is a time chart showing the operation of the frequency correction circuit 13-12, in which the input values D0 to D7 of the frequency correction circuit 13-12 are "00H". First, as shown in FIG. 8A, the window half-period signal Q4
In contrast, when the pulse signal DATA has a delayed phase, the sign signal +/- from the phase comparison circuit 13-1 becomes low level, and the operation control signal ADCK is output from the phase comparison circuit 13-1. Then, the frequency correction circuit 13-
Numeral 12 adds "1" to the input value "00H" and outputs the added value. The value "01H" is given to the register 13-14 via the selector 13-13, and the arithmetic operation control is performed from the phase comparison circuit 13-1. The register 13-1 responds to the signal ADCK.
4 is held. Therefore, the outputs Q0 to Q7 of the registers 13-14 become "01H", and the frequency correction circuit 13
The signal is returned to -12 and is input to the digital VFO 13-4.
【0027】また、図8Bに示す如くウィンドゥ半周期
信号Q4に対してパルス信号DATAが進み位相の場
合、位相比較回路13−1からの符号信号+/−はハイ
レベルとなり、また、位相比較回路13−1からは演算
制御信号ADCKが出力される。すると、周波数補正回
路13−12はその入力値「00H」から「1」を減算
して出力し、その値「FFH」はセレクタ13−13を
介してレジスタ13−14に与えられ、位相比較回路1
3−1からの演算制御信号ADCKに応答してレジスタ
13−14に保持される。したがって、レジスタ13−
14の出力Q0〜Q7は「01H」となり、周波数補正
回路13−12に帰還されると共に、デジタルVFO1
3−4に入力される。When the pulse signal DATA is advanced in phase with respect to the window half-period signal Q4 as shown in FIG. 8B, the sign signal +/- from the phase comparison circuit 13-1 goes high, and the phase comparison circuit 13-1 outputs an operation control signal ADCK. Then, the frequency correction circuit 13-12 subtracts “1” from the input value “00H” and outputs the result. The value “FFH” is provided to the register 13-14 via the selector 13-13, and the phase comparison circuit 1
The signal is held in the register 13-14 in response to the operation control signal ADCK from 3-1. Therefore, register 13-
The outputs Q0 to Q7 are "01H" and are fed back to the frequency correction circuit 13-12.
Input to 3-4.
【0028】なお、図8Cに示す如く、ウィンドゥ半周
期信号Q4に対してパルス信号DATAの位相が同期し
ている場合、位相比較回路13−1からの符号信号+/
−は遅れ位相の場合と同様にローレベルとなるが、位相
比較回路13−1から演算制御信号ADCKの出力は得
られず、その結果、レジスタ13−14の保持内容は変
化せず、レジスタ13−14からは「00H」のデータ
がそのまま出力される。この様に低速追従モードでは上
述の動作をウィンドゥ信号の1周期毎に繰り返してバイ
アス値を補正し、ウィンドゥ信号の発振周波数を制御す
る。As shown in FIG. 8C, when the phase of the pulse signal DATA is synchronized with the window half-period signal Q4, the code signal + /
-Indicates a low level as in the case of the lag phase, but the output of the operation control signal ADCK is not obtained from the phase comparison circuit 13-1. As a result, the content held in the register 13-14 does not change, and From -14, the data of "00H" is output as it is. As described above, in the low-speed following mode, the above operation is repeated for each cycle of the window signal to correct the bias value and control the oscillation frequency of the window signal.
【0029】なお、上記実施例はデジタルVFO13−
4に入力されるバイアス値を8ビットとしたが、ビット
数は任意であり、また、位相補正回路13−11、周波
数補正回路13−12では「±1」補正を行うようにし
たが、「±n(n:1以上の整数)」補正であってもよ
く、その値は任意であり、それぞれの値を変化させるこ
とにより、ウィンドゥ信号の追従状態も変化する。The above-described embodiment is a digital VFO 13-
Although the bias value input to 4 is 8 bits, the number of bits is arbitrary, and the phase correction circuit 13-11 and the frequency correction circuit 13-12 perform "± 1" correction. ± n (n: an integer greater than or equal to 1) ”may be used, and the correction value is arbitrary. By changing each value, the tracking state of the window signal also changes.
【0030】[0030]
【発明の効果】この発明によれば、リードデータ信号に
対するウィンドゥ信号の追従方式をリードデータ信号の
シンクフィールド検出時とデータフィールド検出時とで
切り換えることにより、リードデータ信号のシンクパタ
ーンにすばやくロック・インし、正確なウィンドゥ信号
を得た後はディスクの冗長な回転変動にのみ追従するこ
とができる。According to the present invention, the method of following the window signal with respect to the read data signal is switched between when the sync field of the read data signal is detected and when the data field is detected, whereby the lock pattern can be quickly locked to the sync pattern of the read data signal. After an accurate window signal is obtained, it is possible to follow only the redundant rotation fluctuation of the disk.
【図1】FDD用データセパレータのブロック構成図。FIG. 1 is a block diagram of a data separator for FDD.
【図2】図1で示した位相比較回路13−1の動作を説
明する為のタイムチャート。FIG. 2 is a time chart for explaining an operation of the phase comparison circuit 13-1 shown in FIG.
【図3】図1で示した周期測定回路13−2の動作を説
明する為のタイムチャート。FIG. 3 is a time chart for explaining the operation of the cycle measuring circuit 13-2 shown in FIG. 1;
【図4】図1で示した周期測定回路13−2において基
準周期に対する差分値と出力データF0〜F4との関係
を示した図。4 is a diagram showing a relationship between a difference value with respect to a reference cycle and output data F0 to F4 in the cycle measuring circuit 13-2 shown in FIG.
【図5】図1で示した位相補正回路13−11の動作を
説明する為のタイムチャート。5 is a time chart for explaining the operation of the phase correction circuit 13-11 shown in FIG.
【図6】図1で示したデジタルVFO13−4の動作を
示し、バイアス値がその基準値に対して増加して行くこ
とにより変遷するウィンドゥ信号等の出力状態を示した
図。FIG. 6 is a diagram illustrating an operation of the digital VFO 13-4 illustrated in FIG. 1, and illustrating an output state of a window signal or the like that changes when a bias value increases with respect to a reference value.
【図7】図1で示したデジタルVFO13−4の動作を
示し、バイアス値がその基準値に対して減少して行くこ
とにより変遷するウィンドゥ信号等の出力状態を示した
図。FIG. 7 is a diagram showing an operation of the digital VFO 13-4 shown in FIG. 1 and showing output states of a window signal and the like which change as a bias value decreases with respect to a reference value.
【図8】図1で示した周波数補正回路13−12の動作
を説明する為のタイムチャート。8 is a time chart for explaining the operation of the frequency correction circuit 13-12 shown in FIG.
【図9】従来におけるFDD用データセパレータのブロ
ック構成図。FIG. 9 is a block diagram of a conventional FDD data separator.
【図10】上記従来例においてリードデータ信号とウィ
ンドゥ信号との位相比較を説明する為の図。FIG. 10 is a diagram for explaining a phase comparison between a read data signal and a window signal in the conventional example.
【図11】上記従来例においてFDDフォーマットを説
明する為の図。FIG. 11 is a view for explaining an FDD format in the conventional example.
11 発振器 12 同期回路 13 追従制御回路 13−1 位相比較回路 13−2 周期測定回路 13−3 バイアス値発生回路 13−4 デジタルVFO 13−11 位相補正回路 13−12 周波数補正回路 13−13 セレクタ 13−14 レジスタ 14 データセパレート回路 DESCRIPTION OF SYMBOLS 11 Oscillator 12 Synchronization circuit 13 Tracking control circuit 13-1 Phase comparison circuit 13-2 Period measurement circuit 13-3 Bias value generation circuit 13-4 Digital VFO 13-11 Phase correction circuit 13-12 Frequency correction circuit 13-13 Selector 13 -14 register 14 data separate circuit
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭63−83971(JP,A) 特開 平2−76171(JP,A) 特開 昭62−48809(JP,A) 特開 平1−293718(JP,A) 特開 昭64−23466(JP,A) 実開 平2−8234(JP,U) (58)調査した分野(Int.Cl.7,DB名) G11B 20/14 H03L 7/00 - 7/14 ──────────────────────────────────────────────────続 き Continuation of the front page (56) References JP-A-63-83971 (JP, A) JP-A-2-76171 (JP, A) JP-A-62-48809 (JP, A) JP-A-1- 293718 (JP, A) JP-A-64-23466 (JP, A) JP-A-2-8234 (JP, U) (58) Fields investigated (Int. Cl. 7 , DB name) G11B 20/14 H03L 7 / 00-7/14
Claims (1)
ルスとクロックパルスに分離する為のウィンドゥ信号を
発生するデジタルVFOと、前記リードデータ信号とウ
ィンドゥ信号との位相を比較する位相比較回路と、前記
リードデータ信号の周期を測定する周期測定回路と、前
記位相比較回路および周期測定回路の出力結果から前記
デジタルVFOに入力されるバイアス値を発生するバイ
アス値発生回路とを備え、前記デジタルVFOに入力さ
れるバイアス値を変化させることによりデジタルVFO
から出力されるウィンドゥ信号の発振周波数を制御する
FDD用データセパレータであって、前記バイアス値発
生回路は、前記周期測定回路の出力値を前記位相比較回
路の比較結果に基づいて補正する第1の演算回路と、前
記リードデータ信号のうちシンクフィールド検出時には
前記第1の演算回路で補正された値を前記デジタルVF
Oに入力されるバイアス値として直接出力し、データフ
ィールド検出時にはシンクフィールド検出時のバイアス
値が基準値として補正された値を切り換え出力する切換
回路と、この切換回路から出力されたバイアス値を一時
保持する保持回路と、この保持回路内のバイアス値を前
記位相比較回路の比較結果に基づいて補正すると共に、
この補正値を前記切換回路の入力値とする第2の演算回
路と、を具備したことを特徴とするFDD用データセパ
レータ。A digital VFO for generating a window signal for separating a read data signal from an FDD into a data pulse and a clock pulse; a phase comparison circuit for comparing the phases of the read data signal and the window signal; A period measuring circuit for measuring a period of the read data signal; and a bias value generating circuit for generating a bias value to be inputted to the digital VFO from an output result of the phase comparing circuit and the period measuring circuit. Digital VFO by changing the bias value
A bias value generation circuit that corrects an output value of the period measurement circuit based on a comparison result of the phase comparison circuit, wherein the bias value generation circuit corrects an output value of the cycle measurement circuit based on a comparison result of the phase comparison circuit. An arithmetic circuit, and when the sync field is detected in the read data signal, the value corrected by the first arithmetic circuit is used as the digital VF value.
A switching circuit that directly outputs a bias value input to O, and switches and outputs a value in which a bias value at the time of sync field detection is corrected as a reference value at the time of data field detection, and temporarily stores a bias value output from this switching circuit. A holding circuit for holding, and correcting a bias value in the holding circuit based on a comparison result of the phase comparison circuit,
A second arithmetic circuit that uses the correction value as an input value of the switching circuit.
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1991
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