JP3143913B2 - Data separator - Google Patents
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Description
【発明の詳細な説明】 [産業上の利用分野] この発明は、外部からのリードデータ信号をデータパ
ルスとクロックパルスに分離するウインドゥ信号を発生
するデータセパレータに関する。Description: BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a data separator for generating a window signal for separating an external read data signal into a data pulse and a clock pulse.
[従来の技術] 一般に、FDC(フロッピーディスクコントローラ)で
はFDDから送られて来るMFM記録方式のリードデータ信号
をクロックパルスとデータパルスに分離する為に、リー
ドデータ信号の周波数変化に追従するウィンドゥ信号を
発生するFDD用データセパレータを必要とする。[Prior art] Generally, in a FDC (floppy disk controller), a window signal that follows a frequency change of a read data signal in order to separate a read data signal of the MFM recording system sent from the FDD into a clock pulse and a data pulse. Requires a data separator for FDD that generates
このデータセパレータは一般にアナログVFO(可変周
波数発生器)を用いてウィンドゥ信号を発生させるが、
このアナログVFOデータセパレータは、温度によってフ
ィルタ特性が変わるなどの外部環境の影響を受け易く、
外付け部品(抵抗、コンデンサ)を必要とする等の欠点
があった。This data separator generally generates a window signal using an analog VFO (variable frequency generator).
This analog VFO data separator is easily affected by the external environment such as the filter characteristics changing with temperature.
There are drawbacks such as the need for external components (resistors, capacitors).
そこで、近年、論理回路のみで構成したデジタルVFO
データセパレータが知られている。Therefore, in recent years, digital VFOs composed only of logic circuits
Data separators are known.
この種のデータセパレータは第8図に示す如く、位相
比較回路1、バイアス発生回路2、デジタルVFO3、デー
タセパレート回路4を有し、リードデータ信号の周波数
変化に追従するウィンドゥ信号を発生させる為に、位相
比較回路1は第9図に示す如くウィンドゥ信号の半周期
の中心と、リードデータ信号との位相差を検出し、この
位相差でバイアス発生回路2のバイアス値を変化させ、
このバイアス値をもってデジタルVFO3の発振周波数を制
御し、このデジタルVFO3の出力をウィンドゥ信号として
位相比較回路1にフィードバックするPLL構成となって
いる。As shown in FIG. 8, this type of data separator includes a phase comparison circuit 1, a bias generation circuit 2, a digital VFO 3, and a data separation circuit 4, and is used to generate a window signal that follows a frequency change of a read data signal. The phase comparison circuit 1 detects the phase difference between the center of the half cycle of the window signal and the read data signal as shown in FIG. 9, and changes the bias value of the bias generation circuit 2 with this phase difference.
The bias value controls the oscillation frequency of the digital VFO 3, and the output of the digital VFO 3 is fed back to the phase comparison circuit 1 as a window signal.
このように構成されたデータセパレータにおいては、
デジタルVFO3の発振周波数を制御することにより、リー
ドデータ信号にロック(同期)した正確なウィンドゥ信
号が得られる。In the data separator configured as described above,
By controlling the oscillation frequency of the digital VFO3, an accurate window signal locked (synchronized) with the read data signal can be obtained.
ところで、FDDで一般に使用されているシフトセクタ
方式のフォーマットでは、第10図に示す如くIDフィール
ド、データフィールドの先頭にそれぞれシンク(SYNC)
フィールドがあり、このシンクフィールドは“00"デー
タで構成されている為、クロックパルスのみで等間隔
(3.5インチ2DD、MFM記録方式では4us)のパルス列とな
る。このため、前後パルスからの干渉が等しくなり、そ
れらの合成波形のピーク部分においてはピークシフトと
呼ばれる“ずれ”は生じない。したがって、このシンク
フィールドのパルス列にクロックさせれば、すばやくロ
ックインし、正確なウィンドゥ信号が得られる。By the way, in the format of the shift sector system generally used in FDD, as shown in FIG. 10, a sync (SYNC) is provided at the beginning of each of the ID field and the data field.
Since the sync field is composed of "00" data, the sync field is a pulse train of equal intervals (3.5 inch 2DD, 4 us in the MFM recording method). For this reason, the interference from the preceding and succeeding pulses becomes equal, and no "shift" called a peak shift occurs in the peak portion of the composite waveform. Therefore, if the pulse train of this sync field is clocked, lock-in is quickly performed, and an accurate window signal can be obtained.
[発明が解決しようとする課題] このようにウィンドゥ信号をシンクフィールドのパル
ス列にロックさせれば、ウィンドゥ信号をリードデータ
信号に対して迅速に追従させることが可能となるが、従
来においてはそれ以上の高速追従までも期待できるもの
ではなかった。[Problems to be Solved by the Invention] As described above, by locking the window signal to the pulse train of the sync field, the window signal can quickly follow the read data signal. Even high-speed follow-up was not expected.
この原因は、リードデータ信号とウィンドゥ信号との
位相差のみによってデジタルVFOの発振周波数を制御す
ることにあると考えられる。It is considered that this is because the oscillation frequency of the digital VFO is controlled only by the phase difference between the read data signal and the window signal.
してみれば、リードデータ信号のうちシンクフィール
ドの期間内において、リードデータ信号とウィンドゥ信
号との位相差の他に、リードデータ信号の周期をも考慮
してデジタルVFOの発振周波数を制御できれば、ウィン
ドゥ信号の高速追従が可能となることは明らかである。Therefore, if the oscillation frequency of the digital VFO can be controlled in consideration of the cycle of the read data signal in addition to the phase difference between the read data signal and the window signal in the period of the sync field of the read data signal, Obviously, high-speed tracking of the window signal is enabled.
この発明の課題は、リードデータ信号のうちシンクフ
ィールドの期間内において、リードデータ信号とウィン
ドゥ信号との位相差の他に、リードデータ信号の周期を
も考慮してデジタルVFOの発振周波数を制御できるよう
にすることにある。An object of the present invention is to control the oscillation frequency of a digital VFO in consideration of the period of a read data signal in addition to the phase difference between the read data signal and the window signal during a sync field period of the read data signal. Is to do so.
[課題を解決するための手段] 本発明の手段は次の通りである。[Means for Solving the Problems] The means of the present invention are as follows.
外部からのリードデータ信号をデータパルスとクロッ
クパルスに分離する為のウインドウ信号を発生するデー
タセパレータであって、 前記リードデータ信号の周期を測定する周期測定回路
と、 前記ウインドウ信号に対する前記リードデータ信号の
位相が、同位相または進み位相または遅れ位相のいずれ
であるかを検出する位相検出回路と、 前記位相検出回路により進み位相または遅れ位相が検
出された場合に、その位相の進み量または遅れ量によら
ずに前記イウンドウ信号の周期を定められた長さだけ補
正する指示を行う補正指示回路と、 前記補正指示回路による補正指示に基づいて、前記周
期測定回路により測定されたリードデータ信号の周期を
前記定められた長さだけ補正した周期のウインドウ信号
を発生するウインドウ信号発生回路と、 を具備するようにしたことを特徴とする。A data separator for generating a window signal for separating an external read data signal into a data pulse and a clock pulse, a cycle measuring circuit for measuring a cycle of the read data signal, and the read data signal for the window signal A phase detection circuit that detects whether the phase is the same phase, a leading phase, or a lagging phase; and if the leading phase or the lagging phase is detected by the phase detecting circuit, the leading or lagging amount of the phase A correction instruction circuit for instructing to correct the period of the found signal by a predetermined length without depending on the period of the read data signal measured by the period measurement circuit based on the correction instruction by the correction instruction circuit Signal generating circuit for generating a window signal having a cycle corrected by the predetermined length And characterized in that:
[実施例] 以下、第1図〜第7図を参照して一実施例を説明す
る。Embodiment An embodiment will be described below with reference to FIGS. 1 to 7.
第1図はFDD用データセパレータのブロック構成図で
ある。FIG. 1 is a block diagram of an FDD data separator.
FDD用データセパレータは発振器11、同期回路12、高
速追従回路13、データセパレート回路14を有し、また、
高速追従回路13は位相比較回路13−1、周期測定回路13
−2、バイアス値発生回路13−3、デジタルVFO13−4
を有する構成となっている。The FDD data separator has an oscillator 11, a synchronization circuit 12, a high-speed tracking circuit 13, and a data separation circuit 14,
The high-speed tracking circuit 13 includes a phase comparison circuit 13-1, a period measurement circuit 13
-2, bias value generation circuit 13-3, digital VFO 13-4
Is provided.
発振器11は16MHzの基本クロック信号CLKを発振出力
し、同期回路12、位相比較回路13−1、周期測定回路13
−2、デジタルVFO13−4、データセパレート回路14に
与える。The oscillator 11 oscillates and outputs a 16 MHz basic clock signal CLK, and outputs a synchronization circuit 12, a phase comparison circuit 13-1, a period measurement circuit 13
-2, digital VFO 13-4, and data separation circuit 14.
同期回路12にはFDDから送られて来るリードデータ信
号RDが入力されており、このリードデータ信号RDは基本
クロック信号CLKに同期され、基本クロック1周期(62.
5ns)分の幅を持つパルス信号DATAとして位相比較回路1
3−1、周期測定回路13−2、データセパレート回路14
に与えられる。A read data signal RD sent from the FDD is input to the synchronizing circuit 12, and the read data signal RD is synchronized with the basic clock signal CLK and one cycle of the basic clock (62.
Phase comparison circuit 1 as a pulse signal DATA with a width of 5 ns)
3-1, period measurement circuit 13-2, data separation circuit 14
Given to.
位相比較回路13−1はこのパルス信号DATAとデジタル
VFO13−4から出力されるウィンドゥ信号WDの半周期の
信号Q4との位相比較を行い、その結果、パルス信号DAT
A、つまり、リードデータ信号RDが遅れ位相の場合には
ローレベルの+/−信号を出力し、進み位相の場合には
ハイレベルの+/−信号を出力してバイアス値発生回路
13−3に与えられると共に、演算制御信号ADCKを出力し
てバイアス値発生回路13−3に与える。The phase comparison circuit 13-1 uses the pulse signal DATA and the digital signal
Compares the phase of the signal Q 4 of the half cycle of the window signal WD output from VFO13-4, As a result, the pulse signal DAT
A, that is, when the read data signal RD has a lagging phase, outputs a low-level +/- signal, and when the read data signal RD has a leading phase, outputs a high-level +/- signal and outputs a bias value generating circuit.
13-3, and outputs an operation control signal ADCK to the bias value generation circuit 13-3.
周期測定回路13−2はパルス信号DATAが入力される毎
にその周期を測定し、予め決められている基準周期(4u
s)との差分値を基本クロック1周期(62.5ns)を重み
とする5ビットデータF0〜F4として出力し、バイアス値
発生回路13−3に与える。The cycle measuring circuit 13-2 measures the cycle every time the pulse signal DATA is input, and determines a predetermined reference cycle (4u
s) is output as 5-bit data F0 to F4 with one cycle of the basic clock (62.5 ns) as a weight, and is supplied to the bias value generation circuit 13-3.
バイアス値発生回路13−3は位相比較回路13−1から
演算制御信号ADKEが入力された時、位相比較回路13−1
からの+/−信号に応じて周期測定回路13−2の出力デ
ータF0〜F4を補正してバイアス値D0〜D4として出力し、
デジタルVFO13−4に与える。この場合、バイアス値発
生回路13−3は位相比較回路13−1からの+/−信号が
ローレベルの時、周期測定回路13−2の出力データF0〜
F4に「1」を加算し、また+/−信号がハイレベルの
時、周期測定回路13−2の出力データF0〜F4から「1」
を減算することによってデータF0〜F4の補正を行う。When the operation control signal ADKE is input from the phase comparison circuit 13-1, the bias value generation circuit 13-3 performs the phase comparison circuit 13-1.
The output data F0 to F4 of the period measurement circuit 13-2 are corrected according to the +/- signal from the controller and output as bias values D0 to D4,
Give to digital VFO13-4. In this case, when the +/- signal from the phase comparison circuit 13-1 is at a low level, the bias value generation circuit 13-3 outputs data F0 to F0 of the period measurement circuit 13-2.
"1" is added to F4, and when the +/- signal is at a high level, "1" is output from the output data F0 to F4 of the cycle measuring circuit 13-2.
Is subtracted to correct the data F0 to F4.
デジタルVFO13−4はロード付きバイナリカウンタ等
を有する構成で、その6ビットQ0〜Q5のうちビット出力
Q5はバイアス値発生回路13−3からのバイアス値D0〜D4
に応じた周波数のウィンドゥ信号として出力し、またビ
ット出力Q4はウィンドゥ信号の半周期の信号(ウィンド
ゥ半周期信号)として出力する。ここで、ウィンドゥ信
号はデータセパレート回路14等に与えられ、またウィン
ドゥ半周期信号Q4はフィードバック信号として同期回路
12に送られる。Digital VFO13-4 in the structure having a load with binary counter, etc., bit output of the 6-bit Q 0 to Q 5
Q 5 is bias value D 0 to D 4 from the bias value generating circuit 13-3
Output as the frequency the window signal in response to, and the bit outputs Q 4 are outputted as the signal half cycle of the Window signal (Window half cycle signal). Here, the window signal is applied to the data separation circuit 14 and the like, also the window half-period signal Q 4 are synchronous circuit as a feedback signal
Sent to 12.
なお、データセパレート回路14は同期回路12からのパ
ルス信号DATAをデジタルVFO13−4からのウィンドゥ信
号に基づいてデータパルスDPとクロックパルスCPに分離
するものである。The data separation circuit 14 separates the pulse signal DATA from the synchronization circuit 12 into a data pulse DP and a clock pulse CP based on a window signal from the digital VFO 13-4.
次に、本実施例の動作を第2図〜第7図を参照して説
明する。Next, the operation of the present embodiment will be described with reference to FIGS.
いま、FDDから送られて来るリードデータ信号RDのう
ちそのシンクフィールドの期間内において、等間隔のパ
ルス列が送られて来たものとする。Now, it is assumed that, of the read data signal RD sent from the FDD, a pulse train at an equal interval is sent within the period of the sync field.
この場合、リードデータ信号RDは同期回路12によって
基本クロック信号CLKに同期され、基本クロック1周期
分の幅を持つパルス信号DATAとしてデータセパレート回
路14の他、位相比較回路13−1、周期測定回路13−2に
も送られる。In this case, the read data signal RD is synchronized with the basic clock signal CLK by the synchronization circuit 12, and as a pulse signal DATA having a width of one cycle of the basic clock, in addition to the data separation circuit 14, the phase comparison circuit 13-1, the cycle measurement circuit It is also sent to 13-2.
すると、位相比較回路13−1は第2図のタイムチャー
トに示す如く動作する。Then, the phase comparison circuit 13-1 operates as shown in the time chart of FIG.
位相比較回路13−1ではこのパルス信号DATAの立ち上
がりとデジタルVFO13−4から出力されるウィンドゥ半
周期信号Q4の立ち上がりとを比較し、それらの位相比較
を行う。その結果、第2図Aに示す如く、パルス信号DA
TA(リードデータ信号RD)がウィンドゥ半周期信号Q4に
対して遅れ位相の場合、位相比較回路13−1はその検出
に同期して+/−信号をローレベルとし、またウィンド
ゥ半周期信号Q4の立ち下がりに同期してワンショットパ
ルスの演算制御信号ADCKを出力する。Comparing the rise of the phase comparator 13-1 in the window half-period signal Q 4 output from the rising and digital VFO13-4 of the pulse signal DATA, perform their phase comparison. As a result, as shown in FIG. 2A, the pulse signal DA
TA if (read data signal RD) is delayed phase with respect to the window half cycle signal Q 4, the phase comparator circuit 13 is synchronized to +/- signals on the detection to a low level, also the window half-period signal Q Outputs the one-shot pulse operation control signal ADCK in synchronization with the fall of 4 .
また、第2図Bに示す如く、パルス信号DATAがウィン
ドゥ半周期信号Q4に対して進み位相の場合、位相比較回
路13−1はその検出に同期して+/−信号をハイレベル
とし、またウィンドゥ半周期信号Q4の立ち下がりに同期
してワンショットパルスの演算制御信号ADCKを出力す
る。Further, as shown in FIG. 2 B, and the pulse signal DATA is a phase lead with respect to the window half cycle signal Q 4, the phase comparator circuit 13 is synchronized to +/- signals on the detection and a high level, the outputs an operation control signal ADCK one-shot pulse in synchronism with the trailing edge of the window half cycle signal Q 4.
なお、パルス信号DATAとウィンドゥ半周期信号Q4との
位相が同期している場合には演算制御信号ADCKの出力は
得られない(第2図C参照)。It is not obtained output of the operation control signal ADCK in the case where the phase of the pulse signal DATA and the window half-period signal Q 4 are synchronized (see Fig. 2 C).
一方、周期測定回路13−2は第3図のタイムチャート
に示す如く動作する。On the other hand, the cycle measuring circuit 13-2 operates as shown in the time chart of FIG.
周期測定回路13−2はパルス信号DATAが来る毎にその
周期を測定し、基準周期との差を基本クロック1周期を
重みとするデータF0〜F4を出力する。例えば、周期測定
回路13−2は測定周期が基準同期と等しい場合(基準周
期=4us)には、データF0〜F4として「00H(16進表現、
以下同じ)」を出力する。また、第3図Bに示す如く、
測定周期が基本周期に対して基本クロック1周期分大き
い場合(気温周期+1=4us+62.5ns)にはデータF0〜F
4として「01H」を出力する。逆に、第3図Cに示す如
く、測定周期から基準周期に対して基本クロック1周期
分小さい場合(基準周期−1=4us−62.5ns)には、デ
ータF0〜F4として「1FH」を出力する。Period measuring circuit 13-2 measures the period for each pulse signal DATA comes, outputs the data F 0 to F 4 to weight the basic clock one cycle the difference between the reference period. For example, when the measurement cycle is equal to the reference synchronization (reference cycle = 4 us), the cycle measurement circuit 13-2 sets “00H (hexadecimal notation,
Hereinafter the same). Also, as shown in FIG. 3B,
If the measurement cycle is larger than the basic cycle by one basic clock cycle (temperature cycle + 1 = 4us + 62.5ns), data F0 to F0
"01H" is output as 4. Conversely, as shown in FIG. 3C, when the measurement period is smaller than the reference period by one period of the basic clock (reference period -1 = 4 us-62.5 ns), "1FH" is output as data F0 to F4. I do.
第4図は基準周期に対する差分値とそれに対応して出
力されるデータF0〜F4との関係を示し、差分値「±0」
を中心に差分値「−15」から「+15」までの範囲内にお
けるデータF0〜F4の出力状態を示している。FIG. 4 shows the relationship between the difference value with respect to the reference cycle and the data F0 to F4 output corresponding thereto, and the difference value "± 0"
The output states of the data F0 to F4 in the range from the difference value “−15” to “+15” are shown.
しかして、バイアス値発生回路13−3は位相比較回路
13−1からの+/−信号および演算制御信号ADCKに応じ
て周期測定回路13−2の出力データF0〜F4に補正を加
え、その値をバイアス値D0〜D4としてデジタルVFO13−
4に与える。Thus, the bias value generation circuit 13-3 is a phase comparison circuit.
The output data F0 to F4 of the period measurement circuit 13-2 are corrected in accordance with the +/- signal from 13-1 and the operation control signal ADCK, and the values are used as bias values D0 to D4 for the digital VFO 13-.
Give to 4.
第5図はバイアス値発生回路13−3の動作を示したタ
イムチャートで、周期測定回路13−2からデータF0〜F4
として「00H」が出力された場合を例に示している。な
お、周期測定回路13−2から「00H」のデータが出力さ
れるのは、上述した如く、測定周期と基準周期とが等し
い場合である。FIG. 5 is a time chart showing the operation of the bias value generating circuit 13-3.
Is output as an example. The data of "00H" is output from the cycle measuring circuit 13-2 when the measurement cycle is equal to the reference cycle, as described above.
先ず、ウィンドゥ半周期信号Q4に対してパルス信号DA
TAが遅れ位相の場合、位相比較回路13−1からの+/−
信号はローレベルとなり、位相比較回路13−1からは演
算制御信号ADCKが出力されるので、バイアス値発生回路
13−3は第5図Aに示す如く、周期測定回路13−2の出
力値「00H」を演算制御信号ADCKの出力タイミングに応
答して「+1」し、その値「01H」をバイアス値D0〜D4
としてデジタルVFO13−4に与える。First, the pulse signal DA with respect to the window half cycle signal Q 4
When TA is a lag phase, +/- from the phase comparison circuit 13-1
Since the signal becomes low level and the operation control signal ADCK is output from the phase comparison circuit 13-1, the bias value generation circuit
13-3, as shown in FIG. 5A, the output value "00H" of the period measuring circuit 13-2 is increased by "+1" in response to the output timing of the operation control signal ADCK, and the value "01H" is set to the bias value D0. ~ D4
To the digital VFO 13-4.
また、ウィンドゥ半周期信号Q4に対してパルス信号DA
TAが進み位相の場合、位相比較回路13−1からの+/−
信号はハイレベルとなり、位相比較回路13−1からは演
算制御信号ADCKが出力されるので、バイアス値発生回路
13−3は第5図Bに示す如く、周期測定回路13−2の出
力値「00H」を演算制御信号ADCKの出力タイミングに応
答して「−1」し、その値「FFH」をバイアス値D0〜D4
としてデジタルVFO13−4に与える。The pulse signal DA with respect to the window half cycle signal Q 4
When TA is the leading phase, +/- from the phase comparator 13-1
Since the signal becomes high level and the operation control signal ADCK is output from the phase comparison circuit 13-1, the bias value generation circuit
13-3, as shown in FIG. 5B, the output value "00H" of the cycle measuring circuit 13-2 is "-1" in response to the output timing of the operation control signal ADCK, and the value "FFH" is a bias value. D0-D4
To the digital VFO 13-4.
なお、ウィンドゥ半周期信号Q4に対してパルス信号DA
TAの位相が同期している場合には位相比較回路13−1か
ら演算制御信号ADCKの出力は得られないので、バイアス
値発生回路13−3は第5図Cに示す如く周期測定回路13
−2の出力値「00H」をそのままバイアス値D0〜D4とし
てデジタルVFO13−4に与える。The pulse signal DA with respect to the window half cycle signal Q 4
When the phases of TAs are synchronized, the output of the operation control signal ADCK cannot be obtained from the phase comparison circuit 13-1, so that the bias value generation circuit 13-3 is connected to the period measurement circuit 13 as shown in FIG.
The output value “00H” of −2 is directly applied to the digital VFO 13-4 as the bias values D0 to D4.
これによって、デジタルVFO13−4はバイアス値発生
回路13−3からのデータD0〜D4に応じた周波数のウィン
ドゥ信号を発生してデータセパレート回路14等に与える
と共にウィンドゥ半周期信号Q4を発生して位相比較回路
13−1にフィードバック信号として与える。Thus, the digital VFO13-4 is generated a Window half-period signal Q 4 together give generates a frequency Window signal corresponding to the data D0~D4 from the bias value generating circuit 13-3 to the data separation circuit 14, etc. Phase comparison circuit
13-1 as a feedback signal.
第6図および第7図はバイアス値D0〜D4として「0000
0」を基準値として場合に、その変化量に応じて変遷す
るウィンドゥ信号およびウィンドゥ半周期信号Q4の出力
状態を示し、第6図はバイアス値の変化量が基準値に対
してプラス「1」ずつ増加してゆく場合、第7図はバイ
アス値の変化量が基準値に対してマイナス「1」ずつ減
少してゆく場合を示している。FIGS. 6 and 7 show "0000" as the bias values D0 to D4.
If 0 "as a reference value, indicates the output state of the window signal and the window half-period signal Q 4 which changes according to which the amount of change, plus" 1 relative to Figure 6 the reference value is the amount of change in the bias value FIG. 7 shows a case where the amount of change in the bias value decreases by minus “1” with respect to the reference value.
ここで、ウィンドゥ信号の基準周期(4us)は16MHzの
基本クロック信号CLKに換算して64クロックに相当し、
したがってウィンドゥ半周期信号Q4の1周期は32クロッ
ク、その1/2周期は16クロックに相当しているが、バイ
アス値の基準値に対する変化量に応じてウィンドゥ信号
1周期内のクロック数は図示の如く増減する。この際、
デジタルVFO13−4はウィンドゥ信号およびウィンドゥ
半周期信号Q4のデューティ比50%をほぼくずすことな
く、バイアス値D0〜D4の変化量に対して基本クロック1
周期の精度でウィンドゥ信号およびウィンドゥ半周期信
号Q4の周期(クロック数)を増減させる。Here, the reference period (4 us) of the window signal is equivalent to 64 clocks in terms of the basic clock signal CLK of 16 MHz.
Thus one cycle is 32 clock Window half cycle signal Q 4, 1/2 cycle thereof is corresponds to 16 clocks, the clock number of the window signal one cycle in accordance with a change amount with respect to the reference value of the bias value shown Increase or decrease as shown. On this occasion,
Digital VFO13-4 without substantially collapsing it a duty ratio of 50% of the window signal and the window half-period signal Q 4, the basic clock 1 with respect to the change amount of the bias value D0~D4
In the period of accuracy increasing or decreasing the period of the window signal and the window half-period signal Q 4 (number of clocks).
この様に高速追従回路13はリードデータ信号のうちシ
ンクフィールドの期間内において1周期毎に上述の動作
を繰り返す。As described above, the high-speed following circuit 13 repeats the above-described operation every cycle during the period of the sync field in the read data signal.
[発明の効果] 本発明によれば、リードデータ信号の周期が変動した
場合には、リードデータ信号の測定後に直ちにウインド
ウ信号の周期をリードデータ信号の周期の近辺に合わせ
ることができ、また、リードデータ信号とウインドウ信
号との位相がずれている場合には、定められた長さによ
りウインドウ信号の周期を微調整し、周波数のずれ量を
一定範囲内に保ったままで徐々にウインドウ信号とリー
ドデータ信号との位相を合わせていくことができ、ウイ
ンドウ信号の高速追従性と安定性を両立させることがで
きる。According to the present invention, when the cycle of the read data signal fluctuates, the cycle of the window signal can be adjusted to be close to the cycle of the read data signal immediately after the measurement of the read data signal. If the phase of the read data signal and that of the window signal are shifted, the window signal cycle is finely adjusted according to the specified length, and the window signal and the read signal are gradually read while keeping the frequency shift within a certain range. The phase with the data signal can be adjusted, and both high-speed followability and stability of the window signal can be achieved.
第1図〜第7図は実施例を示し、第1図はFDD用データ
セパレータのブロック構成図、第2図は位相比較回路13
−1の動作を説明する為のタイムチャート、第3図は周
期測定回路13−2の動作を説明する為のタイムチャー
ト、第4図は周期測定回路13−2において基準周期に対
する差分値と出力データF0〜F4の関係を示した図、第5
図はバイアス値発生回路13−3の動作を説明する為のタ
イムチャート、第6図はバイアス値がその基準値に対し
て増加してゆくことにより変遷するウィンドゥ信号等の
出力状態を示した図、第7図はバイアス値がその基準値
に対して減少してゆくことにより変遷するウィンドゥ信
号等の出力状態を示した図、第8図〜第10図は従来例を
説明する為の図で、第8図は従来におけるFDD用データ
セパレータのブロック構成図、第9図はリードデータ信
号とウィンドゥ信号との位相差を説明する為の図、第10
図はシンクフィールドを説明する為の図である。 11……発振器、12……同期回路、13……高速追従回路、
13−1……位相比較回路、13−2……周期測定回路、13
−3……バイアス値発生回路、13−4……デジタルVF
O、14……データセパレート回路。1 to 7 show an embodiment, FIG. 1 is a block diagram of an FDD data separator, and FIG.
FIG. 3 is a time chart for explaining the operation of the cycle measuring circuit 13-2, and FIG. 4 is a time chart for explaining the difference value with respect to the reference cycle and the output in the cycle measuring circuit 13-2. The figure which showed the relationship of data F0-F4, 5th
FIG. 6 is a time chart for explaining the operation of the bias value generating circuit 13-3. FIG. 6 is a diagram showing output states of a window signal and the like which change as the bias value increases with respect to the reference value. FIG. 7 is a diagram showing the output state of a window signal or the like which changes as the bias value decreases with respect to the reference value, and FIGS. 8 to 10 are diagrams for explaining the conventional example. FIG. 8 is a block diagram of a conventional FDD data separator, FIG. 9 is a diagram for explaining a phase difference between a read data signal and a window signal, and FIG.
The figure is a diagram for explaining a sync field. 11 ... oscillator, 12 ... synchronous circuit, 13 ... high-speed tracking circuit,
13-1: Phase comparison circuit, 13-2: Period measurement circuit, 13
-3: Bias value generation circuit, 13-4: Digital VF
O, 14 ... Data separation circuit.
Claims (1)
スとクロックパルスに分離する為のウインドウ信号を発
生するデータセパレータであって、 前記リードデータ信号の周期を測定する周期測定回路
と、 前記ウインドウ信号に対する前記リードデータ信号の位
相が、同位相または進み位相または遅れ位相のいずれで
あるかを検出する位相検出回路と、 前記位相検出回路により進み位相または遅れ位相が検出
された場合に、その位相の進み量または遅れ量によらず
に前記ウインドウ信号の周期を定められた長さだけ補正
する指示を行う補正指示回路と、 前記補正指示回路による補正指示に基づいて、前記周期
測定回路により測定されたリードデータ信号の周期を前
記定められた長さだけ補正した周期のウインドウ信号を
発生するウインドウ信号発生回路と、 を具備したことを特徴とするデータセパレータ。1. A data separator for generating a window signal for separating an external read data signal into a data pulse and a clock pulse, comprising: a period measuring circuit for measuring a period of the read data signal; A phase detection circuit for detecting whether the phase of the read data signal is the same phase, a leading phase, or a lagging phase, and when the leading phase or the lagging phase is detected by the phase detecting circuit, A correction instruction circuit that issues an instruction to correct the period of the window signal by a predetermined length without depending on the advance amount or the delay amount; and a measurement performed by the period measurement circuit based on a correction instruction by the correction instruction circuit. A window for generating a window signal having a cycle obtained by correcting the cycle of the read data signal by the predetermined length A data separator, comprising: a signal generation circuit;
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
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JP02246206A JP3143913B2 (en) | 1990-09-18 | 1990-09-18 | Data separator |
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Publication Number | Publication Date |
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JPH04125862A JPH04125862A (en) | 1992-04-27 |
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR101886559B1 (en) * | 2017-01-23 | 2018-09-07 | 한국기술교육대학교 산학협력단 | The toilet seat |
-
1990
- 1990-09-18 JP JP02246206A patent/JP3143913B2/en not_active Expired - Fee Related
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KR101886559B1 (en) * | 2017-01-23 | 2018-09-07 | 한국기술교육대학교 산학협력단 | The toilet seat |
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Publication number | Publication date |
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JPH04125862A (en) | 1992-04-27 |
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