JPH05233560A - 多重プロセッサ回路用プロセッサ間連絡システムおよびその方法 - Google Patents

Abstract

(57)【要約】 【目的】 外部データメモリを用いず、外部読み書きを
行わずに多重プロセッサデータ処理システムにおけるプ
ロセッサ間連絡のためのシステムおよびその方法を供す
る。 【構成】 システムは、ほとんどのマイクロプロセッサ
で利用可能な従来の直接データ転送手段および現行の入
出力命令能力を利用する。発信元プロセッサの内部レジ
スタの１つからデータを要求する宛先プロセッサは、そ
の要求データを含むレジスタを指定する個有のアドレス
を生成する。このアドレスは、データ転送手段に送信さ
れ、それによって、指定された発信元プロセッサの内部
レジスタから宛先プロセッサへの直接データ転送を可能
にする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ディジタルデータプロ
セッサ、特に多重プロセッサシステムにおけるプロセッ
サ間連絡に関する。

【０００２】

【従来の技術およびその課題】多重プロセッサシステム
は、通常、各プロセッサがそのシステムの他のプロセッ
サから独立して作動し、所与のアプリケーション内で単
一のタスクを実行するように設計されている。１つのプ
ロセッサが所与のデータについて自己のタスクを終了す
ると、そのデータは通常、次のタスクを始めるために別
のプロセッサへ渡される。さらに、１つのプロセッサ内
の所与のレジスタの現在状態が、次のタスクを実行でき
るかどうかを判定するために別のプロセッサによって監
視されなければならないこともある。従って、各プロセ
ッサはタスクに関しては独立したエンティティとして働
くが、それらのプロセッサはたいていそのシステムの別
のプロセッサからのデータに依存している。システム性
能は、これらのプロセッサ間データ転送が行われる速度
によって著しく影響される。プロセッサ間連絡の速度を
高めることによって、システム性能は相応に増強され
る。

【０００３】プロセッサ間でのデータ転送の主要な従来
技術の方法は、別のプロセッサによる対応する読み出し
を伴う１つのプロセッサによる外部書き込みを含む。最
も単純な形態では、あるプロセッサが外部記憶場所に書
き込みを行い、続いて別のプロセッサがそのデータを取
得するためにその記憶場所を読み出す。プロセッサ間デ
ータ転送という目標を実現しつつも、この方法は多くの
点でシステム性能を妨げている。例えば、すべてのデー
タ転送について、一方は書き込みの、他方は読み出しの
ための、少なくとも２つのサイクルを要する。また、あ
るプロセッサがメモリとの間で書き込みまたは読み出し
を求めている場合、データメモリ間とのデータ転送に使
用される単数または複数のバスが使用できないかもしれ
ず、それによってその転送をさらに遅延させることにな
る。

【０００４】この従来技術の方法の一例は、Ｒｉｃｈａ
ｒｄ Ｄ． Ｐｒｉｂｎｏｗによって取得された、“Ｓ
ｙｓｔｅｍ ｆｏｒ Ｍｕｌｔｉｐｒｏｃｅｓｓｏｒ
Ｃｏｍｍｕｎｉｃａｔｉｏｎ Ｕｓｉｎｇ Ｌｏｃａｌ
ａｎｄ Ｃｏｍｍｏｎ Ｓｅｍａｐｈｏｒｅ ａｎｄ
Ｉｎｆｏｒｍａｔｉｏｎ Ｒｅｇｉｓｔｅｒｓ”と題
する米国特許第４，７５４，３９８号に見ることができ
る。Ｐｒｉｂｎｏｗの特許は、外部データメモリではな
く、データが書き込まれ、後に読み出される、外部共通
レジスタの共用を含むシステムと基本的にいえるものを
開示している。プロセッサはこれらの共用レジスタに直
接アクセスすることができるが、そのデータはやはりそ
れらのレジスタに置かれてから、取り出されなければな
らない。

【０００５】

【課題を解決するための手段】本発明は、システム性能
を改善する要請を満たし、従来技術における上述の制約
を克服するものである。本発明は、外部データメモリを
用いず、また、外部読み書きを行わずに、多重プロセッ
サシステムにおけるプロセッサ間連絡のためのシステム
および対応する方法を供する。本明細書に記載された特
定の実施例は、新たなソフトウエア命令を追加すること
なく、最小限のアーキテクチャの変更によって、プロセ
ッサ間の迅速な直接データ転送を可能にするために、ほ
とんどのマイクロプロセッサで使用可能なマルチプレク
サおよび入出力ポート命令能力を利用する。

【０００６】要約すれば、本発明は、多重プロセッサデ
ータ処理システム用直接プロセッサ間連絡システムを含
む。簡略にするために、プロセッサＡおよびプロセッサ
Ｂの２つのプロセッサが含まれると仮定する。プロセッ
サＢは、プロセッサＡの内部レジスタのうちの１つに含
まれているデータを取得したいとする。これらのレジス
タはそれぞれ、プロセッサＢによるデータアクセスのた
めの個有のアドレスを有する。

【０００７】プロセッサＢは、所望のデータを含むその
プロセッサＡのレジスタを識別するアドレス信号を生成
する。このアドレス信号は、プロセッサＡの各内部レジ
スタにアクセスできるデータ転送手段に送信される。こ
のデータ転送手段は、プロセッサＡの識別されたレジス
タからプロセッサＢへその所望のデータを直接転送する
ことによってそのアドレス信号に応答する。

【０００８】本発明の上述その他の目的、特徴および利
益は、添付図面と連係して理解される、本発明の１つの
現在好ましい実施例に関する以下の詳細な説明によっ
て、当業者にとって明らかとなるであろう。

【０００９】

【実施例】本発明は、１つの多重プロセッサシステムを
想定し、あるプロセッサの内部レジスタから別のプロセ
ッサへの直接データ転送を中心に説明する。データを要
求するプロセッサは、そのデータを含むレジスタを識別
するアドレスを生成する。その後、データ転送手段は、
このアドレスを解釈し、転送においてそのデータを記憶
することなく、データを要求するプロセッサへそのデー
タを直接転送する。このデータ転送手段は、例えば、適
切なマルチプレクサおよび論理回路を用いて、多重プロ
セッサシステムにおけるプロセッサの複数の組の間での
ほぼ同時の直接データ転送を行うことができる。

【００１０】図１は、多重プロセッサシステムにおける
プロセッサＡとＢとの間でデータを転送するための従来
の連絡システム１０をブロック図形式で示している。こ
の連絡システムは、データメモリ１２ならびにプロセッ
サＡ １４およびプロセッサＢ １６の２つのプロセッ
サを含む。このデータメモリは、実際には、その多重プ
ロセッサシステム（図示せず）に結合されたメモリの一
部としてよい。あるいはまた、従来技術として説明した
ように共用セマフォーレジスタの形態をとることもでき
る。プロセッサＡおよびプロセッサＢの両者は、このデ
ータメモリに接続されており、両者はそれにアクセスす
ることができる。データメモリ１２は、通常、データ記
憶域、および、データを読み出そうとしているプロセッ
サに対して、そのデータが実際に読み出せる準備ができ
ているかどうかを知らせる状態標識（単数または複数の
ビット）の両者を含む。このことは、ポーリングとして
公知である。

【００１１】システム１０の動作例として、プロセッサ
Ａ １４およびプロセッサＢ １６がそれぞれタスクを
割り当てられた通常のアプリケーションを検討する。プ
ロセッサＢの動作はプロセッサＡからのデータに依存す
るように条件づけられていると仮定する。プロセッサＡ
が所与のデータに関して自己のタスクを終了した場合、
プロセッサＢはそのデータを受け取り、それに関する以
降のタスクを実行する。しかし、プロセッサＢは、プロ
セッサＡがその必要なデータをデータメモリ１２に入れ
るまで、自己の関連するタスクを実行することができな
い。従って、プロセッサＢは、プロセッサＡが対応する
事前に割り当てられたタスクを終了したかどうかを確か
めるためにデータメモリ１２にポーリングを行う。プロ
セッサＡは、データメモリ状態標識を相応に設定し、そ
のデータをデータメモリに転送することによって自己の
タスクを終了したことを送信する。

【００１２】プロセッサＡ １４は、そのデータアドレ
スおよび状態をメモリアドレスバス１８によってメモリ
１２へ送る。このバスは、プロセッサＡ専用にすること
もできるし、あるいはまた、システムの他のプロセッサ
と共用することもできよう。プロセッサＡは、メモリデ
ータバス１９によって、データメモリ１２へデータを送
信し、また、それからデータを受信する。プロセッサＢ
は、対応する状態記憶場所を読み出すためにメモリデー
タバス２０によりコマンドを送信することによって所望
の情報の状態を検査した後、メモリデータバス２２によ
って解釈すべきその状態信号を受信する。プロセッサＡ
が最終的に、読み出しが行えることを指示するように状
態を設定すると（すなわち、プロセッサＡが自己の割り
当てられたタスクを終了すると）、プロセッサＢは、メ
モリアドレスバス２０によってデータメモリ読み出しコ
マンドを送信し、メモリデータバス２２によってその記
憶されたタスクデータを取得する。

【００１３】このようにして、データメモリは、データ
転送に関して、プロセッサＡ １４とプロセッサＢ １
６との間の媒介者として機能している。そのデータ転送
は、プロセッサＡがデータメモリにデータを書き込み、
その後、プロセッサＢがデータメモリからそのデータを
読み出すという点で、間接的である。上述の典型的なシ
ステム１０は、複数の異なる方法で実施できるが、外部
のデータメモリを用いた間接的なデータ転送という基本
図式は同じである。このようなプロセッサ間連絡システ
ムの実施例の詳細および標準動作は当業者に公知であ
り、従って、ここではこれ以上検討しない。

【００１４】外部データメモリによるシステム１０での
間接的なデータ転送とは対照的に、本発明は、多重プロ
セッサシステムにおいてデータが発信元プロセッサから
宛先プロセッサへ直接転送される、新規な連絡システム
を供する。この新規な連絡システムの実施例を以下に説
明する。

【００１５】本発明のこの実施例において想定する連絡
システムは、８つのプロセッサを含む。以下に述べる通
り、各プロセッサは、複数の既存の内部汎用レジスタの
ほか、３つの新たな関連するマルチプレクサを有する。
後述の実施例において、各プロセッサに関係するこれら
のマルチプレクサのうちの２つは、そのプロセッサにと
って外部的であり、１つは内部的である。その２つのマ
ルチプレクサの幅は、その連絡システムにおけるプロセ
ッサの数に依存する。各プロセッサ内部マルチプレクサ
の幅は、対応する内部レジスタの数に依存する。本発明
の実施例では、プロセッサ当たり８つの汎用レジスタが
存在する。また、本発明では既存のプロセッサ入出力ポ
ートを利用する。

【００１６】この実施例ではシステムに６４個の内部レ
ジスタを有するので（８つのプロセッサがそれぞれ８つ
の内部レジスタを備える）、６ビットアドレスフィール
ドが要求され、そのうち３ビットは所望のデータを含む
レジスタを表現するために使用され、他の３ビットはそ
のレジスタを含むプロセッサを表現するために使用され
る。各レジスタには、その内容へのアクセスを可能にす
る個有のアドレスが割り当てられている。この連絡シス
テムの各プロセッサは、そのレジスタアドレスのいずれ
かを生成することができる。各プロセッサに関係する一
連のマルチプレクサ、および、アドレスデコード・アー
ビトレーション論理によって、適正なレジスタの内容が
選択され、そのデータを要求するプロセッサへ転送され
る。

【００１７】本発明は、例えば、ＲＩＳＣまたはＣＩＳ
Ｃプロセッサを利用した、いずれの多重プロセッサデー
タ処理システムでも実施することができる。さらに、本
発明は、上述の従来方法の間接的転送（図１の説明参
照）とは対照的に、プロセッサ間の同時多重直接データ
転送を可能にする。

【００１８】図２は、本発明の連絡システムの上述した
直接プロセッサ間データ転送の実施例の主要構成要素の
部分ブロック図である。内部汎用レジスタＲ０（６２）
〜Ｒ７（６４）、汎用レジスタマルチプレクサ（ＧＰＲ
ＭＵＸ）３０および出力ポート３６を有するプロセッ
サＡ ２４が含まれる。また、システムには、入力ポー
ト５６、アドレスバス６０および入出力要求線４８を備
えたプロセッサＢ ２６も含まれる。図２に示すシステ
ムはさらに、プロセッサアドレスデコード・アービトレ
ーション論理４６、ＧＰＲアドレスＭＵＸ Ａ ４０お
よび入力ポートＭＵＸ Ｂ ５０を含む。さらに、ＭＵ
Ｘ ３０，４０および５０のための、それぞれ、マルチ
プレクサ制御３８，４４および５８が含まれる。説明の
ために、プロセッサＡ ２４は任意によりデータの発信
元とし、プロセッサＢ ２６は任意によりデータの宛先
とする。ＧＰＲ ＭＵＸ ３０は、プロセッサＡ内部レ
ジスタからの入力線（例えば、３２）を有しており、そ
れにより内部レジスタからのデータが転送できる。ＧＰ
Ｒ ＭＵＸの出力３４は、プロセッサＡの外部であるデ
ータ転送のためにプロセッサＡの出力ポート３６に接続
されている。ＧＰＲＭＵＸ ３０への制御３８は、プロ
セッサＡのＧＰＲアドレスＭＵＸ ４０の出力であり、
いずれの内部レジスタからデータを転送するかを指定す
る。

【００１９】ＧＰＲアドレスＭＵＸ ４０は、制御４４
にもとづいてそれらの間で選択を行うための入力線とし
て、各プロセッサのアドレスバス（例えば、６０）を有
する（プロセッサＡアドレス〜プロセッサＨアドレ
ス）。ＧＰＲアドレスＭＵＸへの制御４４は、プロセッ
サアドレスデコード・アービトレーション論理（以下、
ＡＤＡＲと呼ぶ）４６の出力である。このＡＤＡＲは、
受信されたアドレスをデコードし、並行して受信された
入出力要求間のアービトレーションを行う。ＡＤＡＲの
入力は、多重プロセッサシステムの各プロセッサからの
アドレスバス（例えば、６０）および入出力要求線（例
えば、４８）である。

【００２０】前述の通り、プロセッサＢ ２６には、１
つのマルチプレクサ、すなわち、入力ポートＭＵＸ ５
０が関係づけられている。この入力ポートＭＵＸは、シ
ステムの各プロセッサの出力ポート（例えば、３６）か
らの入力線（ＧＰＲ ＭＵＸＡ（５２）〜ＧＰＲ ＭＵ
Ｘ Ｈ）を有しており、マルチプレクサ制御５８にもと
づいてそれらの間で選択する。入力ポートＭＵＸ ５０
の出力５４は、プロセッサＢの入力ポート５６に接続さ
れている。この入力ポートＭＵＸへの制御５８は、ＡＤ
ＡＲ ４６の出力である。

【００２１】プロセッサＢ ２６は、宛先プロセッサと
して、２つの識別子を備えたアドレスを生成する。一方
は、プロセッサＢが要求するデータを含む内部レジスタ
（例えば、Ｒ２ ５９）のための識別子、他方は、その
要求データを有するレジスタを含むプロセッサ（例え
ば、プロセッサＡ ２４）のための識別子である。この
実施例の６ビットアドレスフィールドの場合、下位３ビ
ットはレジスタ識別子、上位３ビットはプロセッサ識別
子である。これは、レジスタについて順次的なアドレス
指定方式を生じる。例えば、プロセッサＡは、アドレス
“００００００”〜“０００１１１”を有するレジスタ
を含み、プロセッサＢは、アドレス“００１０００”〜
“００１１１１”を有するレジスタを含み、以下同様に
して、プロセッサＨは、アドレス“１１１０００”〜
“１１１１１１”を有するレジスタを含むことになる。
プロセッサＢによって生成されたアドレスはプロセッサ
Ｂの通常の命令ストリームの一部であり、また、一部の
多重プロセッサシステムでは、アドレスが、プロセッサ
Ｂで生成されるのではなく、例えば、外部メモリからフ
ェッチされることもある。この実施例に従えば、各プロ
セッサは自己自身の内部レジスタにアクセスすることも
できる点に留意されたい。これは、プログラムのいずれ
かの所与の段階または処理の時点でどのプロセッサでそ
のプログラムが並行して動作しているかをアプリケーシ
ョンプログラマが知らなくてよいからである。従って、
そのプログラムが要求されたデータを有するレジスタを
含むプロセッサで動作している場合、そのプロセッサが
自己自身のレジスタにアクセスできなければエラーが発
生するかもしれない。

【００２２】アドレス信号は、プロセッサＢ ２６から
アドレスバス６０で転送され、プロセッサアドレスデコ
ード・アービトレーション論理４６に入力する。この実
施例では、ＡＤＡＲ ４６は、アドレス生成アクティビ
ティについて各プロセッサのアドレスバスを監視するハ
ードウエアである。ＡＤＡＲは、選択されたアドレス指
定方式にもとづいて、入出力要求線（例えば、４８）を
監視することによってそのアドレス信号がどこから来た
か（すなわち、いずれのプロセッサがそのアドレス信号
を生成しているか）、また、その信号がどこへ行くかを
認識する。一度にただ一つの宛先プロセッサだけが所与
の発信元プロセッサから読み出すことができるが、複数
の同時読み出しがシステム内で生じ得る。しかし、所与
のプロセッサにおいて一度に２つ以上の読み出しは不可
能であるので、アービトレーション方式を必要とする。
（アービトレーションの代替として、並列マルチプレク
サの複数の集合を使用して、単一プロセッサにおける異
なるレジスタの同時アクセスを可能にすることができよ
う。）ＡＤＡＲは、同一の発信元プロセッサに向けられ
た並行して受信されたアドレス間の必要なアービトレー
ションを処理する。この実施例で選択されたアービトレ
ーション方式は、プロセッサＡが最高優先順位を有し、
プロセッサＨが最低優先順位を有するという、プロセッ
サの単純な優先順位づけである。当業者は、このような
アービトレーション方式を容易に実施できるであろう。
慎重なプログラミングは２つのプロセッサが別のプロセ
ッサに同時にアクセスすることを防ぐはずであるが、そ
れはやはり生じるかもしれない。

【００２３】ＧＰＲアドレスＭＵＸ ４０への３ビット
制御４４は、宛先プロセッサを識別し（ここではプロセ
ッサＢを指示する“００１”）、そのＧＰＲアドレスＭ
ＵＸ４０にそのプロセッサアドレスバスの１つ（例え
ば、アドレスバス６０）を選択させる。選択されたアド
レスバスからのアドレスのレジスタ識別子部分は、プロ
セッサＡのＧＰＲ ＭＵＸ ３０への制御３８になる。
この制御３８はさらに、そのＧＰＲ ＭＵＸに、関係す
る内部レジスタ（例えば、Ｒ２ ５９）のうちの１つか
らの入力線（例えば、線３２）を選択させる。ＧＰＲ
ＭＵＸは、その選択されたレジスタの内容をプロセッサ
Ａの出力ポート３６に転送する。

【００２４】そこから、そのデータは、データバス５２
でプロセッサＢの入力ポートＭＵＸ５０に転送される。
データバス５２はまた、この連絡システム内の全部の入
力ポートＭＵＸ（図示せず）に接続されている。この入
力ポートＭＵＸは、プロセッサアドレスデコード・アー
ビトレーション論理４６の出力である、制御５８にもと
づいてプロセッサデータバスの１つを選択する。現在、
このようなデータバスは通常、１６ビット幅である。そ
の後、このデータは、選択されたプロセッサデータバス
から（ここでは、プロセッサＡ ２４から）宛先プロセ
ッサの入力ポート（ここでは、入力ポート ５６）へ転
送される。

【００２５】以下の例は、本発明に従ったデータ転送動
作をより詳細に説明するものである。プロセッサＢがプ
ロセッサＡ ２４のレジスタＲ２（５９）に含まれたデ
ータを要求すると仮定する。プロセッサＢは、Ｒ２に割
り当てられたアドレス、この場合“０００００００００
０００００１０”を生成（またはフェッチ）する。１６
ビットアドレスフィールドは、現在の多重プロセッサシ
ステムのアドレスバスが通常この幅であるために選択さ
れたものである。しかし、現在実施されている連絡シス
テムは８つのプロセッサを含むので、それらのビットの
うちの６ビットのみを必要とする。そのアドレスフィー
ルドの残りは、他のものも考えられるが、ゼロとされ
る。また、それらの必要な６ビットアドレスは上位アド
レス空間に置くことができるが、実施の容易さのために
下位空間が選択されているることに留意されたい。この
場合、レジスタＲ０（６２）は“０００”の番号が付け
られ、その他のレジスタは順次識別され、レジスタＲ７
（６４）は“１１１”の番号が付けられる。従って、最
下位３ビット“０１０”は、レジスタＲ２を識別する。
その次の３ビットは発信元プロセッサを識別し、この場
合、“０００”は、プロセッサＡ ２４を識別する。

【００２６】プロセッサＢ ２６の生成アドレスは、ア
ドレスバス６０を通じてプロセッサアドレスデコード・
アービトレーション論理（ＡＤＡＲ）４６に送信され
る。ここで、そのアドレスは発信元プロセッサ識別子を
分離するために分解される。このプロセッサ識別子は、
制御信号をいずれのプロセッサのＧＰＲアドレスＭＵＸ
に送信すべきかを指示する。この場合、“０００”の発
信元プロセッサ識別子は、プロセッサＡ ２４が選択さ
れたことを識別する。従って、ＡＤＡＲは、３ビットの
制御信号４４（この場合、“００１”）を、プロセッサ
Ｂがそのアドレスを生成している宛先レジスタであるの
で、プロセッサＢのアドレスバス６０を選択するように
指示するプロセッサＡのＧＲＰアドレスＭＵＸ ４０へ
送信する。

【００２７】プロセッサＡのＧＰＲアドレスＭＵＸ ４
０は、プロセッサＢのアドレスバス６０から受け取った
アドレスのレジスタ識別子部分だけをプロセッサＡのＧ
ＰＲＭＵＸ ３０に転送する。この場合、レジスタ識別
子は“０１０”、すなわち、そのアドレスの最下位３ビ
ットである。これは、プロセッサＡのＧＲＰ ＭＵＸへ
の制御３８になる。この制御は、そのＧＲＰ ＭＵＸが
内部レジスタＲ２（５９）を選択すべきであることを指
示する。その後、Ｒ２の内容はプロセッサＡの出力ポー
ト３６へ転送される。データバス５２は、そのデータを
出力ポートからプロセッサＢの入力ポートＭＵＸ ５０
へ搬送する。実際には、データバス５２は、そのデータ
を各プロセッサの入力ポートＭＵＸ（図示せず）へ搬送
するが、宛先プロセッサ、この場合プロセッサＢに関係
するマルチプレクサだけがＡＤＡＲによってプロセッサ
Ａのデータバス５２を選択するように指令される。プロ
セッサＢの入力ポートＭＵＸ ５０は、３ビット制御線
５８を通じてアドレスデコード・アービトレーション論
理４６によってプロセッサＡのデータバス５２を選択す
るように指令される。その後、データは、線５４を通じ
てプロセッサＢの入力ポート５６へ送信される。

【００２８】以上の結果は、プロセッサＡからプロセッ
サＢへのデータの直接転送となる。この文脈において
「直接転送」とは、３つのマルチプレクサおよびアドレ
スデコード・アービトレーション論理という利用した手
段が、データを宛先プロセッサへの経路で導くスイッチ
として機能するという意味において「直接」ということ
である。データは、いずれの点でも、例えば、メモリに
もラッチされることはない。

【００２９】以上、本発明を例示目的で説明してきた
が、本発明の精神および範囲を逸脱することなく各種変
更を行うことができることが理解されよう。例えば、直
接連絡は多重プロセッサシステムにおけるいずれの数の
プロセッサ間においても可能である。しかし、そのプロ
セッサの数が増えるにつれて、関与するマルチプレクサ
の規模も大きくなる。別の例として、異なるアービトレ
ーション方式が使用できるであろう。さらに、アドレス
デコード・アービトレーション論理は、ソフトウエアに
よる解決策によって代替できるであろうが、システム性
能に関して犠牲を伴うであろう。さらに別の例として、
各プロセッサは異なる数の内部レジスタを有することが
できよう。また、これらの内部レジスタは、汎用ではな
く、専用とすることもできる。

【００３０】従って、本発明の保護の範囲は、特許請求
の範囲およびこれと等価なものによってのみ限定され
る。

【００３１】また、本発明は種々の変形が可能である。
例えば、本発明の連絡システムは、複数の汎用レジスタ
のそれぞれに格納されたデータにアクセスするための個
有のアドレスを有し、前記汎用レジスタを含む第１のプ
ロセッサと、前記第１のプロセッサの個有の汎用レジス
タアドレスのうちの１つに対応するアドレス信号を生成
するための手段を含んでいる第２のプロセッサと、前記
第１のプロセッサおよび前記第２のプロセッサを結合
し、かつ、前記第１のプロセッサの汎用レジスタのうち
の対応する１つから前記第２のプロセッサへデータを直
接転送するための第２のプロセッサにより生成されたア
ドレス信号に応答するものであるデータ転送手段とを含
んでいる。

【００３２】ここでさらに、前記第２のプロセッサによ
り生成されたアドレス信号を受信するための前記第１の
プロセッサに関係づけられたデータ受信手段を含んでい
てもよく、あるいは前記第１のプロセッサによって転送
されたデータを受信するための前記第２のプロセッサに
関係づけられたデータ受信手段を含んでいてもよい。

【００３３】また、前記第２のプロセッサにより生成さ
れたアドレス信号が前記第１プロセッサの内部汎用レジ
スタのうちの特定の１つを識別するためのレジスタ識別
子を含んでおり、また前記データ転送手段がレジスタマ
ルチプレクサを含んでおり、前記レジスタマルチプレク
サは前記第１のプロセッサの内部汎用レジスタのそれぞ
れの内容を入力として有しており、かつ、前記レジスタ
識別子を制御手段として有しており、さらに、前記レジ
スタ識別子制御手段が前記レジスタマルチプレクサに前
記第２のプロセッサへの転送のために前記レジスタに識
別子に対応する内部汎用レジスタの内容を選択するもの
であってもよい。

【００３４】ここで、前記レジスタマルチプレクサが前
記第１のプロセッサにとって内部的であってもよい。

【００３５】また、本発明の他の連絡システムは、多重
プロセッサシステムが第１のプロセッサおよび第２のプ
ロセッサを含んでおり、前記第１のプロセッサは複数の
汎用レジスタを含んでおり、このそれぞれの汎用レジス
タは格納されたデータにアクセスするための個有のアド
レスを有しており、前記第２のプロセッサは前記第１の
プロセッサの個有の汎用レジスタアドレスのうちの１つ
に対応するアドレス信号を生成するための手段を含んで
いる連絡システムであって、前記第１のプロセッサおよ
び前記第２のプロセッサを結合するための電気的結合手
段と、前記第１のプロセッサの個有の汎用レジスタのう
ちの対応する１つから前記電気的結合手段によって前記
第２のプロセッサへデータを直接転送するために前記第
２のプロセッサにより生成されたアドレス信号に応答す
るデータ転送手段とを備えている。

【００３６】ここで、さらに前記第２のプロセッサによ
り生成されたアドレス信号を受信するための前記第１の
プロセッサに関係づけられたデータ受信手段を含んでい
てもよく、あるいはさらに前記第１のプロセッサによっ
て転送されたデータを受信するための前記第２のプロセ
ッサに関係づけられたデータ受信手段を含んでいてもよ
い。

【００３７】あるいは、前記第２のプロセッサにより生
成されたアドレス信号が前記第１のプロセッサの内部汎
用レジスタのうちの特定の１つを識別するためのレジス
タ識別子を含んでおり、また、前記データ転送手段がレ
ジスタマルチプレクサを含んでおり、前記レジスタマル
チプレクサは前記第１のプロセッサの内部汎用レジスタ
のそれぞれの内容を入力として有しており、かつ、前記
レジスタ識別子を制御手段として有しており、さらに、
前記レジスタ識別子制御が前記レジスタマルチプレクサ
に前記第２のプロセッサへの転送のために前記レジスタ
識別子に対応する第１のプロセッサのレジスタの内容を
選択させるものであってもよい。

【００３８】ここで、前記レジスタマルチプレクサが前
記第１のプロセッサにとって内部的であってもよい。

【００３９】また、本発明の他の連絡システムは、多重
プロセッサシステムがＮ個のプロセッサを含んでおり、
前記Ｎ個のプロセッサのそれぞれは複数の内部汎用レジ
スタを含んでおり、前記Ｎ個のプロセッサのそれぞれの
前記汎用レジスタは格納されたデータにアクセスするた
めの個有のアドレスを有しており、かつ、前記Ｎ個のプ
ロセッサのうちの１つ以上は前記多重プロセッサシステ
ムにおけるプロセッサを識別する発信元プロセッサ識別
子およびその発信元プロセッサにおける前記個有の汎用
レジスタアドレスの１つに対応するレジスタ識別子を含
むアドレス信号を生成するように構成されている前記プ
ロセッサ間連絡システムであって、プロセッサ生成アド
レス信号を受信およびデコードし、それにもとづいて宛
先プロセッサ識別子信号を生成するためのアドレスデコ
ード手段であり、前記宛先プロセッサ識別子信号は前記
アドレス信号を生成したプロセッサを識別するものであ
る前記アドレスデコード手段と、プロセッサ生成アドレ
ス信号および宛先プロセッサ識別子信号を受信し、前記
プロセッサ生成アドレス信号のレジスタ識別子部分をそ
の関係するプロセッサに転送することによってそれに応
答するために、前記Ｎ個のプロセッサの１つに関係づけ
られているＮ個のアドレス受信手段と、前記Ｎ個のプロ
セッサのうちの１つと関係づけられており、対応するア
ドレス受信手段から転送されたアドレス信号のレジスタ
識別子部分を受信し、前記複数の内部汎用レジスタの選
択された１つに含まれたデータを前記宛先プロセッサに
転送することによってそれに応答するように結合されて
いる、前記データ転送手段と、前記Ｎ個のプロセッサの
うちの１つと関係づけられており、デコードされたアド
レス信号の発信元プロセッサ識別子部分を受信し、その
受信された発信元プロセッサ識別子信号によって識別さ
れたデータ転送手段から前記関係づけられたプロセッサ
へデータを受信し転送することによってそれに応答する
ように結合されているデータ受信手段とを含んでいる。

【００４０】ここで、前記アドレスデコード手段が、同
一の発信元プロセッサ識別子を含むほぼ並行して受信さ
れたアドレス信号間のアービトレーションを行うための
アービトレーション手段を含んでいてもよい。

【００４１】ここで、前記データ転送手段のそれぞれが
前記関係するプロセッサにとって内部的であってもよ
い。

【００４２】また、前記アービトレーション手段が、ア
ドレスデコード手段に１つのアドレス信号を転送するた
めに、同一の発信元プロセッサ識別子を有するほぼ並行
して受信されたアドレス信号に対する所定の解決策によ
るアービトレーション方式を含んでいてもよい。

【００４３】さらに、前記アービトレーション手段が前
記アービトレーション方式を実施するための専用論理回
路を含んでいてもよい。

【００４４】あるいは、前記アービトレーション手段が
前記アービトレーション方式を実施するためのプロセッ
サを含んでいてもよい。

【００４５】また、前記Ｎ個の関係するアドレス受信手
段がそれぞれアドレスマルチプレクサを含み、前記宛先
プロセッサ識別子信号のそれぞれは前記アドレスマルチ
プレクサの特定の１つに対応する制御手段であり、前記
アドレスマルチプレクサ制御手段のそれぞれは関係する
アドレスマルチプレクサに対して特定のプロセッサ生成
アドレス信号を選択させ、かつ、その前記レジスタ識別
子部分を対応するプロセッサに関係づけられたデータ転
送手段に転送させるものである場合に、前記Ｎ個の関係
するデータマルチプレクサのそれぞれがＮ個の選択可能
入力を含んでいてもよい。

【００４６】あるいは、前記Ｎ個のデータ受信手段がそ
れぞれデータマルチプレクサを含み、また、アドレス信
号の各デコードされた発信元プロセッサ識別子部分が前
記データマルチプレクサの特定の１つに対する制御手段
であり、前記データマルチプレクサ制御手段のそれぞれ
は特定のデータマルチプレクサに前記Ｎ個のデータ転送
手段のうちの１つからのデータを選択させるものである
場合、前記Ｎ個の関係するデータマルチプレクサのそれ
ぞれがＮ個の選択可能入力を含んでもよい。

【００４７】

【発明の効果】本発明は、上述の実施例において具体化
された通り、多重プロセッサデータ処理システムにおけ
るプロセッサ間の直接データ転送を可能にすることによ
り従来技術を改善する。明らかに、上述の直接データ転
送は従来技術の記憶・読み出し法よりも少ないサイクル
しか必要とせず、従って、システム性能を向上させる。
さらに、記憶空間は他の目的に利用するために解放され
る。この実施例は一定の付加的な安価なハードウエアを
必要とするが、現行アーキテクチャに対しては最小限の
変更で済み、従って、システム性能を向上させるための
コスト効果的な方法である。

【図面の簡単な説明】

【図１】従来のプロセッサ間連絡システムの概略構成を
示したブロック図。

【図２】本発明による１つのプロセッサの内部レジスタ
から別のプロセッサへの直接データ転送システムの一実
施例を部分的に示したブロック図。

【符号の説明】

２４ プロセッサＡ ２６ プロセッサＢ ４０ ＧＰＲアドレスＭＵＸ Ａ ５０ 入力ポートＭＵＸ Ｂ ４６ プロセッサアドレスデコード・アービトレーショ
ン論理

───────────────────────────────────────────────────── フロントページの続き (72)発明者 セバスチャン、シオドア、ベントローン アメリカ合衆国バーモント州、ジェリコ、 アップルツリー、レーン、１

Claims (12)

【特許請求の範囲】
1. 【請求項１】連絡システムにおけるプロセッサ間の直接
   データ転送用プロセッサ間連絡システムにおいて、 複数の汎用レジスタを含む第１のプロセッサであり、前
   記汎用レジスタのそれぞれは格納されたデータにアクセ
   スするための個有のアドレスを有している、前記第１の
   プロセッサと、 第２のプロセッサであり、前記第２のプロセッサは前記
   第１のプロセッサの個有の汎用レジスタアドレスのうち
   の１つに対応するアドレス信号を生成するための手段を
   含んでいる、前記第２のプロセッサと、 データ転送手段であり、前記データ転送手段は前記第１
   のプロセッサおよび前記第２のプロセッサを結合してお
   り、かつ、前記第１のプロセッサの汎用レジスタのうち
   の対応する１つから前記第２のプロセッサへデータを直
   接転送するための第２のプロセッサにより生成されたア
   ドレス信号に応答するものである、前記データ転送手段
   とを含むことを特徴とする連絡システム。
2. 【請求項２】請求項１記載のシステムにおいて、前記第
   ２のプロセッサにより生成されたアドレス信号が前記第
   １のプロセッサの内部汎用レジスタのうちの特定の１つ
   を識別するためのレジスタ識別子を含んでおり、また、
   前記データ転送手段がレジスタマルチプレクサを含んで
   おり、前記レジスタマルチプレクサは前記第１のプロセ
   ッサの内部汎用レジスタのそれぞれの内容を入力として
   有しており、かつ、前記レジスタ識別子を制御手段とし
   て有しており、さらに、前記レジスタ識別子制御手段が
   前記レジスタマルチプレクサに前記第２のプロセッサへ
   の転送のために前記レジスタ識別子に対応する内部汎用
   レジスタの内容を選択させることを特徴とするシステ
   ム。
3. 【請求項３】多重プロセッサデータ処理システムのため
   の前記多重プロセッサシステムのプロセッサ間の直接デ
   ータ転送用プロセッサ間連絡システムにおいて、前記多
   重プロセッサシステムは第１のプロセッサおよび第２の
   プロセッサを含んでおり、前記第１のプロセッサは複数
   の汎用レジスタを含んでおり、このそれぞれの汎用レジ
   スタは格納されたデータにアクセスするための個有のア
   ドレスを有しており、前記第２のプロセッサは前記第１
   のプロセッサの個有の汎用レジスタアドレスのうちの１
   つに対応するアドレス信号を生成するための手段を含ん
   でいる、前記連絡システムにおいて、 前記第１のプロセッサおよび前記第２のプロセッサを結
   合するための電気的結合手段と、 前記第１のプロセッサの個有の汎用レジスタのうちの対
   応する１つから前記電気的結合手段によって前記第２の
   プロセッサへデータを直接転送するために前記第２のプ
   ロセッサにより生成されたアドレス信号に応答するデー
   タ転送手段とを含むことを特徴とするシステム。
4. 【請求項４】請求項３記載のシステムにおいて、前記第
   ２のプロセッサにより生成されたアドレス信号が前記第
   １のプロセッサの内部汎用レジスタのうちの特定の１つ
   を識別するためのレジスタ識別子を含んでおり、また、
   前記データ転送手段がレジスタマルチプレクサを含んで
   おり、前記レジスタマルチプレクサは前記第１のプロセ
   ッサの内部汎用レジスタのそれぞれの内容を入力として
   有しており、かつ、前記レジスタ識別子を制御手段とし
   て有しており、さらに、前記レジスタ識別子制御手段が
   前記レジスタマルチプレクサに前記第２のプロセッサへ
   の転送のために前記レジスタ識別子に対応する第１のプ
   ロセッサのレジスタの内容を選択させることを特徴とす
   るシステム。
5. 【請求項５】多重プロセッサデータ処理システムのため
   の前記データ処理システムのプロセッサ間の直接データ
   転送用のプロセッサ間連絡システムにおいて、前記多重
   プロセッサシステムはＮ個のプロセッサを含んでおり、
   前記Ｎ個のプロセッサのそれぞれは複数の内部汎用レジ
   スタを含んでおり、前記Ｎ個のプロセッサのそれぞれの
   前記汎用レジスタは格納されたデータにアクセスするた
   めの個有のアドレスを有しており、かつ、前記Ｎ個のプ
   ロセッサのうちの１つ以上は前記多重プロセッサシステ
   ムにおけるプロセッサを識別する発信元プロセッサ識別
   子およびその発信元プロセッサにおける前記個有の汎用
   レジスタアドレスの１つに対応するレジスタ識別子を含
   むアドレス信号を生成するように構成されている、前記
   プロセッサ間連絡システムであって、 プロセッサ生成アドレス信号を受信およびデコードし、
   それにもとづいて宛先プロセッサ識別子信号を生成する
   ためのアドレスデコード手段であり、前記宛先プロセッ
   サ識別子信号は前記アドレス信号を生成したプロセッサ
   を識別するものである、前記アドレスデコード手段と、 Ｎ個のアドレス受信手段であり、前記アドレス受信手段
   のそれぞれは、プロセッサ生成アドレス信号および宛先
   プロセッサ識別子信号を受信し、前記プロセッサ生成ア
   ドレス信号のレジスタ識別子部分をその関係するプロセ
   ッサに転送することによってそれに応答するために、前
   記Ｎ個のプロセッサの１つに関係づけられている、前記
   Ｎ個のアドレス受信手段と、 Ｎ個のデータ転送手段であり、前記データ転送手段のそ
   れぞれは前記Ｎ個のプロセッサのうちの１つと関係づけ
   られており、前記データ転送手段のそれぞれは対応する
   アドレス受信手段から転送されたアドレス信号のレジス
   タ識別子部分を受信し、前記複数の内部汎用レジスタの
   選択された１つに含まれたデータを前記宛先プロセッサ
   に転送することによってそれに応答するように結合され
   ている、前記データ転送手段と、 Ｎ個のデータ受信手段であり、前記データ受信手段のそ
   れぞれは前記Ｎ個のプロセッサのうちの１つと関係づけ
   られており、前記データ受信手段のそれぞれはデコード
   されたアドレス信号の発信元プロセッサ識別子部分を受
   信し、その受信された発信元プロセッサ識別子信号によ
   って識別されたデータ転送手段から前記関係づけられた
   プロセッサへデータを受信し転送することによってそれ
   に応答するように結合されている、前記データ受信手段
   とを含むことを特徴とするプロセッサ間連絡システム。
6. 【請求項６】請求項５記載のシステムにおいて、前記Ｎ
   個のアドレス受信手段がそれぞれアドレスマルチプレク
   サを含み、前記宛先プロセッサ識別子信号のそれぞれは
   前記アドレスマルチプレクサの特定の１つに対応する制
   御手段であり、前記アドレスマルチプレクサ制御手段の
   それぞれは関係するアドレスマルチプレクサに対して特
   定のプロセッサ生成アドレス信号を選択させ、かつ、そ
   の前記レジスタ識別子部分を対応するプロセッサに関係
   づけられたデータ転送手段に転送させることを特徴とす
   るシステム。
7. 【請求項７】請求項５記載のシステムにおいて、前記Ｎ
   個のプロセッサのそれぞれに関係づけられた前記データ
   転送手段がレジスタマルチプレクサを含んでおり、アド
   レス受信手段によって転送された各レジスタ識別子信号
   は関係するレジスタマルチプレクサに対する制御手段で
   あり、前記レジスタマルチプレクサ制御手段のそれぞれ
   は関係するレジスタマルチプレクサに対して前記Ｎ個の
   プロセッサ関係データ受信手段の１つへの転送のために
   汎用レジスタの１つの内容を選択させることを特徴とす
   るシステム。
8. 【請求項８】請求項５記載のシステムにおいて、前記Ｎ
   個のデータ受信手段がそれぞれデータマルチプレクサを
   含み、また、アドレス信号の各デコードされた発信元プ
   ロセッサ識別子部分が前記データマルチプレクサの特定
   の１つに対する制御手段であり、前記データマルチプレ
   クサ制御手段のそれぞれは特定のデータマルチプレクサ
   に前記Ｎ個のデータ転送手段のうちの１つからのデータ
   を選択させるものであることを特徴とするシステム。
9. 【請求項９】請求項５記載のシステムにおいて、前記ア
   ドレスデコード手段がアドレス信号の前記発信元プロセ
   ッサ識別子部分を分離し、各分離された発信元プロセッ
   サ識別子信号を対応する宛先プロセッサに関係づけられ
   たデータ受信手段に転送するための回路を含むことを特
   徴とするシステム。
10. 【請求項１０】第１のプロセッサおよび第２のプロセッ
    サを有する多重プロセッサデータ処理システムのための
    プロセッサ間連絡方法であって、前記第１のプロセッサ
    は複数の汎用レジスタを含んでおり、前記汎用レジスタ
    のそれぞれはそれに格納されたデータにアクセスするた
    めの個有のアドレスを有する、前記方法において、 （ａ）前記第２のプロセッサによってアドレス信号を生
    成する段階であり、前記生成されたアドレス信号は前記
    第１のプロセッサの個有の汎用レジスタアドレスに対応
    するものである、前記アドレス信号生成段階と、 （ｂ）前記第２のプロセッサにより生成されたアドレス
    信号を前記第１のプロセッサに転送する段階と、 （ｃ）前記第１のプロセッサの汎用レジスタの対応する
    １つに格納されたデータにアクセスするために前記第２
    のプロセッサにより生成されたアドレス信号を使用する
    段階と、 （ｄ）前記対応する第１のプロセッサ汎用レジスタに格
    納された前記アクセスされたデータを前記第１のプロセ
    ッサから前記第２のプロセッサへ転送する段階とを含む
    ことを特徴とする方法。
11. 【請求項１１】請求項１０記載の方法において、前記ア
    クセス段階（ｃ）がさらに、前記複数の第１のプロセッ
    サの汎用レジスタに格納された前記データを多重化する
    段階であり、前記第２のプロセッサにより生成されたア
    ドレス信号が前記多重化機能の制御として使用される、
    前記多重化段階を含むことを特徴とする方法。
12. 【請求項１２】請求項１０記載の方法において、前記多
    重プロセッサデータ処理システムはまた、前記第２のプ
    ロセッサにより生成されたアドレス信号に応答するデー
    タ転送手段を含んでおり、前記転送段階（ｂ）が前記第
    ２のプロセッサにより生成されたアドレス信号を前記デ
    ータ転送手段に転送することを含んでおり、さらに、前
    記アクセス段階（ｃ）が前記第１のプロセッサの汎用レ
    ジスタのうちの対応する１つに格納されたデータにアク
    セスするために前記第２のプロセッサにより生成された
    アドレス信号を前記データ転送手段の制御として使用す
    ることを含むことを特徴とする方法。