JPS62263562A - 情報転送装置 - Google Patents
情報転送装置Info
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- JPS62263562A JPS62263562A JP10799786A JP10799786A JPS62263562A JP S62263562 A JPS62263562 A JP S62263562A JP 10799786 A JP10799786 A JP 10799786A JP 10799786 A JP10799786 A JP 10799786A JP S62263562 A JPS62263562 A JP S62263562A
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- 230000015654 memory Effects 0.000 claims abstract description 34
- 238000012545 processing Methods 0.000 description 10
- 238000010586 diagram Methods 0.000 description 5
- 238000000034 method Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 238000004891 communication Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
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- Multi Processors (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
(産業上の利用分野〕
この発明は複数のプロセッサに例えばマイクロプログラ
ムデータ等の情報を転送する場合に用いて好適な情報転
送装置に関する。
ムデータ等の情報を転送する場合に用いて好適な情報転
送装置に関する。
この発明は複数のプロセッサに情報を転送する場合に、
プロセッサ毎に情報を転送することができるのはもちろ
んのこと、複数のプロセッサをいくつかのグループに分
け、そのグループ毎には同じ情報を同時に転送できるよ
うにしたもので、転送時間の短縮化を期待できるもので
ある。
プロセッサ毎に情報を転送することができるのはもちろ
んのこと、複数のプロセッサをいくつかのグループに分
け、そのグループ毎には同じ情報を同時に転送できるよ
うにしたもので、転送時間の短縮化を期待できるもので
ある。
ビデオ画像処理システムが種々提案されている(例えば
電子通信学会論文誌85/ 4 Vol、 J68−
DNo、 4、特開昭58−215813号公報参照)
。
電子通信学会論文誌85/ 4 Vol、 J68−
DNo、 4、特開昭58−215813号公報参照)
。
第3図はこのビデオ画像処理装置の一例を示すものであ
る。
る。
一般にこの種の処理装置は同図に示すように入出力部(
1)と、入力画像メモリ (2八)と出力画像メモリ
(2B)とからなるメモリ部(2)と、データ処理部(
3)とから構成されている。
1)と、入力画像メモリ (2八)と出力画像メモリ
(2B)とからなるメモリ部(2)と、データ処理部(
3)とから構成されている。
入出力部(11は、例えばビデオカメラ(4)よりのビ
デオ信号をA/D変換してデジタル画像データとし、こ
れを入力画像メモリ (2A)に書き込み、また、出力
画像メモリ (2B)より処理された画像データを読み
出し、これをD/A変換してアナログビデオ信号に戻し
、これを例えばV T R(5)に記録したり、モニタ
受像機(6)に供給してビデオ画像をモニタできるよう
にする。
デオ信号をA/D変換してデジタル画像データとし、こ
れを入力画像メモリ (2A)に書き込み、また、出力
画像メモリ (2B)より処理された画像データを読み
出し、これをD/A変換してアナログビデオ信号に戻し
、これを例えばV T R(5)に記録したり、モニタ
受像機(6)に供給してビデオ画像をモニタできるよう
にする。
メモリ部(2)への書き込み及び読み出しは画像のまと
まり、すなわちlフィールドあるいはlフレーム単位で
なされる。このため入力画像メモリ(2A)及び(2B
)の各々は1フイールドあるいは1フレ一ム分の画像デ
ータ分の容量を有するメモリを複数枚有する。
まり、すなわちlフィールドあるいはlフレーム単位で
なされる。このため入力画像メモリ(2A)及び(2B
)の各々は1フイールドあるいは1フレ一ム分の画像デ
ータ分の容量を有するメモリを複数枚有する。
データ処理部(3)はプロセッサを有し、そのプログラ
ムに従って入力画像メモリ(2)にストアされた画像デ
ータを読み出してこれに種々の加工処理を加え、その処
理後のデータを出力画像メモリ (2B)に書き込む処
理を行う。
ムに従って入力画像メモリ(2)にストアされた画像デ
ータを読み出してこれに種々の加工処理を加え、その処
理後のデータを出力画像メモリ (2B)に書き込む処
理を行う。
データ処理部(3)のプロセッサは通常複数枚のプロセ
ッサからなっており、そのマイクロプログラムメモリの
内容であるマイクロプログラムは、より処理の幅を広げ
る場合には交換できるようにさされている。この場合、
プログラム供給部(一般にはホストのコンピュータ)(
7)よりそのマイクロプログラムが各プロセッサに供給
され、ユーザのプログラム交換要求(スイッチのオン)
によりマイクロプログラムが交換されるようになされて
いる。
ッサからなっており、そのマイクロプログラムメモリの
内容であるマイクロプログラムは、より処理の幅を広げ
る場合には交換できるようにさされている。この場合、
プログラム供給部(一般にはホストのコンピュータ)(
7)よりそのマイクロプログラムが各プロセッサに供給
され、ユーザのプログラム交換要求(スイッチのオン)
によりマイクロプログラムが交換されるようになされて
いる。
ところで、複数のプロセッサのマイクロプログラムを交
換する場合、各プロセッサに異なるプログラムを転送す
ることを考慮して、一般的には1つ1つのプロセッサに
マイクロプログラムを順次に転送するようにする。
換する場合、各プロセッサに異なるプログラムを転送す
ることを考慮して、一般的には1つ1つのプロセッサに
マイクロプログラムを順次に転送するようにする。
第4図はその考えられる転送装置の一例を示すもので、
(11)はマイクロプログラム転送用プロセッサで、こ
れは第3図例ではプログラム供給部(7)に相当する。
(11)はマイクロプログラム転送用プロセッサで、こ
れは第3図例ではプログラム供給部(7)に相当する。
この転送用プロセッサ(11)は転送するマイクロプロ
グラムのデータをストアするメモリ (IIM)と、そ
のアドレスの発生部(11^)と、複数のプロセッサの
うちの転送するプロセッサを選択する選択信号(書き込
み信号)を発生するデコーダ(110)とを有する。
グラムのデータをストアするメモリ (IIM)と、そ
のアドレスの発生部(11^)と、複数のプロセッサの
うちの転送するプロセッサを選択する選択信号(書き込
み信号)を発生するデコーダ(110)とを有する。
また、(121) (122)・・・(12れ)は、
例えば第3図例のデータ処理部(3)を構成する複数の
プロセッサで、それぞれプロセッサ(10)よりのマイ
クロプログラムをストアするためのマイクロプログラム
メモリ (12M1)(12M2)・・・(12Mn
)が設けられる。
例えば第3図例のデータ処理部(3)を構成する複数の
プロセッサで、それぞれプロセッサ(10)よりのマイ
クロプログラムをストアするためのマイクロプログラム
メモリ (12M1)(12M2)・・・(12Mn
)が設けられる。
そして、転送用プロセッサ(11)のメモリ (IIM
)及びアドレス発生部(11^)と、複数のプロセ・
ノサ(121) (122)・・・(12n)のマイ
クロプログラムメモリ (12Mり (12M2)
・・・(12Mn)との間はデータバス(13)と、ア
ドレスバス(14)とで共通に接続されている。
)及びアドレス発生部(11^)と、複数のプロセ・
ノサ(121) (122)・・・(12n)のマイ
クロプログラムメモリ (12Mり (12M2)
・・・(12Mn)との間はデータバス(13)と、ア
ドレスバス(14)とで共通に接続されている。
そして、デコーダ(110)よりの各プロセッサ(12
1) (122)・・・(12n)の選択信号がそれ
ぞれ、これらプロセッサ(121) (122)・・
・(12n)のマイクロプログラムメモリ (12M1
) (12M2)・・・(12Mn )に供給され、
選択信号が「0」になっているメモリだけ書き込みが可
能とされる。
1) (122)・・・(12n)の選択信号がそれ
ぞれ、これらプロセッサ(121) (122)・・
・(12n)のマイクロプログラムメモリ (12M1
) (12M2)・・・(12Mn )に供給され、
選択信号が「0」になっているメモリだけ書き込みが可
能とされる。
デコーダ(110)は、複数のプロセッサ(121)(
122)・・・(12n)の数に応じたビット数の、す
なわち21≧nとなるようなmビットの入力セレクトデ
ータ(これは転送用プロセッサ(11)内で生成、ある
いは外部より入力)をデコードして選択される1つのプ
ロセッサの選択信号のみをrOJにし、他のプロセッサ
の選択信号は「1」の状態としておくものである。
122)・・・(12n)の数に応じたビット数の、す
なわち21≧nとなるようなmビットの入力セレクトデ
ータ(これは転送用プロセッサ(11)内で生成、ある
いは外部より入力)をデコードして選択される1つのプ
ロセッサの選択信号のみをrOJにし、他のプロセッサ
の選択信号は「1」の状態としておくものである。
複数のプロセッサ(121) (122)・・・(1
2n)のすべてのプログラムを交換するときは、例えば
転送用プロセッサ(11)内でプロセッサ(121)(
122)・・・(12n)を順次に選択するセレクトデ
ータが得られ、これがデコーダ(110)に入力される
。そして、先ずプロセッサ(12z )のマイクロプロ
グラムメモリ (12Mt)に対するデコーダ(110
)よりの選択信号のみがrOJとなり、このメモリ (
12M1 )が書き込み可能状態となり、このメモリ
(12Mt )にメモリ (11M)よりのマイクロプ
ログラムデータがアドレス発生部(IIA)よりのアド
レスに従って書き込まれる。
2n)のすべてのプログラムを交換するときは、例えば
転送用プロセッサ(11)内でプロセッサ(121)(
122)・・・(12n)を順次に選択するセレクトデ
ータが得られ、これがデコーダ(110)に入力される
。そして、先ずプロセッサ(12z )のマイクロプロ
グラムメモリ (12Mt)に対するデコーダ(110
)よりの選択信号のみがrOJとなり、このメモリ (
12M1 )が書き込み可能状態となり、このメモリ
(12Mt )にメモリ (11M)よりのマイクロプ
ログラムデータがアドレス発生部(IIA)よりのアド
レスに従って書き込まれる。
このメモリ (12M1)への書き込みが終了すると、
次にプロセッサ(122)のメモリ (12M2 )へ
の選択信号のみが「0」になり、これが書き込み可能状
態となって、同様にして、マイクロプログラムがこのメ
モリ (12M2) &::書き込まれる。
次にプロセッサ(122)のメモリ (12M2 )へ
の選択信号のみが「0」になり、これが書き込み可能状
態となって、同様にして、マイクロプログラムがこのメ
モリ (12M2) &::書き込まれる。
以下、同様にして順次、プロセッサ(123)のメモリ
(12M]) 、プロセッサ(124)のメモリ(1
2M4)・・・にマイクロプログラムが書き込まれて各
プロセッサ(12> ) (122)・・・(12n
)のマイクロプログラムが交換される。
(12M]) 、プロセッサ(124)のメモリ(1
2M4)・・・にマイクロプログラムが書き込まれて各
プロセッサ(12> ) (122)・・・(12n
)のマイクロプログラムが交換される。
以上のような転送装置によれば、データとアドレスとは
共通のバスで送れるのでハードウェアの規模が節約され
るが、このように複数のプロセッサのすべてに順次にプ
ログラムを転送するようにする装置では、複数のプロセ
ッサのうち同一プログラムを転送するものがいくつかあ
る場合にも同様に1つ1つのプロセッサ毎に転送しなけ
ればならず、全体として転送に長時間を要するという欠
点がある。
共通のバスで送れるのでハードウェアの規模が節約され
るが、このように複数のプロセッサのすべてに順次にプ
ログラムを転送するようにする装置では、複数のプロセ
ッサのうち同一プログラムを転送するものがいくつかあ
る場合にも同様に1つ1つのプロセッサ毎に転送しなけ
ればならず、全体として転送に長時間を要するという欠
点がある。
このようなことは、データがマイクロプログラムの場合
だけでな(、種々の情報の場合に生じる。
だけでな(、種々の情報の場合に生じる。
この発明はこの点を改善して全体としての転送速度を早
くできるようにすることを目的とする。
くできるようにすることを目的とする。
この発明は、共通のバスを通じて複数のプロセッサに情
報が供給されるように構成されるも、上記複数のプロセ
ッサに設けられるメモリへの上記情報の書き込みは、上
記複数のプロセッサのうち選択されているもののみにお
いてなされるものであって、上記複数のプロセッサをプ
ロセッサ毎に選択する第1の選択手段と、上記複数のプ
ロセッサをいくつかのグループに分け、このグループ毎
のプロセッサをこの第1の選択手段の出力状態に無関係
に共通に選択する第2の選択手段とを備える。
報が供給されるように構成されるも、上記複数のプロセ
ッサに設けられるメモリへの上記情報の書き込みは、上
記複数のプロセッサのうち選択されているもののみにお
いてなされるものであって、上記複数のプロセッサをプ
ロセッサ毎に選択する第1の選択手段と、上記複数のプ
ロセッサをいくつかのグループに分け、このグループ毎
のプロセッサをこの第1の選択手段の出力状態に無関係
に共通に選択する第2の選択手段とを備える。
複数の各プロセッサに別々のプログラムデータ等の情報
を転送するときは第1の選択手段によりプロセッサ毎に
情報の転送が行なわれる。
を転送するときは第1の選択手段によりプロセッサ毎に
情報の転送が行なわれる。
そして、第2の選択手段により分けられたグループ単位
で同時にそのグループ内の複数のプロセッサに同一情報
を転送することができる。したがって、この場合にはす
べてのプロセッサへの転送時間が短縮さるものである。
で同時にそのグループ内の複数のプロセッサに同一情報
を転送することができる。したがって、この場合にはす
べてのプロセッサへの転送時間が短縮さるものである。
第1図はこの発明装置の一実施例を示すもので、この発
明では転送用プロセッサより複数のプロセッサに供給す
る選択信号を発生する部分に特徴がある。
明では転送用プロセッサより複数のプロセッサに供給す
る選択信号を発生する部分に特徴がある。
すなわち、同図において(20)は転送用プロセッサで
、転送するマイクロプログラムがストアされているメモ
リ (21M )とそのアドレスを発生するアドレス発
生部(21A )とを有し、l&述の複数のプロセ・ノ
サとはデータバス(22)とアドレスバス(23)とで
共通に接続されている。
、転送するマイクロプログラムがストアされているメモ
リ (21M )とそのアドレスを発生するアドレス発
生部(21A )とを有し、l&述の複数のプロセ・ノ
サとはデータバス(22)とアドレスバス(23)とで
共通に接続されている。
複数のプロセッサは、例えば同一の仕事をなすことのあ
るプロセッサ毎にいくつかのグループに分けられるもの
で、この例ではi IIMIづつの第1のグループのプ
ロセッサ(311) (312)・・・(31i )
。
るプロセッサ毎にいくつかのグループに分けられるもの
で、この例ではi IIMIづつの第1のグループのプ
ロセッサ(311) (312)・・・(31i )
。
第2のグループのプロセッサ(321) (322)
・・・(32i )・・・第にのグループのプロセッサ
(3kz )(3に2)・・・(3kl ’)のkll
lのグループに分けられる。
・・・(32i )・・・第にのグループのプロセッサ
(3kz )(3に2)・・・(3kl ’)のkll
lのグループに分けられる。
一方、転送用プロセッサ(21)には、各グループのプ
ロセッサの各々に選択信号を供給するためのデコーダ(
241) (242)・・・(24k )が設けられ
る。これらデコーダ(241> (242)・・・(
24k)は第4図例のデコーダ(110)と同様に大カ
ビノドに応じた1つの選択信号のみが「0」で、他はす
べて「1」となるようなもので、その入力データとして
はmビットのセレクト信号の下位βビ。
ロセッサの各々に選択信号を供給するためのデコーダ(
241) (242)・・・(24k )が設けられ
る。これらデコーダ(241> (242)・・・(
24k)は第4図例のデコーダ(110)と同様に大カ
ビノドに応じた1つの選択信号のみが「0」で、他はす
べて「1」となるようなもので、その入力データとして
はmビットのセレクト信号の下位βビ。
トが供給される。また、mビットのセレクト信号の上位
(m−1)ビットはデコーダ(25)に入力される。こ
のデコーダ(25)は各グループ用のデコーダ(241
) (242)・・・(24k )のいずれか1つを
選択する選択信号SL、S2・・・Skを発生するもの
で、このデコーダ(25)よりの各選択信号S1.S2
・・・Skはデコーダ(24t ) (242)・・
・(24k)のイネーブル端子ENに供給される。
(m−1)ビットはデコーダ(25)に入力される。こ
のデコーダ(25)は各グループ用のデコーダ(241
) (242)・・・(24k )のいずれか1つを
選択する選択信号SL、S2・・・Skを発生するもの
で、このデコーダ(25)よりの各選択信号S1.S2
・・・Skはデコーダ(24t ) (242)・・
・(24k)のイネーブル端子ENに供給される。
この場合、2g≧iかつ2111−g≧にとなるように
m、l、に、iは定められる。
m、l、に、iは定められる。
また、グループ単位毎の選択ができるようにセレクト信
号は1ビツト分余分に用意される。この1ビツトの信号
GSはそれぞれオアゲート(261)(262)・・・
(26k )の一方の入力端に供給される。
号は1ビツト分余分に用意される。この1ビツトの信号
GSはそれぞれオアゲート(261)(262)・・・
(26k )の一方の入力端に供給される。
そして、オアゲート(26x )の他方の入力端には選
択信号S1が供給され、オアゲート(262)の他方の
入力端には選択信号S2が、・・・オアゲート(26k
)の他方の入力端には選択信号Skが、供給される。
択信号S1が供給され、オアゲート(262)の他方の
入力端には選択信号S2が、・・・オアゲート(26k
)の他方の入力端には選択信号Skが、供給される。
そして、各デコーダ<24s ) (242)・・・
(24k )よりのそれぞれ1個のプロセッサ選択信号
はそれぞれi(囚のアンドゲート(411)〜(41i
) 。
(24k )よりのそれぞれ1個のプロセッサ選択信号
はそれぞれi(囚のアンドゲート(411)〜(41i
) 。
(421)〜(42i ) 、・・・、 (4kz )
〜(4ki )を通じて各グループのプロセッサ(31
1)〜(31i )(321)〜(32i ) 、・・
・、 (3ki )〜(3ki )に供給されるととも
に、オアゲート(26z )の出力が第1のグループの
アンドゲート(41x )〜(41i )に、オアゲー
ト(262)の出力が第2のグループのアンドゲート(
421)〜(42i )に、・・・オアゲ−)(26k
)の出力が第にのグループのアンドゲート(4kx )
〜(4ki )に、それぞれ共通に供給される。
〜(4ki )を通じて各グループのプロセッサ(31
1)〜(31i )(321)〜(32i ) 、・・
・、 (3ki )〜(3ki )に供給されるととも
に、オアゲート(26z )の出力が第1のグループの
アンドゲート(41x )〜(41i )に、オアゲー
ト(262)の出力が第2のグループのアンドゲート(
421)〜(42i )に、・・・オアゲ−)(26k
)の出力が第にのグループのアンドゲート(4kx )
〜(4ki )に、それぞれ共通に供給される。
以上のような構成において、従来と同様に1つ1つのプ
ロセッサに異なるマイクロプログラムを順次に転送して
そのメモリに書き込むには次のようにされる。
ロセッサに異なるマイクロプログラムを順次に転送して
そのメモリに書き込むには次のようにされる。
先ず、信号GSは「1」の状態とされる。したがって、
オアゲート(261)〜(26k )の出力はすべて「
1」となり、アンドゲート(411)〜(4ki )は
デコーダ(241)〜(24k )の出力をそのままゲ
ートする状態になる。
オアゲート(261)〜(26k )の出力はすべて「
1」となり、アンドゲート(411)〜(4ki )は
デコーダ(241)〜(24k )の出力をそのままゲ
ートする状態になる。
この状態で入力セレクト信号が1回の転送毎に順次歩進
される。
される。
警 この場合、1個のプロセッサにプログラム転送が
終わるまでは、デコーダ(25)の入力の状態は変わら
ず、いずれか1つのグループのデコーダを選択する状態
となる。
終わるまでは、デコーダ(25)の入力の状態は変わら
ず、いずれか1つのグループのデコーダを選択する状態
となる。
すなわち、入力セレクト信号により、先ず、選択信号S
1のみが「0」となり、デコーダ(241)はデコーダ
として動作するが、他は入力に拘らず、出力のプロセッ
サ選択信号はすべて「1」となる。
1のみが「0」となり、デコーダ(241)はデコーダ
として動作するが、他は入力に拘らず、出力のプロセッ
サ選択信号はすべて「1」となる。
したがって第1のグループが選択され、デコーダ(24
1)のlビットのセレクト信号に応じて第1グループの
プロセッサ(3h )〜(31i )のメモリに順次プ
ログラムがバス(22)を通じて書き込まれる。
1)のlビットのセレクト信号に応じて第1グループの
プロセッサ(3h )〜(31i )のメモリに順次プ
ログラムがバス(22)を通じて書き込まれる。
第1グループのプロセッサ(3h )〜(31i )へ
のi回のプログラム転送が終了すると、入力セレクト信
号の上位(m−jりビットの下位ピントが反転し、デコ
ーダ(25)の出力のうち選択信号S2のみが「0」と
なり、第2グループのデコーダ(242)がデコーダと
しての動作をし、他のデコーダ(241) 、 (2
43)〜(24k )の出力はすべて「1」になる。そ
して、同様にして下位2ビツトのセレクト信号により順
次第2グループのプロセッサ(32s )〜(32i
)に順次にプログラム転送がなされる。
のi回のプログラム転送が終了すると、入力セレクト信
号の上位(m−jりビットの下位ピントが反転し、デコ
ーダ(25)の出力のうち選択信号S2のみが「0」と
なり、第2グループのデコーダ(242)がデコーダと
しての動作をし、他のデコーダ(241) 、 (2
43)〜(24k )の出力はすべて「1」になる。そ
して、同様にして下位2ビツトのセレクト信号により順
次第2グループのプロセッサ(32s )〜(32i
)に順次にプログラム転送がなされる。
以下、同様にして、デコーダ(25)の出力選択信号に
よりデコーダ(241)〜(24k )のうち1つがデ
コーダとして働き、そのデコーダのグループの1個のプ
ロセッサにプログラム転送が順次i回行われて、すべて
のプロセッサに順次プログラム転送がなされる。
よりデコーダ(241)〜(24k )のうち1つがデ
コーダとして働き、そのデコーダのグループの1個のプ
ロセッサにプログラム転送が順次i回行われて、すべて
のプロセッサに順次プログラム転送がなされる。
次に、グループ単位のプログラム転送時は、信号GSが
rOJにされる。すると、デコーダ(25)の出力選択
信号S1〜SkのうちrOJとなっている選択信号が供
給されるグループのオアゲートの出力はrOJとなる。
rOJにされる。すると、デコーダ(25)の出力選択
信号S1〜SkのうちrOJとなっている選択信号が供
給されるグループのオアゲートの出力はrOJとなる。
例えば信号S1がrOJであれば、オアゲート(261
)の出力が「0」となり、このためそのグループのi
IIIのアンドゲート(41r )〜(41i )の出
力は、デコーダ(24t )の出力選択信号の状態に関
係なく、すべて「0」となり、この第1グループのプロ
セッサ(311)〜(31i )のメモリは書き込み可
能になり、1回の転送で同一プログラムがこの第1グル
ープのプロセッサ(311)〜(31i )に書き込ま
れる。
)の出力が「0」となり、このためそのグループのi
IIIのアンドゲート(41r )〜(41i )の出
力は、デコーダ(24t )の出力選択信号の状態に関
係なく、すべて「0」となり、この第1グループのプロ
セッサ(311)〜(31i )のメモリは書き込み可
能になり、1回の転送で同一プログラムがこの第1グル
ープのプロセッサ(311)〜(31i )に書き込ま
れる。
以下、同様にしてデコーダ(25)よりの選択信号81
〜Skにより選択されるグループのi I[laのプロ
セッサに同時に同じプログラムが1回の転送で書き込ま
れるものである。
〜Skにより選択されるグループのi I[laのプロ
セッサに同時に同じプログラムが1回の転送で書き込ま
れるものである。
したがって、この場合にはに回の転送でkXi個のすべ
てのプロセッサにプログラム転送できることになり、転
送時間は短縮化される。
てのプロセッサにプログラム転送できることになり、転
送時間は短縮化される。
なお、入力セレクト信号を任意のプロセッサ又はグルー
プを選択するデータとすれば、順次にプロセッサにプロ
グラム転送するのではなく、希望する任意のときに任意
のプロセッサ又は任意のグループのプロセッサ群にプロ
グラム転送できるのは勿論である。
プを選択するデータとすれば、順次にプロセッサにプロ
グラム転送するのではなく、希望する任意のときに任意
のプロセッサ又は任意のグループのプロセッサ群にプロ
グラム転送できるのは勿論である。
また、グループ分けするときのプロセッサの数はグルー
プ毎に同数にする必要はなく、同一プログラムを使用す
るであろう任意数のプロセッサ毎にグループを形成する
ようにしてもよい。この場合には、各グループに所属す
るプロセッサの数を予め記憶しておくことにより順次転
送するときの転送時間に無駄が生じるのを防ぐことがで
きる。
プ毎に同数にする必要はなく、同一プログラムを使用す
るであろう任意数のプロセッサ毎にグループを形成する
ようにしてもよい。この場合には、各グループに所属す
るプロセッサの数を予め記憶しておくことにより順次転
送するときの転送時間に無駄が生じるのを防ぐことがで
きる。
第2図はこの発明装置の他の例で、この例は第4図例を
改良したもので、第4図例と対応する部分には同一符号
を付す。
改良したもので、第4図例と対応する部分には同一符号
を付す。
この例はn11Mのプロセッサ(12t )〜(12n
)を、1個の第1のグループのプロセッサ群と、(n−
i)fl!ifの第2のグループのプロセッサ群との2
つのグループに分けた場合である。
)を、1個の第1のグループのプロセッサ群と、(n−
i)fl!ifの第2のグループのプロセッサ群との2
つのグループに分けた場合である。
この例の場合、n個のプロセッサの選択用のデコーダ(
110)よりのn個の選択信号はそれぞれアンドゲート
(151)〜(15n)を介して各プロセッサ(121
)〜(1,2n>に供給される。
110)よりのn個の選択信号はそれぞれアンドゲート
(151)〜(15n)を介して各プロセッサ(121
)〜(1,2n>に供給される。
一方、グループセレクト回路(16)が設けられ、これ
に2ビツトのグループ選択信号が供給される。
に2ビツトのグループ選択信号が供給される。
そして、このグループセレクト回路(16)よりの第1
グループ選択信号G S Lはデコーダ(110)より
の第1のグループのプロセッサ(121)〜(12i
)の選択信号がその一方の入力端に供給されるアンドゲ
ート(151)〜(15j )の他方の入力端に供給さ
れ、また、第2のグループ選択信号G S 2はデコー
ダ(110)よりの第2のグループのプロセッサ(12
++ 1)〜(12n)の選択信号がその一方の入力端
に供給されるアンドゲート(15++ t )〜(15
n)の他方の入力端に供給される。
グループ選択信号G S Lはデコーダ(110)より
の第1のグループのプロセッサ(121)〜(12i
)の選択信号がその一方の入力端に供給されるアンドゲ
ート(151)〜(15j )の他方の入力端に供給さ
れ、また、第2のグループ選択信号G S 2はデコー
ダ(110)よりの第2のグループのプロセッサ(12
++ 1)〜(12n)の選択信号がその一方の入力端
に供給されるアンドゲート(15++ t )〜(15
n)の他方の入力端に供給される。
そして、従来と同様に1つ1つのプロセッサに順次に異
なるプログラムを転送するときは、グループセレクト回
路(16)には信号G S 1及びOS 2がともにr
lJになる信号が供給される。したがって、アンドゲー
ト(151)〜(15n)はデコーダ(110)の出力
をそのまま通す状態となり、前述と全く同様にして順次
にすべてのプロセッサに転送がなされる。
なるプログラムを転送するときは、グループセレクト回
路(16)には信号G S 1及びOS 2がともにr
lJになる信号が供給される。したがって、アンドゲー
ト(151)〜(15n)はデコーダ(110)の出力
をそのまま通す状態となり、前述と全く同様にして順次
にすべてのプロセッサに転送がなされる。
次にセレクト回路(16)に、信号G S sのみが「
0」になるような信号が入力されると、アンドゲート(
151)〜(15j )の出力はデコーダ(LID ’
)の出力選択信号に関係なく、すべて「0」の状態とな
り、第1グループのプロセッサ(12s)〜(12j)
に1回の転送で同一プログラムが同時に書き込まれる。
0」になるような信号が入力されると、アンドゲート(
151)〜(15j )の出力はデコーダ(LID ’
)の出力選択信号に関係なく、すべて「0」の状態とな
り、第1グループのプロセッサ(12s)〜(12j)
に1回の転送で同一プログラムが同時に書き込まれる。
また、信号G S 2のみが「0」になるときは、アン
ドゲート(15j+z )〜(15n)の出力はデコー
ダ(110)の出力選択信号に関係なく、すべて「0」
の状態となり、第2グループのプロセッサ(12j+1
) 〜(12n )に1回の転送で同一プログラムが同
時に書き込まれる。
ドゲート(15j+z )〜(15n)の出力はデコー
ダ(110)の出力選択信号に関係なく、すべて「0」
の状態となり、第2グループのプロセッサ(12j+1
) 〜(12n )に1回の転送で同一プログラムが同
時に書き込まれる。
信号G S 1及びG S 2がともに「0」になると
、アントゲ−)(151)〜(15n)の出力はすべて
「0」となるから、このときは、すべてのプロセッサ(
121)〜(12n)に同一プログラムを同時に転送す
ることができる。
、アントゲ−)(151)〜(15n)の出力はすべて
「0」となるから、このときは、すべてのプロセッサ(
121)〜(12n)に同一プログラムを同時に転送す
ることができる。
なお、以上の例はマイクロプログラムの転送の場合を例
にとって説明したが、転送データはマイクロプログラム
に限らないことは勿論である。
にとって説明したが、転送データはマイクロプログラム
に限らないことは勿論である。
この発明においては、複数のプロセッサに情報を転送す
る場合に、各個別にプロセッサに転送できるだけでなく
、用いる情報が同一である複数のプロセッサには1回の
転送で同時に情報を転送できるので転送時間を短縮化す
ることができる。
る場合に、各個別にプロセッサに転送できるだけでなく
、用いる情報が同一である複数のプロセッサには1回の
転送で同時に情報を転送できるので転送時間を短縮化す
ることができる。
m1図はこの発明装置の一例のブロック図、第2図はこ
の発明装置の他の例のブロック図、第3図は考えられる
転送装置の一例のブロック図、第姦 4図はこの発明が通用さる画像処理装置の一例のブロッ
ク図である。 (121) 〜(12n )及び(3h ) 〜(3k
i )はプロセッサ、(11M)及び(21M)は転送
するプログラムをストアするメモリ、(11^)及び(
21A ”)はそのアドレス発生部、(110)及び(
241)〜(24k ) (25)は選択信号を得る
デコーダである。
の発明装置の他の例のブロック図、第3図は考えられる
転送装置の一例のブロック図、第姦 4図はこの発明が通用さる画像処理装置の一例のブロッ
ク図である。 (121) 〜(12n )及び(3h ) 〜(3k
i )はプロセッサ、(11M)及び(21M)は転送
するプログラムをストアするメモリ、(11^)及び(
21A ”)はそのアドレス発生部、(110)及び(
241)〜(24k ) (25)は選択信号を得る
デコーダである。
Claims (1)
- 共通のバスを通じて複数のプロセッサに情報が供給され
るように構成されるも、上記複数のプロセッサに設けら
れるメモリへの上記情報の書き込みは、上記複数のプロ
セッサのうち選択されているもののみにおいてなされる
ものであって、上記複数のプロセッサをプロセッサ毎に
選択する第1の選択手段と、上記複数のプロセッサをい
くつかのグループに分け、このグループ毎のプロセッサ
をこの第1の選択手段の出力状態に無関係に共通に選択
する第2の選択手段とを備えてなる情報転送装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10799786A JPS62263562A (ja) | 1986-05-12 | 1986-05-12 | 情報転送装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10799786A JPS62263562A (ja) | 1986-05-12 | 1986-05-12 | 情報転送装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS62263562A true JPS62263562A (ja) | 1987-11-16 |
Family
ID=14473364
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP10799786A Pending JPS62263562A (ja) | 1986-05-12 | 1986-05-12 | 情報転送装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS62263562A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01183762A (ja) * | 1988-01-18 | 1989-07-21 | Daikin Ind Ltd | データ入力方法および装置 |
JP2002163636A (ja) * | 2000-11-27 | 2002-06-07 | Omron Corp | ビジュアル検査装置 |
-
1986
- 1986-05-12 JP JP10799786A patent/JPS62263562A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01183762A (ja) * | 1988-01-18 | 1989-07-21 | Daikin Ind Ltd | データ入力方法および装置 |
JP2002163636A (ja) * | 2000-11-27 | 2002-06-07 | Omron Corp | ビジュアル検査装置 |
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