JPH0195356A - マルチプロセッサ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 マルチプロセッサシステムにおいて、他のプロセッサか
らの誤ったアドレスによるレジスタへのアクセスについ
ての処理方式に関し、 メインプロセッサからアクセスすべきデータレジスタの
アドレスに続いて書込むべきデータの送出を可能にする
ことによって処理速度を向上することを目的とし、 アクセスされたザブプロセッサにおいては、メインプロ
セッサから送信された、書込みを行うべきレジスタのア
ドレスに誤りが存在することを識別したときには、この
アドレスに後続して送られてくるデータについてのデー
タレジスタに対する書込み処理およびメインプロセッサ
に対する書込み終了の応答を行はないように構成する。

〔産業上の利用分野〕

マルチプロセッサシステムにおいて、他のプロセッサか
らの誤ったアドレスによるレジスタへのアクセスについ
ての処理方式に関する。

〔従来の技術〕

データ処理の高速化を図るために複数のプ［ｊセッサに
よって並列処理を行うことが実施されているが、このよ
うな並列処理においてはそれぞれのプロセッサにおける
レジスタを他のプロセッサがアクセスすることが頻繁に
行われる。

特に、個々のプロセッサの規模が大きくなるとレジスタ
の数が増加し、他のプロセッサからのデータ書込みのた
めのアクセスに際して書込みを行うレジスタの指定に誤
りがあるとシステム全体が誤動作する結果を生じる。

このような事態を避けるために、従来は、他のプロセッ
サにアクセスしようとするメインプロセッサは、サブプ
ロセッサに対して書込みを行うレジスタのアドレスを先
ず送出し、サブプロセッサではこのレジスタアドレスに
誤りがないことを確認してから応答信号をメインプロセ
ッサに返送し、メインプロセッサはこの応答信号を受信
してから書込むべきデータをサブプロセッサに送信する
ように構成されていた。

なお、本明細書においては、上記のように他のプロセッ
サにアクセスしようとするプロセッサを「メインプロセ
ッサ」といい、またアクセスされる側のプロセッサを「
サブプロセッサ」というが、この「メイン」および「サ
ブ」は当該ジョブについての関係のみをいうものであり
、プロセッサ自体の構成あるいはマルチプロセッサシス
テム内で定められた固定的な関係をいうものではない。

〔発明が解決しようとする問題点〕

上記のごとき従来技術においては、サブプロセッサから
の応答を待ってメインプロセッサからデータを送出する
ものであるため、その期間はメインプロセッサにとって
無用な待ち時間となり、システム全体として処理が遅く
なるという欠点があった。

本発明は、メインプロセッサからアクセスすべきデータ
レジスタのアドレスに続いて書込むべきデータの送出を
可能にすることによって処理速度を向上することを目的
とする。

〔問題点を解決するための手段〕

第１図にその原理的構成を示すように、メインプロセッ
サ１１からアクセスされたサブプロセッサ１２において
、メインブローセッサから送信された書込みを行うべき
データレジスタ６２のアドレスに誤りが存在することを
識別したときには、このアドレスに後続して送られてく
るデータのこのデータレジスタ６□に対する書込み処理
およびメインプロセッサに対する書込み終了の応答を行
はないように抑止するようにした。

〔作　用〕

メインプロセッサＩＩがサブプロセッサ１□のデータレ
ジスタ群６２０１つに書込みを行うために、ＣＰＵ２．
から双方向回線９を経て書込みを行うべきサブプロセッ
サ１２のデータレジスタ群中の１つのデータレジスタ６
□６のアドレスを送出する。

サブプロセッサ１２のアドレスエラーチエツク回路４゜
は、メインプロセッサ１１からのアドレスについて例え
ばパリティチエツクによってエラーチエツクを行い、エ
ラーが検出されると次にメインプロセッサから送られて
くる書込みデータをゲート５２によって遮断してデータ
レジスタ６２への書込みを行わないようにする。

そして、このサブプロセッサ１２はメインプロセッサ１
１に対する書込終了を示す応答信号を送出しないように
抑止する。

メインプロセッサ１１においては、タイマ３゜とじて示
したような時間測定によってサブプロセッサ１２から所
定の時間内に応答信号が到来しないことを検出して書込
みが行われなかったことを識別する。

なお、−旦このようにアドレスエラーが検出された場合
でも、いずれかのメインプロセッサから次に誤りのない
アドレスが到来すれば、通常のようにこのアドレスで指
定されたデータレジスタにこのアドレスに続いて送られ
てくるデータの書込みを行うことはいうまでもない。

〔実施例〕

第２図は書込みを行うデータレジスタを直接アドレスに
よって指定する直接アドレス方式に本発明を適用した実
施例の要部を示すものである。

メインプロセッサからのレジスタアドレスはアドレスバ
ス１０から受信部２１を経てデコーダ２２およびパリテ
ィチエツク回路２３に供給され、このデコーダ２２では
この受信したアドレスをデコードしてデータレジスタ２
４＋、　２４ｔ、−・−・２４９中の指定されたデータ
レジスタ、例えば２４２の書込みクロックを供給するた
めのアンド回路２５　、Ｌ　２５２．−２５ｈ中の上記
データレジスタ２４２に対応するアンド回路２５□０１
つの入力端子に“１”レベルの信号を供給する。

このとき、この受信したアドレスにパリティエラーがな
ければパリティチエツク回路２３の出力は“０”であり
、インバータ２６からは“１”レベルの信号が上記アン
ド回路２５１．２５　＊、−−−２５ｈの１つの入力端
子に供給されているため、書込みクロックが上記のデコ
ーダ２２の出力により指定されたアンド回路２５２から
データレジスタ２４２に送られて、メインプロセッサか
らデータバス１１によって送られてきたデータを受信部
２７を経てこのデータレジスタ２４２に書込む。

このとき、この受信したアドレスにパリティエラーがあ
ればパリティチエツク回路２３の出力は“１”であり、
インバータ２６から上記アンド回路２５．．２５□、　
　２５０の１つの入力端子に“０”レベルの信号が供給
されるのでこれらアンド回路２５はすべて遮断され、し
たがってデータレジスタ２４．．２４．、　　２４．、
に対する書込みは行われない。

この実施例では、デコーダ２２のすべての出力端子の出
力の論理和をとるオア回路２８を設けてあり、受信した
アドレスにパリティエラーがあるときに発生する上記パ
リティチエツク回路２３の“１”出力との論理積をとる
アンド回路２９からの“ｌ”レベルの信号をエラーを示
すエラ一応答信号として送信部３０からメインプロセッ
サに対して送出する。

メインプロセッサでは、この図に３１の符号を付して示
したと同様なタイマをアドレスの送出時に起動しており
、このタイマ３１がタイムアウトした後に出力する“１
”レベルの信号が一方の入力端子に、また上記サブプロ
セッサからのエラー応答信号が受信部３２から他方の入
力端子に供給されているアンド回路３３からの″１’出
力によってアドレスにエラーがあったことを図示しない
ＣＰＵに通知する。

前記データレジスタ２４１，２４２．・・・・−２４，
、の出力側に設けられたアンド回路３４１，３４□、・
３４ｈはこのデータレジスタ２４に格納されているデー
タをメインプロセッサに送信するためのもので、上記に
説明した書込みの場合と同様にメインプロセッサからの
続出アドレスをデコーダ２２によってデコードし、指定
されたデータレジスタ例えば２４１に対応して設けられ
ている上記アンド回路３４．から続出したデータをオア
回路３５から送信部３６を経てデータバス１１からメイ
ンプロセッサに送出するものである。

なお、この読出しの場合にも、メインプロセッサからの
アドレスにパリティエラーがあればデータレジスタ２４
にはクロックが供給されず、したがってこれらデータレ
ジスタからの読出しは行われない。

また、アドレスバス１０への送信を行う送信部３７は、
このプロセッサ２０がメインプロセッサとして動作する
場合に、書込みあるいは読出しを行うレジスタのアドレ
スをサブプロセッサに送信するために設けられたもので
ある。。

第３図は書込みを行うデータレジスタを間接アドレスに
よって指定する間接アドレス方式に本発明を適用した実
施例の要部を示すものである。

メインプロセッサからの間接アドレスデータは受信部４
１を介して間接アドレスレジスタ４２に格納され、この
間接アドレスはデコーダ４３およびパリティチエツク回
路４４に送出される。

このデコーダ４３では、第２図の実施例におけるデコー
ダ２２と同様にデコードを行ってアクセスすべきデータ
レジスタ４５０．４５２．−−４５−を選択するが、第
２図のデコーダ２２はその人力データが直接アドレスで
あるのに対し、この実施例のデコーダ４３の人力は間接
アドレスであるためにデコードの方法が異なっているこ
とは明らかであろう。

上記の間接アドレスレジスタ４２に格納された間接アド
レスは上記パリティチエツク回路４４でアドレスの誤り
をチエツクされ、誤りがあればエラーフラグ４６を“１
”にセットし、インバータ４７から“０′°レベルの信
号を出力して上記データレジスタ４５０．４５ｚ、４５
−の入力側にそれぞれ設けられているアンド回路４８１
．４８２゜４８、をすべで遮断する。

これによって、メインプロセッサから上記間接アドレス
データに続いて送られてくる書込むべきデータが、上記
受信部４１からデータレジスタ４５に供給される以前に
このアンド回路で阻止し、いずれのデータレジスタ４５
にも書込まれないようにする。

もし、アドレスの誤りが上記パリティチエツク回路４４
で検出されないときには、上記インバータ４７の出力は
“ｌ”であり、デコーダ４３によって選択されたデータ
レジスタ例えば４５２に対応するアンド回路４８２を介
してこのデータレジスタには書込みクロックが供給され
るので、この間接アドレスに続いて受信部４１で受信さ
れたデータは上記レジスタ４５２に書込まれる。

アドレスデコーダ４９は、上記のように書込みが行われ
たデータレジスタのアドレスをメインプロセッサなどに
通知するためにこのデータレジスタのアドレスを送出す
るものであるが、上記のようにアドレスに誤りがあって
エラーフラグ４６がセットされていればインバータ４７
の゛０′″出力によってアンド回路５０が遮断状態にあ
るのでこのアドレスデコーダ４９からのアドレスは送信
部５１に供給されず、したがってメインプロセッサに対
する応答信号は応答信号線１６に送出されない。

メインプロセッサでは、この図に５３の符号を付して示
したと同様なタイマをアドレスの送出時に起動しており
、このタイマ５３がタイムアウトした後に出力する“１
”レベルの信号が一方の入力端子に、また上記サブプロ
セッサからのエラー応答信号が受信部５２から他方の入
力端子に供給されているアンド回路５４からの“１”出
力によってアドレスにエラーがあったことを図示しない
ＣＰＵに通知する。

前記データレジスタ４５．、４５２．・　−４５，０出
力側に設けられたアンド回路５５１．５５２．　　・５
５、はこれらのデータレジスタ４５に格納されているデ
ータをメインプロセッサに送信するためのもので、上記
に説明した書込みの場合と同様にメインプロセッサから
の続出アドレスによって読出すべきデータレジスタを指
定し、指定されたデータレジスタ例えば４５．に対応し
て設けられている上記アンド回路５５８から読出したデ
ータをオア回路５６から送信部５７を経てバス１５から
メインプロセッサに送出する。

なお、この読出しの場合にも、メインプロセッサからの
アドレスにパリティエラーがあればアンド回路４８が遮
断状態にあるためにデータレジスタ４５にはクロックが
供給されず、したがってこれらデータレジスタからの読
出しは行われなす、データはメインプロセッサへ送られ
ない。

〔発明の効果〕

本発明によれば、メインプロセッサがサブプロセッサの
データレジスタにアクセスするとき、このデータレジス
タのアドレスを送出してから直ちにデータを送出するこ
とができるので、従来のようにサブプロセッサからのア
ドレス確認の応答をまってデータを送出するのに比して
実効的な処理効率を著しく向上し得るという格別の効果
が達成できる。

【図面の簡単な説明】

第１図は本発明の原理を示す図、 第２図および第３図はそれぞれ本発明の実施例を示す図
である。

Claims (1)

【特許請求の範囲】
1. アクセスされたサブプロセッサにおいては、メインプロ
   セッサから送信された、書込みを行うべきレジスタのア
   ドレスに誤りが存在することを識別したときには、この
   アドレスに後続して送られてくるデータについてのデー
   タレジスタに対する書込み処理およびメインプロセッサ
   に対する書込み終了の応答を行はないようにしたことを
   特徴とするマルチプロセッサシステムにおけるレジスタ
   アクセス方式。