JPH0195356A - マルチプロセッサ装置 - Google Patents
マルチプロセッサ装置Info
- Publication number
- JPH0195356A JPH0195356A JP25246887A JP25246887A JPH0195356A JP H0195356 A JPH0195356 A JP H0195356A JP 25246887 A JP25246887 A JP 25246887A JP 25246887 A JP25246887 A JP 25246887A JP H0195356 A JPH0195356 A JP H0195356A
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- JP
- Japan
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- address
- processor
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- register
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- 238000000034 method Methods 0.000 claims description 5
- 230000002457 bidirectional effect Effects 0.000 abstract description 2
- 238000001514 detection method Methods 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000003672 processing method Methods 0.000 description 2
- 238000012790 confirmation Methods 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
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- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
マルチプロセッサシステムにおいて、他のプロセッサか
らの誤ったアドレスによるレジスタへのアクセスについ
ての処理方式に関し、 メインプロセッサからアクセスすべきデータレジスタの
アドレスに続いて書込むべきデータの送出を可能にする
ことによって処理速度を向上することを目的とし、 アクセスされたザブプロセッサにおいては、メインプロ
セッサから送信された、書込みを行うべきレジスタのア
ドレスに誤りが存在することを識別したときには、この
アドレスに後続して送られてくるデータについてのデー
タレジスタに対する書込み処理およびメインプロセッサ
に対する書込み終了の応答を行はないように構成する。
らの誤ったアドレスによるレジスタへのアクセスについ
ての処理方式に関し、 メインプロセッサからアクセスすべきデータレジスタの
アドレスに続いて書込むべきデータの送出を可能にする
ことによって処理速度を向上することを目的とし、 アクセスされたザブプロセッサにおいては、メインプロ
セッサから送信された、書込みを行うべきレジスタのア
ドレスに誤りが存在することを識別したときには、この
アドレスに後続して送られてくるデータについてのデー
タレジスタに対する書込み処理およびメインプロセッサ
に対する書込み終了の応答を行はないように構成する。
マルチプロセッサシステムにおいて、他のプロセッサか
らの誤ったアドレスによるレジスタへのアクセスについ
ての処理方式に関する。
らの誤ったアドレスによるレジスタへのアクセスについ
ての処理方式に関する。
データ処理の高速化を図るために複数のプ[jセッサに
よって並列処理を行うことが実施されているが、このよ
うな並列処理においてはそれぞれのプロセッサにおける
レジスタを他のプロセッサがアクセスすることが頻繁に
行われる。
よって並列処理を行うことが実施されているが、このよ
うな並列処理においてはそれぞれのプロセッサにおける
レジスタを他のプロセッサがアクセスすることが頻繁に
行われる。
特に、個々のプロセッサの規模が大きくなるとレジスタ
の数が増加し、他のプロセッサからのデータ書込みのた
めのアクセスに際して書込みを行うレジスタの指定に誤
りがあるとシステム全体が誤動作する結果を生じる。
の数が増加し、他のプロセッサからのデータ書込みのた
めのアクセスに際して書込みを行うレジスタの指定に誤
りがあるとシステム全体が誤動作する結果を生じる。
このような事態を避けるために、従来は、他のプロセッ
サにアクセスしようとするメインプロセッサは、サブプ
ロセッサに対して書込みを行うレジスタのアドレスを先
ず送出し、サブプロセッサではこのレジスタアドレスに
誤りがないことを確認してから応答信号をメインプロセ
ッサに返送し、メインプロセッサはこの応答信号を受信
してから書込むべきデータをサブプロセッサに送信する
ように構成されていた。
サにアクセスしようとするメインプロセッサは、サブプ
ロセッサに対して書込みを行うレジスタのアドレスを先
ず送出し、サブプロセッサではこのレジスタアドレスに
誤りがないことを確認してから応答信号をメインプロセ
ッサに返送し、メインプロセッサはこの応答信号を受信
してから書込むべきデータをサブプロセッサに送信する
ように構成されていた。
なお、本明細書においては、上記のように他のプロセッ
サにアクセスしようとするプロセッサを「メインプロセ
ッサ」といい、またアクセスされる側のプロセッサを「
サブプロセッサ」というが、この「メイン」および「サ
ブ」は当該ジョブについての関係のみをいうものであり
、プロセッサ自体の構成あるいはマルチプロセッサシス
テム内で定められた固定的な関係をいうものではない。
サにアクセスしようとするプロセッサを「メインプロセ
ッサ」といい、またアクセスされる側のプロセッサを「
サブプロセッサ」というが、この「メイン」および「サ
ブ」は当該ジョブについての関係のみをいうものであり
、プロセッサ自体の構成あるいはマルチプロセッサシス
テム内で定められた固定的な関係をいうものではない。
上記のごとき従来技術においては、サブプロセッサから
の応答を待ってメインプロセッサからデータを送出する
ものであるため、その期間はメインプロセッサにとって
無用な待ち時間となり、システム全体として処理が遅く
なるという欠点があった。
の応答を待ってメインプロセッサからデータを送出する
ものであるため、その期間はメインプロセッサにとって
無用な待ち時間となり、システム全体として処理が遅く
なるという欠点があった。
本発明は、メインプロセッサからアクセスすべきデータ
レジスタのアドレスに続いて書込むべきデータの送出を
可能にすることによって処理速度を向上することを目的
とする。
レジスタのアドレスに続いて書込むべきデータの送出を
可能にすることによって処理速度を向上することを目的
とする。
第1図にその原理的構成を示すように、メインプロセッ
サ11からアクセスされたサブプロセッサ12において
、メインブローセッサから送信された書込みを行うべき
データレジスタ62のアドレスに誤りが存在することを
識別したときには、このアドレスに後続して送られてく
るデータのこのデータレジスタ6□に対する書込み処理
およびメインプロセッサに対する書込み終了の応答を行
はないように抑止するようにした。
サ11からアクセスされたサブプロセッサ12において
、メインブローセッサから送信された書込みを行うべき
データレジスタ62のアドレスに誤りが存在することを
識別したときには、このアドレスに後続して送られてく
るデータのこのデータレジスタ6□に対する書込み処理
およびメインプロセッサに対する書込み終了の応答を行
はないように抑止するようにした。
メインプロセッサIIがサブプロセッサ1□のデータレ
ジスタ群6201つに書込みを行うために、CPU2.
から双方向回線9を経て書込みを行うべきサブプロセッ
サ12のデータレジスタ群中の1つのデータレジスタ6
□6のアドレスを送出する。
ジスタ群6201つに書込みを行うために、CPU2.
から双方向回線9を経て書込みを行うべきサブプロセッ
サ12のデータレジスタ群中の1つのデータレジスタ6
□6のアドレスを送出する。
サブプロセッサ12のアドレスエラーチエツク回路4゜
は、メインプロセッサ11からのアドレスについて例え
ばパリティチエツクによってエラーチエツクを行い、エ
ラーが検出されると次にメインプロセッサから送られて
くる書込みデータをゲート52によって遮断してデータ
レジスタ62への書込みを行わないようにする。
は、メインプロセッサ11からのアドレスについて例え
ばパリティチエツクによってエラーチエツクを行い、エ
ラーが検出されると次にメインプロセッサから送られて
くる書込みデータをゲート52によって遮断してデータ
レジスタ62への書込みを行わないようにする。
そして、このサブプロセッサ12はメインプロセッサ1
1に対する書込終了を示す応答信号を送出しないように
抑止する。
1に対する書込終了を示す応答信号を送出しないように
抑止する。
メインプロセッサ11においては、タイマ3゜とじて示
したような時間測定によってサブプロセッサ12から所
定の時間内に応答信号が到来しないことを検出して書込
みが行われなかったことを識別する。
したような時間測定によってサブプロセッサ12から所
定の時間内に応答信号が到来しないことを検出して書込
みが行われなかったことを識別する。
なお、−旦このようにアドレスエラーが検出された場合
でも、いずれかのメインプロセッサから次に誤りのない
アドレスが到来すれば、通常のようにこのアドレスで指
定されたデータレジスタにこのアドレスに続いて送られ
てくるデータの書込みを行うことはいうまでもない。
でも、いずれかのメインプロセッサから次に誤りのない
アドレスが到来すれば、通常のようにこのアドレスで指
定されたデータレジスタにこのアドレスに続いて送られ
てくるデータの書込みを行うことはいうまでもない。
第2図は書込みを行うデータレジスタを直接アドレスに
よって指定する直接アドレス方式に本発明を適用した実
施例の要部を示すものである。
よって指定する直接アドレス方式に本発明を適用した実
施例の要部を示すものである。
メインプロセッサからのレジスタアドレスはアドレスバ
ス10から受信部21を経てデコーダ22およびパリテ
ィチエツク回路23に供給され、このデコーダ22では
この受信したアドレスをデコードしてデータレジスタ2
4+、 24t、−・−・249中の指定されたデータ
レジスタ、例えば242の書込みクロックを供給するた
めのアンド回路25 、L 252.−25h中の上記
データレジスタ242に対応するアンド回路25□01
つの入力端子に“1”レベルの信号を供給する。
ス10から受信部21を経てデコーダ22およびパリテ
ィチエツク回路23に供給され、このデコーダ22では
この受信したアドレスをデコードしてデータレジスタ2
4+、 24t、−・−・249中の指定されたデータ
レジスタ、例えば242の書込みクロックを供給するた
めのアンド回路25 、L 252.−25h中の上記
データレジスタ242に対応するアンド回路25□01
つの入力端子に“1”レベルの信号を供給する。
このとき、この受信したアドレスにパリティエラーがな
ければパリティチエツク回路23の出力は“0”であり
、インバータ26からは“1”レベルの信号が上記アン
ド回路251.25 *、−−−25hの1つの入力端
子に供給されているため、書込みクロックが上記のデコ
ーダ22の出力により指定されたアンド回路252から
データレジスタ242に送られて、メインプロセッサか
らデータバス11によって送られてきたデータを受信部
27を経てこのデータレジスタ242に書込む。
ければパリティチエツク回路23の出力は“0”であり
、インバータ26からは“1”レベルの信号が上記アン
ド回路251.25 *、−−−25hの1つの入力端
子に供給されているため、書込みクロックが上記のデコ
ーダ22の出力により指定されたアンド回路252から
データレジスタ242に送られて、メインプロセッサか
らデータバス11によって送られてきたデータを受信部
27を経てこのデータレジスタ242に書込む。
このとき、この受信したアドレスにパリティエラーがあ
ればパリティチエツク回路23の出力は“1”であり、
インバータ26から上記アンド回路25..25□、
250の1つの入力端子に“0”レベルの信号が供給
されるのでこれらアンド回路25はすべて遮断され、し
たがってデータレジスタ24..24.、 24.、
に対する書込みは行われない。
ればパリティチエツク回路23の出力は“1”であり、
インバータ26から上記アンド回路25..25□、
250の1つの入力端子に“0”レベルの信号が供給
されるのでこれらアンド回路25はすべて遮断され、し
たがってデータレジスタ24..24.、 24.、
に対する書込みは行われない。
この実施例では、デコーダ22のすべての出力端子の出
力の論理和をとるオア回路28を設けてあり、受信した
アドレスにパリティエラーがあるときに発生する上記パ
リティチエツク回路23の“1”出力との論理積をとる
アンド回路29からの“l”レベルの信号をエラーを示
すエラ一応答信号として送信部30からメインプロセッ
サに対して送出する。
力の論理和をとるオア回路28を設けてあり、受信した
アドレスにパリティエラーがあるときに発生する上記パ
リティチエツク回路23の“1”出力との論理積をとる
アンド回路29からの“l”レベルの信号をエラーを示
すエラ一応答信号として送信部30からメインプロセッ
サに対して送出する。
メインプロセッサでは、この図に31の符号を付して示
したと同様なタイマをアドレスの送出時に起動しており
、このタイマ31がタイムアウトした後に出力する“1
”レベルの信号が一方の入力端子に、また上記サブプロ
セッサからのエラー応答信号が受信部32から他方の入
力端子に供給されているアンド回路33からの″1’出
力によってアドレスにエラーがあったことを図示しない
CPUに通知する。
したと同様なタイマをアドレスの送出時に起動しており
、このタイマ31がタイムアウトした後に出力する“1
”レベルの信号が一方の入力端子に、また上記サブプロ
セッサからのエラー応答信号が受信部32から他方の入
力端子に供給されているアンド回路33からの″1’出
力によってアドレスにエラーがあったことを図示しない
CPUに通知する。
前記データレジスタ241,242.・・・・−24,
、の出力側に設けられたアンド回路341,34□、・
34hはこのデータレジスタ24に格納されているデー
タをメインプロセッサに送信するためのもので、上記に
説明した書込みの場合と同様にメインプロセッサからの
続出アドレスをデコーダ22によってデコードし、指定
されたデータレジスタ例えば241に対応して設けられ
ている上記アンド回路34.から続出したデータをオア
回路35から送信部36を経てデータバス11からメイ
ンプロセッサに送出するものである。
、の出力側に設けられたアンド回路341,34□、・
34hはこのデータレジスタ24に格納されているデー
タをメインプロセッサに送信するためのもので、上記に
説明した書込みの場合と同様にメインプロセッサからの
続出アドレスをデコーダ22によってデコードし、指定
されたデータレジスタ例えば241に対応して設けられ
ている上記アンド回路34.から続出したデータをオア
回路35から送信部36を経てデータバス11からメイ
ンプロセッサに送出するものである。
なお、この読出しの場合にも、メインプロセッサからの
アドレスにパリティエラーがあればデータレジスタ24
にはクロックが供給されず、したがってこれらデータレ
ジスタからの読出しは行われない。
アドレスにパリティエラーがあればデータレジスタ24
にはクロックが供給されず、したがってこれらデータレ
ジスタからの読出しは行われない。
また、アドレスバス10への送信を行う送信部37は、
このプロセッサ20がメインプロセッサとして動作する
場合に、書込みあるいは読出しを行うレジスタのアドレ
スをサブプロセッサに送信するために設けられたもので
ある。。
このプロセッサ20がメインプロセッサとして動作する
場合に、書込みあるいは読出しを行うレジスタのアドレ
スをサブプロセッサに送信するために設けられたもので
ある。。
第3図は書込みを行うデータレジスタを間接アドレスに
よって指定する間接アドレス方式に本発明を適用した実
施例の要部を示すものである。
よって指定する間接アドレス方式に本発明を適用した実
施例の要部を示すものである。
メインプロセッサからの間接アドレスデータは受信部4
1を介して間接アドレスレジスタ42に格納され、この
間接アドレスはデコーダ43およびパリティチエツク回
路44に送出される。
1を介して間接アドレスレジスタ42に格納され、この
間接アドレスはデコーダ43およびパリティチエツク回
路44に送出される。
このデコーダ43では、第2図の実施例におけるデコー
ダ22と同様にデコードを行ってアクセスすべきデータ
レジスタ450.452.−−45−を選択するが、第
2図のデコーダ22はその人力データが直接アドレスで
あるのに対し、この実施例のデコーダ43の人力は間接
アドレスであるためにデコードの方法が異なっているこ
とは明らかであろう。
ダ22と同様にデコードを行ってアクセスすべきデータ
レジスタ450.452.−−45−を選択するが、第
2図のデコーダ22はその人力データが直接アドレスで
あるのに対し、この実施例のデコーダ43の人力は間接
アドレスであるためにデコードの方法が異なっているこ
とは明らかであろう。
上記の間接アドレスレジスタ42に格納された間接アド
レスは上記パリティチエツク回路44でアドレスの誤り
をチエツクされ、誤りがあればエラーフラグ46を“1
”にセットし、インバータ47から“0′°レベルの信
号を出力して上記データレジスタ450.45z、45
−の入力側にそれぞれ設けられているアンド回路481
.482゜48、をすべで遮断する。
レスは上記パリティチエツク回路44でアドレスの誤り
をチエツクされ、誤りがあればエラーフラグ46を“1
”にセットし、インバータ47から“0′°レベルの信
号を出力して上記データレジスタ450.45z、45
−の入力側にそれぞれ設けられているアンド回路481
.482゜48、をすべで遮断する。
これによって、メインプロセッサから上記間接アドレス
データに続いて送られてくる書込むべきデータが、上記
受信部41からデータレジスタ45に供給される以前に
このアンド回路で阻止し、いずれのデータレジスタ45
にも書込まれないようにする。
データに続いて送られてくる書込むべきデータが、上記
受信部41からデータレジスタ45に供給される以前に
このアンド回路で阻止し、いずれのデータレジスタ45
にも書込まれないようにする。
もし、アドレスの誤りが上記パリティチエツク回路44
で検出されないときには、上記インバータ47の出力は
“l”であり、デコーダ43によって選択されたデータ
レジスタ例えば452に対応するアンド回路482を介
してこのデータレジスタには書込みクロックが供給され
るので、この間接アドレスに続いて受信部41で受信さ
れたデータは上記レジスタ452に書込まれる。
で検出されないときには、上記インバータ47の出力は
“l”であり、デコーダ43によって選択されたデータ
レジスタ例えば452に対応するアンド回路482を介
してこのデータレジスタには書込みクロックが供給され
るので、この間接アドレスに続いて受信部41で受信さ
れたデータは上記レジスタ452に書込まれる。
アドレスデコーダ49は、上記のように書込みが行われ
たデータレジスタのアドレスをメインプロセッサなどに
通知するためにこのデータレジスタのアドレスを送出す
るものであるが、上記のようにアドレスに誤りがあって
エラーフラグ46がセットされていればインバータ47
の゛0′″出力によってアンド回路50が遮断状態にあ
るのでこのアドレスデコーダ49からのアドレスは送信
部51に供給されず、したがってメインプロセッサに対
する応答信号は応答信号線16に送出されない。
たデータレジスタのアドレスをメインプロセッサなどに
通知するためにこのデータレジスタのアドレスを送出す
るものであるが、上記のようにアドレスに誤りがあって
エラーフラグ46がセットされていればインバータ47
の゛0′″出力によってアンド回路50が遮断状態にあ
るのでこのアドレスデコーダ49からのアドレスは送信
部51に供給されず、したがってメインプロセッサに対
する応答信号は応答信号線16に送出されない。
メインプロセッサでは、この図に53の符号を付して示
したと同様なタイマをアドレスの送出時に起動しており
、このタイマ53がタイムアウトした後に出力する“1
”レベルの信号が一方の入力端子に、また上記サブプロ
セッサからのエラー応答信号が受信部52から他方の入
力端子に供給されているアンド回路54からの“1”出
力によってアドレスにエラーがあったことを図示しない
CPUに通知する。
したと同様なタイマをアドレスの送出時に起動しており
、このタイマ53がタイムアウトした後に出力する“1
”レベルの信号が一方の入力端子に、また上記サブプロ
セッサからのエラー応答信号が受信部52から他方の入
力端子に供給されているアンド回路54からの“1”出
力によってアドレスにエラーがあったことを図示しない
CPUに通知する。
前記データレジスタ45.、452.・ −45,0出
力側に設けられたアンド回路551.552. ・5
5、はこれらのデータレジスタ45に格納されているデ
ータをメインプロセッサに送信するためのもので、上記
に説明した書込みの場合と同様にメインプロセッサから
の続出アドレスによって読出すべきデータレジスタを指
定し、指定されたデータレジスタ例えば45.に対応し
て設けられている上記アンド回路558から読出したデ
ータをオア回路56から送信部57を経てバス15から
メインプロセッサに送出する。
力側に設けられたアンド回路551.552. ・5
5、はこれらのデータレジスタ45に格納されているデ
ータをメインプロセッサに送信するためのもので、上記
に説明した書込みの場合と同様にメインプロセッサから
の続出アドレスによって読出すべきデータレジスタを指
定し、指定されたデータレジスタ例えば45.に対応し
て設けられている上記アンド回路558から読出したデ
ータをオア回路56から送信部57を経てバス15から
メインプロセッサに送出する。
なお、この読出しの場合にも、メインプロセッサからの
アドレスにパリティエラーがあればアンド回路48が遮
断状態にあるためにデータレジスタ45にはクロックが
供給されず、したがってこれらデータレジスタからの読
出しは行われなす、データはメインプロセッサへ送られ
ない。
アドレスにパリティエラーがあればアンド回路48が遮
断状態にあるためにデータレジスタ45にはクロックが
供給されず、したがってこれらデータレジスタからの読
出しは行われなす、データはメインプロセッサへ送られ
ない。
本発明によれば、メインプロセッサがサブプロセッサの
データレジスタにアクセスするとき、このデータレジス
タのアドレスを送出してから直ちにデータを送出するこ
とができるので、従来のようにサブプロセッサからのア
ドレス確認の応答をまってデータを送出するのに比して
実効的な処理効率を著しく向上し得るという格別の効果
が達成できる。
データレジスタにアクセスするとき、このデータレジス
タのアドレスを送出してから直ちにデータを送出するこ
とができるので、従来のようにサブプロセッサからのア
ドレス確認の応答をまってデータを送出するのに比して
実効的な処理効率を著しく向上し得るという格別の効果
が達成できる。
第1図は本発明の原理を示す図、
第2図および第3図はそれぞれ本発明の実施例を示す図
である。
である。
Claims (1)
- アクセスされたサブプロセッサにおいては、メインプロ
セッサから送信された、書込みを行うべきレジスタのア
ドレスに誤りが存在することを識別したときには、この
アドレスに後続して送られてくるデータについてのデー
タレジスタに対する書込み処理およびメインプロセッサ
に対する書込み終了の応答を行はないようにしたことを
特徴とするマルチプロセッサシステムにおけるレジスタ
アクセス方式。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62252468A JPH0786866B2 (ja) | 1987-10-08 | 1987-10-08 | マルチプロセッサ装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62252468A JPH0786866B2 (ja) | 1987-10-08 | 1987-10-08 | マルチプロセッサ装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0195356A true JPH0195356A (ja) | 1989-04-13 |
JPH0786866B2 JPH0786866B2 (ja) | 1995-09-20 |
Family
ID=17237803
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP62252468A Expired - Lifetime JPH0786866B2 (ja) | 1987-10-08 | 1987-10-08 | マルチプロセッサ装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0786866B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH05233560A (ja) * | 1991-12-12 | 1993-09-10 | Internatl Business Mach Corp <Ibm> | 多重プロセッサ回路用プロセッサ間連絡システムおよびその方法 |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6118056A (ja) * | 1984-07-05 | 1986-01-25 | Fuji Facom Corp | 領域外メモリへのアクセス異常検定方法 |
-
1987
- 1987-10-08 JP JP62252468A patent/JPH0786866B2/ja not_active Expired - Lifetime
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6118056A (ja) * | 1984-07-05 | 1986-01-25 | Fuji Facom Corp | 領域外メモリへのアクセス異常検定方法 |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH05233560A (ja) * | 1991-12-12 | 1993-09-10 | Internatl Business Mach Corp <Ibm> | 多重プロセッサ回路用プロセッサ間連絡システムおよびその方法 |
Also Published As
Publication number | Publication date |
---|---|
JPH0786866B2 (ja) | 1995-09-20 |
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