JPS6257050A - 共有メモリ装置 - Google Patents
共有メモリ装置Info
- Publication number
- JPS6257050A JPS6257050A JP19724785A JP19724785A JPS6257050A JP S6257050 A JPS6257050 A JP S6257050A JP 19724785 A JP19724785 A JP 19724785A JP 19724785 A JP19724785 A JP 19724785A JP S6257050 A JPS6257050 A JP S6257050A
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- processor
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、1つの共有メモリに対して複数のプロセッサ
からアクセスできるよう構成された共有メモリ装置に関
する。
からアクセスできるよう構成された共有メモリ装置に関
する。
従来の技術
従来においては、共有メモリに対して複数のプロセッサ
を直接的に接続し、各プロセッサからの書込み要求、又
は読出し要求がある度に書込み動作、読出し動作をその
まま実行していた。
を直接的に接続し、各プロセッサからの書込み要求、又
は読出し要求がある度に書込み動作、読出し動作をその
まま実行していた。
発明が解決しようとする問題点
上述の如、き従来の共有メモリ装置によるときは、プロ
セッサからの書込み、読出しに拘らず、他のプロセッサ
が共有メモリを占有している場合にはそれ以外の他のプ
ロセッサはその占有しているプロセッサの動作が終了す
るまで待機せねばならず、アクセス競合時のスループッ
トが低下するという問題があった。
セッサからの書込み、読出しに拘らず、他のプロセッサ
が共有メモリを占有している場合にはそれ以外の他のプ
ロセッサはその占有しているプロセッサの動作が終了す
るまで待機せねばならず、アクセス競合時のスループッ
トが低下するという問題があった。
問題点を解決するための手段
本発明は上記問題を解決するために、1つの共有メモリ
に対して複数のプロセッサからアクセスできるよう構成
された共有メモリ装置において、共有メモリセルと各プ
ロセッサとの間にデータ及びアドレス情報を一旦ラッチ
するラッチ回路をそれぞれ設けると共に、各プロセッサ
からの書込み・読出し要求を監視して予め定めた優先順
位に従って各プロセッサに対してアクセス許可を与える
優先度判定回路を設け、該優先度判定回路の優先順位を
書込み要求よりも読出し要求を上位に設定したものであ
る。
に対して複数のプロセッサからアクセスできるよう構成
された共有メモリ装置において、共有メモリセルと各プ
ロセッサとの間にデータ及びアドレス情報を一旦ラッチ
するラッチ回路をそれぞれ設けると共に、各プロセッサ
からの書込み・読出し要求を監視して予め定めた優先順
位に従って各プロセッサに対してアクセス許可を与える
優先度判定回路を設け、該優先度判定回路の優先順位を
書込み要求よりも読出し要求を上位に設定したものであ
る。
作用
書込み又は読出し要求時に各プロセッサから出力される
データ及びアドレス情報はそれぞれのラッチ回路に一旦
ラッチされる。優先度判定回路は全プロセッサからの書
込み・読出し要求を監視しておシ、書込み要求と読出し
要求とが競合した場合、書込み要求に優先してまず読出
し要求のあったプロセッサに対してメモリへのアクセス
を許可し、プロセッサの優先度に拘らず読出1〜動作を
最優先に実行させるものである。
データ及びアドレス情報はそれぞれのラッチ回路に一旦
ラッチされる。優先度判定回路は全プロセッサからの書
込み・読出し要求を監視しておシ、書込み要求と読出し
要求とが競合した場合、書込み要求に優先してまず読出
し要求のあったプロセッサに対してメモリへのアクセス
を許可し、プロセッサの優先度に拘らず読出1〜動作を
最優先に実行させるものである。
上記のように構成すると、次のような理由により装置全
体のスループットを向上させることができるものである
。即ち、プロセッサにとってメモリからのデータの読出
しは、そのデータを完全に取り込むまでは次のステップ
に進むことはできないが、書込みは書込みデータをプロ
セッサの外部へ出力しさえすれば、次のステップに進む
ことが可能である。このため、各プロセッサの出力する
データ及びアドレス情報を上記のように一旦ラッチ回路
にラッチするよう構成すれば、共有メモリセルの状態に
拘らず、書込み要求のあったプロセッサはデータとアド
レス情報がラッチされた段階で次のステップに進むこと
ができる。従って、各プロセッサの書込み要求と読出し
要求が競合した場合に、書込み要求のあったプロセッサ
に対してはデータ及びアドレス情報を一旦ラッチ回路に
ラッチして次のステップに進ませ、一方、読出し要求の
あったプロセッサに対しては直ちに共有メモリセルへの
アクセスを許可することにより、競合時の各プロセッサ
の動作に「待ち」が発生しなくなる。このようにして、
プロセッサの優先度に拘らず書込み要求を最優先処理さ
せることによ九装置全体のスループットを向上させるこ
とができるものである。
体のスループットを向上させることができるものである
。即ち、プロセッサにとってメモリからのデータの読出
しは、そのデータを完全に取り込むまでは次のステップ
に進むことはできないが、書込みは書込みデータをプロ
セッサの外部へ出力しさえすれば、次のステップに進む
ことが可能である。このため、各プロセッサの出力する
データ及びアドレス情報を上記のように一旦ラッチ回路
にラッチするよう構成すれば、共有メモリセルの状態に
拘らず、書込み要求のあったプロセッサはデータとアド
レス情報がラッチされた段階で次のステップに進むこと
ができる。従って、各プロセッサの書込み要求と読出し
要求が競合した場合に、書込み要求のあったプロセッサ
に対してはデータ及びアドレス情報を一旦ラッチ回路に
ラッチして次のステップに進ませ、一方、読出し要求の
あったプロセッサに対しては直ちに共有メモリセルへの
アクセスを許可することにより、競合時の各プロセッサ
の動作に「待ち」が発生しなくなる。このようにして、
プロセッサの優先度に拘らず書込み要求を最優先処理さ
せることによ九装置全体のスループットを向上させるこ
とができるものである。
実施例
以下、本発明の1実施例を図面を参照して説明する。第
1図は本発明共有メモリ装置のラッチ回路部分の構成を
示すブロック図で、1は共有メモリセル、2〜5は共有
メモリセル1と各プロセッサCPU0〜CPU3との間
にそれぞれ設けられたデータ及びアドレス情報ラッチの
ためのラッチ回路である。各ラッチ回路2〜5の内部構
造は同一構成になり、各プロセッサからの書込み又は読
出しアドンスを一旦ラッチするアドレスラッチ回路6、
各プロセッサからの書込みデータを一旦ランチする書込
みデータランチ回路γ、共有メモリセル1からの読出し
データを一旦ラッチする読出しデータラッチ回路8、動
作コントロール用の制御回路9から構成されている。
1図は本発明共有メモリ装置のラッチ回路部分の構成を
示すブロック図で、1は共有メモリセル、2〜5は共有
メモリセル1と各プロセッサCPU0〜CPU3との間
にそれぞれ設けられたデータ及びアドレス情報ラッチの
ためのラッチ回路である。各ラッチ回路2〜5の内部構
造は同一構成になり、各プロセッサからの書込み又は読
出しアドンスを一旦ラッチするアドレスラッチ回路6、
各プロセッサからの書込みデータを一旦ランチする書込
みデータランチ回路γ、共有メモリセル1からの読出し
データを一旦ラッチする読出しデータラッチ回路8、動
作コントロール用の制御回路9から構成されている。
第2図は優先度判定回路のブロック図で、21は各プロ
セッサCPU0〜CPU3か−らの書込み要求信号(W
RgQo )〜(WREQ3)及び読出し要求信号(R
REQO)〜(RREQ3)を一旦ラッチするR/W要
求ラッチ回路、22は各プロセッサからの書込み要求及
び読出し要求に対して予め定めた優先順位を与えるゾラ
イオリテイ・エンコーダ、23はゾライオリテイ・エン
コーダ22の決定した優先順位に従ってアクセス許可信
号(RO)〜(R3)、(WO)〜(W3)を出力する
デコーダである。上記において、いま各プロセッサの共
有メモリに対するアクセスの優先順位が次のよ5に設定
されでいる場合、 1)プロセッサCPU0 2)プロセッサCPUl 3)プロセッサCPU2 4)プロセッサCPU3 全プロセッサの書込み、読出しの優先順位は以下のよう
に設定され、この優先順位1)〜8)が優先度判定回路
内のプライオリティ・エンコーダ22に設定記憶されて
いる。
セッサCPU0〜CPU3か−らの書込み要求信号(W
RgQo )〜(WREQ3)及び読出し要求信号(R
REQO)〜(RREQ3)を一旦ラッチするR/W要
求ラッチ回路、22は各プロセッサからの書込み要求及
び読出し要求に対して予め定めた優先順位を与えるゾラ
イオリテイ・エンコーダ、23はゾライオリテイ・エン
コーダ22の決定した優先順位に従ってアクセス許可信
号(RO)〜(R3)、(WO)〜(W3)を出力する
デコーダである。上記において、いま各プロセッサの共
有メモリに対するアクセスの優先順位が次のよ5に設定
されでいる場合、 1)プロセッサCPU0 2)プロセッサCPUl 3)プロセッサCPU2 4)プロセッサCPU3 全プロセッサの書込み、読出しの優先順位は以下のよう
に設定され、この優先順位1)〜8)が優先度判定回路
内のプライオリティ・エンコーダ22に設定記憶されて
いる。
1)プロセッサCPU0の読出し
2)プロセッサCPUIの読出し
3)プロセッサCPU 2の読出し
4)プロセッサCPU3の読出し
5)プロセッサCPU0の書込み
6)プロセッサCPU 1の書込み
7)プロセッサCPU 2の書込み
8)プロセッサCPU3の書込み
上記構成において、まず1例として、プロセッサCPU
Iから読出し要求があった場合の動作について述べる。
Iから読出し要求があった場合の動作について述べる。
プロセッサCPUIから読出し要求信号(RREQ+、
)と読出しアドレスが出力されると、読出しアドレスは
ラッチ回路3内のアドレスランチ回路6に一旦ラッチさ
れる。これと同時に、読出し要求信号(RREQI)は
優先度判定回路のR/W要求ラッチ回路21にラッチさ
れる。プライオリティ・エンコーダ22とデコーダ23
は読出し要求信号(RREQ l )を受け、他のゾロ
セッサからの書込み・読出し要求がないことを条件とし
て、プロセッサCPUIの読出し動作のためのアクセス
許可信号(R1)を直ちに出力し、このアクセス許可信
号(R1)はラッチ回路3内の制御回路9に与えられる
。制御回路9がアクセス許可信号(R1)を受けると、
アドレスラッチ回路6にラッチされている読出しアドレ
スが共有メモリセル1に与えられ、当該アドレスに格納
されたデータが読出される。この読出されたデータはラ
ッチ回路3内の読出しデータラッチ回路8にランチされ
た後プロセッサCPUIへ送られ、プロセッサCPUI
による読出し動作は終了する。
)と読出しアドレスが出力されると、読出しアドレスは
ラッチ回路3内のアドレスランチ回路6に一旦ラッチさ
れる。これと同時に、読出し要求信号(RREQI)は
優先度判定回路のR/W要求ラッチ回路21にラッチさ
れる。プライオリティ・エンコーダ22とデコーダ23
は読出し要求信号(RREQ l )を受け、他のゾロ
セッサからの書込み・読出し要求がないことを条件とし
て、プロセッサCPUIの読出し動作のためのアクセス
許可信号(R1)を直ちに出力し、このアクセス許可信
号(R1)はラッチ回路3内の制御回路9に与えられる
。制御回路9がアクセス許可信号(R1)を受けると、
アドレスラッチ回路6にラッチされている読出しアドレ
スが共有メモリセル1に与えられ、当該アドレスに格納
されたデータが読出される。この読出されたデータはラ
ッチ回路3内の読出しデータラッチ回路8にランチされ
た後プロセッサCPUIへ送られ、プロセッサCPUI
による読出し動作は終了する。
また、プロセッサCPU0からデータの書込み要求があ
った場合の動作について述べれば、プロセッサCPU0
から書込み要求信号(WRFQo)、書込みデータ、書
込みアドレスが出力されると、書込みデータど書込みア
ドレスはラッチ回路2内の書込みデータラッチ回路γ及
びアドレスラッチ回路6にそれぞれ一旦ラッチされる。
った場合の動作について述べれば、プロセッサCPU0
から書込み要求信号(WRFQo)、書込みデータ、書
込みアドレスが出力されると、書込みデータど書込みア
ドレスはラッチ回路2内の書込みデータラッチ回路γ及
びアドレスラッチ回路6にそれぞれ一旦ラッチされる。
これと同時に、書込み要求信号(WREQo)は優先度
判定回路のR/W要求ランチ回路21にラッチされる。
判定回路のR/W要求ランチ回路21にラッチされる。
プライオリティ・エンコーダ22とデコーダ23は書込
み要求信号(WRgQo)を受け、他のプロセッサから
の書込み・読出し要求がないことを条件として、プロセ
ッサCPU0の書込み動作のためのアクセス許可信号(
WO)を直ちに出力する。このアクセス許可信号(WO
)はラッチ回路2内の制御回路9に与えられる。制御回
路9がアクセス許可信号(WQつを受けると、アドレス
ラッチ回路6にラッチされている書込みアドレスと書込
みデータラッチ回路7にラッチされている書込みデータ
が共有メモリセル1に与えられ、当該アドレス位置にデ
ータが書込まれる。これによシ、プロセッサCPU0に
よる書込み動作は終了する。
み要求信号(WRgQo)を受け、他のプロセッサから
の書込み・読出し要求がないことを条件として、プロセ
ッサCPU0の書込み動作のためのアクセス許可信号(
WO)を直ちに出力する。このアクセス許可信号(WO
)はラッチ回路2内の制御回路9に与えられる。制御回
路9がアクセス許可信号(WQつを受けると、アドレス
ラッチ回路6にラッチされている書込みアドレスと書込
みデータラッチ回路7にラッチされている書込みデータ
が共有メモリセル1に与えられ、当該アドレス位置にデ
ータが書込まれる。これによシ、プロセッサCPU0に
よる書込み動作は終了する。
次に、上記プロセッサCPUIによる読出し要求とプロ
セッサCPU0による書込み要求とが同時に発生した場
合、それぞれのプロセッサからの読出し要求信号(RR
EQ、 ) 、書込み要求信号(WREQo)が優先度
判定回路のyw要求ラッチ回路21に入力する。この読
出し要求信号(RREQ+ )と書込み要求信号(WR
EQo)を受けたプライオリティ・エンコーダ22は、
いずれの要求が上位の優先順位であるかを判定する。
セッサCPU0による書込み要求とが同時に発生した場
合、それぞれのプロセッサからの読出し要求信号(RR
EQ、 ) 、書込み要求信号(WREQo)が優先度
判定回路のyw要求ラッチ回路21に入力する。この読
出し要求信号(RREQ+ )と書込み要求信号(WR
EQo)を受けたプライオリティ・エンコーダ22は、
いずれの要求が上位の優先順位であるかを判定する。
即ち、本発明の場合、全ゾロセッサの書込み。
読出しの優先順位は前掲したように読出し要求を書込み
要求よりも上位として順位1)〜8)が設定されている
ので、前記読出し要求信号(RREQ+)の方が書込み
要求信号(WREQ6)よりも上位の優先度となる。従
って、上記のように書込み要求と読出し要求が競合した
場合、優先度上位となるプロセッサCPUIの読出し要
求に対するアクセス許可信号(R1)がデコーダ23か
らまず最初に出力される。このアクセス許可信号(R]
)が出力されると、ラッチ回路3は前述した読出し動作
を実行する。他方、下位の順位となるプロセッサCPU
0は直ちに書込み動作に移行はできないが、プロセッサ
CPU0の出力した書込みデータと書込みアドレスはラ
ッチ回路2内の書込みデータラッチ回路7とアドレスラ
ンチ回路6にそれぞれ一旦ラッチされる。このため、プ
ロセッサCPU0は書込みデータと書込みアドレスを外
部へ出力した段階で書込み動作のだめの「待ち」状態を
続けることなしに次の処理ステップに進むことができる
。従って、書込み要求と読出し要求が競合した場合でも
、書込み要求したプロセッサは書込みデータと書込みア
ドレスを出力した後直ちに次の処理ステップに進むこと
ができ、従来のように「待ち」状態となってスループッ
トの低下をきたすことがなくなる。
要求よりも上位として順位1)〜8)が設定されている
ので、前記読出し要求信号(RREQ+)の方が書込み
要求信号(WREQ6)よりも上位の優先度となる。従
って、上記のように書込み要求と読出し要求が競合した
場合、優先度上位となるプロセッサCPUIの読出し要
求に対するアクセス許可信号(R1)がデコーダ23か
らまず最初に出力される。このアクセス許可信号(R]
)が出力されると、ラッチ回路3は前述した読出し動作
を実行する。他方、下位の順位となるプロセッサCPU
0は直ちに書込み動作に移行はできないが、プロセッサ
CPU0の出力した書込みデータと書込みアドレスはラ
ッチ回路2内の書込みデータラッチ回路7とアドレスラ
ンチ回路6にそれぞれ一旦ラッチされる。このため、プ
ロセッサCPU0は書込みデータと書込みアドレスを外
部へ出力した段階で書込み動作のだめの「待ち」状態を
続けることなしに次の処理ステップに進むことができる
。従って、書込み要求と読出し要求が競合した場合でも
、書込み要求したプロセッサは書込みデータと書込みア
ドレスを出力した後直ちに次の処理ステップに進むこと
ができ、従来のように「待ち」状態となってスループッ
トの低下をきたすことがなくなる。
前記プロセッサCPUIの読出し動作が終了すると、デ
コーダ23からプロセッサCPU0の書込み動作のため
のアクセス許可信号(WO)が出力され、ラッチ回路2
はこのアクセス許可信号(WO)を受けて前述したデー
タの書込み動作を実行するものである。
コーダ23からプロセッサCPU0の書込み動作のため
のアクセス許可信号(WO)が出力され、ラッチ回路2
はこのアクセス許可信号(WO)を受けて前述したデー
タの書込み動作を実行するものである。
発明の効果
本発明は以上説明した如き構成9作用になるもので、各
プロセッサ毎にラッチ回路を設けて各プロセッサの出力
するデータ、アドレス情報を−Hランチすると共に、優
先度判定回路において読出し要求を書込み要求よシも上
位の優先順位に設定し、該優先順位に従ってアクセス許
可を与えるよう構成したので、各プロセッサからの書込
み・読出し要求が競合した場合でもそれぞれのプロセッ
サの動作に「待ち」状態が発生することがなくなり、従
来の共有メモリ装置に比べて装置全体のスループットを
向上できるという優れた効果を奏する。
プロセッサ毎にラッチ回路を設けて各プロセッサの出力
するデータ、アドレス情報を−Hランチすると共に、優
先度判定回路において読出し要求を書込み要求よシも上
位の優先順位に設定し、該優先順位に従ってアクセス許
可を与えるよう構成したので、各プロセッサからの書込
み・読出し要求が競合した場合でもそれぞれのプロセッ
サの動作に「待ち」状態が発生することがなくなり、従
来の共有メモリ装置に比べて装置全体のスループットを
向上できるという優れた効果を奏する。
第1図は本発明になる共有メモリ装置のラッチ回路部分
の回路構成例を示すブロック図、第2図は本発明になる
共有メモリ装置の優先度判定回路部分の回路構成例を示
すブロック図である。 CPU0−CPU3 :プロセッサ、1:共有メモリセ
ル、2〜5:ラッチ回路、21 : R/W要求ラッチ
回路、22:ゾライオリテイ・エンコーダ、23:デコ
ーダ。
の回路構成例を示すブロック図、第2図は本発明になる
共有メモリ装置の優先度判定回路部分の回路構成例を示
すブロック図である。 CPU0−CPU3 :プロセッサ、1:共有メモリセ
ル、2〜5:ラッチ回路、21 : R/W要求ラッチ
回路、22:ゾライオリテイ・エンコーダ、23:デコ
ーダ。
Claims (1)
- 1つの共有メモリに対して複数のプロセッサからアクセ
スできるよう構成された共有メモリ装置において、共有
メモリセルと各プロセッサとの間にデータ及びアドレス
情報を一旦ラッチするラッチ回路をそれぞれ設けると共
に、各プロセッサからの書込み・読み出し要求を監視し
て予め定めた優先順位に従って各プロセッサに対してア
クセス許可を与える優先度判定回路を設け、該優先度判
定回路の優先順位を書込み要求よりも読出し要求を上位
に設定したことを特徴とする共有メモリ装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP19724785A JPS6257050A (ja) | 1985-09-06 | 1985-09-06 | 共有メモリ装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP19724785A JPS6257050A (ja) | 1985-09-06 | 1985-09-06 | 共有メモリ装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6257050A true JPS6257050A (ja) | 1987-03-12 |
Family
ID=16371294
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP19724785A Pending JPS6257050A (ja) | 1985-09-06 | 1985-09-06 | 共有メモリ装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6257050A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01199261A (ja) * | 1987-10-26 | 1989-08-10 | Matsushita Electric Works Ltd | 共有メモリ制御方式 |
US7689781B2 (en) | 2002-02-26 | 2010-03-30 | Nxp B.V. | Access to a collective resource in which low priority functions are grouped, read accesses of the group being given higher priority than write accesses of the group |
-
1985
- 1985-09-06 JP JP19724785A patent/JPS6257050A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01199261A (ja) * | 1987-10-26 | 1989-08-10 | Matsushita Electric Works Ltd | 共有メモリ制御方式 |
US7689781B2 (en) | 2002-02-26 | 2010-03-30 | Nxp B.V. | Access to a collective resource in which low priority functions are grouped, read accesses of the group being given higher priority than write accesses of the group |
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