JPS6257050A - 共有メモリ装置 - Google Patents
共有メモリ装置Info
- Publication number
- JPS6257050A JPS6257050A JP19724785A JP19724785A JPS6257050A JP S6257050 A JPS6257050 A JP S6257050A JP 19724785 A JP19724785 A JP 19724785A JP 19724785 A JP19724785 A JP 19724785A JP S6257050 A JPS6257050 A JP S6257050A
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- processor
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、１つの共有メモリに対して複数のプロセッサ
からアクセスできるよう構成された共有メモリ装置に関
する。
からアクセスできるよう構成された共有メモリ装置に関
する。
従来の技術
従来においては、共有メモリに対して複数のプロセッサ
を直接的に接続し、各プロセッサからの書込み要求、又
は読出し要求がある度に書込み動作、読出し動作をその
まま実行していた。
を直接的に接続し、各プロセッサからの書込み要求、又
は読出し要求がある度に書込み動作、読出し動作をその
まま実行していた。
発明が解決しようとする問題点
上述の如、き従来の共有メモリ装置によるときは、プロ
セッサからの書込み、読出しに拘らず、他のプロセッサ
が共有メモリを占有している場合にはそれ以外の他のプ
ロセッサはその占有しているプロセッサの動作が終了す
るまで待機せねばならず、アクセス競合時のスループッ
トが低下するという問題があった。
セッサからの書込み、読出しに拘らず、他のプロセッサ
が共有メモリを占有している場合にはそれ以外の他のプ
ロセッサはその占有しているプロセッサの動作が終了す
るまで待機せねばならず、アクセス競合時のスループッ
トが低下するという問題があった。
問題点を解決するための手段
本発明は上記問題を解決するために、１つの共有メモリ
に対して複数のプロセッサからアクセスできるよう構成
された共有メモリ装置において、共有メモリセルと各プ
ロセッサとの間にデータ及びアドレス情報を一旦ラッチ
するラッチ回路をそれぞれ設けると共に、各プロセッサ
からの書込み・読出し要求を監視して予め定めた優先順
位に従って各プロセッサに対してアクセス許可を与える
優先度判定回路を設け、該優先度判定回路の優先順位を
書込み要求よりも読出し要求を上位に設定したものであ
る。
に対して複数のプロセッサからアクセスできるよう構成
された共有メモリ装置において、共有メモリセルと各プ
ロセッサとの間にデータ及びアドレス情報を一旦ラッチ
するラッチ回路をそれぞれ設けると共に、各プロセッサ
からの書込み・読出し要求を監視して予め定めた優先順
位に従って各プロセッサに対してアクセス許可を与える
優先度判定回路を設け、該優先度判定回路の優先順位を
書込み要求よりも読出し要求を上位に設定したものであ
る。
作用
書込み又は読出し要求時に各プロセッサから出力される
データ及びアドレス情報はそれぞれのラッチ回路に一旦
ラッチされる。優先度判定回路は全プロセッサからの書
込み・読出し要求を監視しておシ、書込み要求と読出し
要求とが競合した場合、書込み要求に優先してまず読出
し要求のあったプロセッサに対してメモリへのアクセス
を許可し、プロセッサの優先度に拘らず読出１〜動作を
最優先に実行させるものである。
データ及びアドレス情報はそれぞれのラッチ回路に一旦
ラッチされる。優先度判定回路は全プロセッサからの書
込み・読出し要求を監視しておシ、書込み要求と読出し
要求とが競合した場合、書込み要求に優先してまず読出
し要求のあったプロセッサに対してメモリへのアクセス
を許可し、プロセッサの優先度に拘らず読出１〜動作を
最優先に実行させるものである。
上記のように構成すると、次のような理由により装置全
体のスループットを向上させることができるものである
。即ち、プロセッサにとってメモリからのデータの読出
しは、そのデータを完全に取り込むまでは次のステップ
に進むことはできないが、書込みは書込みデータをプロ
セッサの外部へ出力しさえすれば、次のステップに進む
ことが可能である。このため、各プロセッサの出力する
データ及びアドレス情報を上記のように一旦ラッチ回路
にラッチするよう構成すれば、共有メモリセルの状態に
拘らず、書込み要求のあったプロセッサはデータとアド
レス情報がラッチされた段階で次のステップに進むこと
ができる。従って、各プロセッサの書込み要求と読出し
要求が競合した場合に、書込み要求のあったプロセッサ
に対してはデータ及びアドレス情報を一旦ラッチ回路に
ラッチして次のステップに進ませ、一方、読出し要求の
あったプロセッサに対しては直ちに共有メモリセルへの
アクセスを許可することにより、競合時の各プロセッサ
の動作に「待ち」が発生しなくなる。このようにして、
プロセッサの優先度に拘らず書込み要求を最優先処理さ
せることによ九装置全体のスループットを向上させるこ
とができるものである。
体のスループットを向上させることができるものである
。即ち、プロセッサにとってメモリからのデータの読出
しは、そのデータを完全に取り込むまでは次のステップ
に進むことはできないが、書込みは書込みデータをプロ
セッサの外部へ出力しさえすれば、次のステップに進む
ことが可能である。このため、各プロセッサの出力する
データ及びアドレス情報を上記のように一旦ラッチ回路
にラッチするよう構成すれば、共有メモリセルの状態に
拘らず、書込み要求のあったプロセッサはデータとアド
レス情報がラッチされた段階で次のステップに進むこと
ができる。従って、各プロセッサの書込み要求と読出し
要求が競合した場合に、書込み要求のあったプロセッサ
に対してはデータ及びアドレス情報を一旦ラッチ回路に
ラッチして次のステップに進ませ、一方、読出し要求の
あったプロセッサに対しては直ちに共有メモリセルへの
アクセスを許可することにより、競合時の各プロセッサ
の動作に「待ち」が発生しなくなる。このようにして、
プロセッサの優先度に拘らず書込み要求を最優先処理さ
せることによ九装置全体のスループットを向上させるこ
とができるものである。
実施例
以下、本発明の１実施例を図面を参照して説明する。第
１図は本発明共有メモリ装置のラッチ回路部分の構成を
示すブロック図で、１は共有メモリセル、２〜５は共有
メモリセル１と各プロセッサＣＰＵ０〜ＣＰＵ３との間
にそれぞれ設けられたデータ及びアドレス情報ラッチの
ためのラッチ回路である。各ラッチ回路２〜５の内部構
造は同一構成になり、各プロセッサからの書込み又は読
出しアドンスを一旦ラッチするアドレスラッチ回路６、
各プロセッサからの書込みデータを一旦ランチする書込
みデータランチ回路γ、共有メモリセル１からの読出し
データを一旦ラッチする読出しデータラッチ回路８、動
作コントロール用の制御回路９から構成されている。
１図は本発明共有メモリ装置のラッチ回路部分の構成を
示すブロック図で、１は共有メモリセル、２〜５は共有
メモリセル１と各プロセッサＣＰＵ０〜ＣＰＵ３との間
にそれぞれ設けられたデータ及びアドレス情報ラッチの
ためのラッチ回路である。各ラッチ回路２〜５の内部構
造は同一構成になり、各プロセッサからの書込み又は読
出しアドンスを一旦ラッチするアドレスラッチ回路６、
各プロセッサからの書込みデータを一旦ランチする書込
みデータランチ回路γ、共有メモリセル１からの読出し
データを一旦ラッチする読出しデータラッチ回路８、動
作コントロール用の制御回路９から構成されている。
第２図は優先度判定回路のブロック図で、２１は各プロ
セッサＣＰＵ０〜ＣＰＵ３か−らの書込み要求信号（Ｗ
ＲｇＱｏ ）〜（ＷＲＥＱ３）及び読出し要求信号（Ｒ
ＲＥＱＯ）〜（ＲＲＥＱ３）を一旦ラッチするＲ／Ｗ要
求ラッチ回路、２２は各プロセッサからの書込み要求及
び読出し要求に対して予め定めた優先順位を与えるゾラ
イオリテイ・エンコーダ、２３はゾライオリテイ・エン
コーダ２２の決定した優先順位に従ってアクセス許可信
号（ＲＯ）〜（Ｒ３）、（ＷＯ）〜（Ｗ３）を出力する
デコーダである。上記において、いま各プロセッサの共
有メモリに対するアクセスの優先順位が次のよ５に設定
されでいる場合、 １）プロセッサＣＰＵ０ ２）プロセッサＣＰＵｌ ３）プロセッサＣＰＵ２ ４）プロセッサＣＰＵ３ 全プロセッサの書込み、読出しの優先順位は以下のよう
に設定され、この優先順位１）〜８）が優先度判定回路
内のプライオリティ・エンコーダ２２に設定記憶されて
いる。
セッサＣＰＵ０〜ＣＰＵ３か−らの書込み要求信号（Ｗ
ＲｇＱｏ ）〜（ＷＲＥＱ３）及び読出し要求信号（Ｒ
ＲＥＱＯ）〜（ＲＲＥＱ３）を一旦ラッチするＲ／Ｗ要
求ラッチ回路、２２は各プロセッサからの書込み要求及
び読出し要求に対して予め定めた優先順位を与えるゾラ
イオリテイ・エンコーダ、２３はゾライオリテイ・エン
コーダ２２の決定した優先順位に従ってアクセス許可信
号（ＲＯ）〜（Ｒ３）、（ＷＯ）〜（Ｗ３）を出力する
デコーダである。上記において、いま各プロセッサの共
有メモリに対するアクセスの優先順位が次のよ５に設定
されでいる場合、 １）プロセッサＣＰＵ０ ２）プロセッサＣＰＵｌ ３）プロセッサＣＰＵ２ ４）プロセッサＣＰＵ３ 全プロセッサの書込み、読出しの優先順位は以下のよう
に設定され、この優先順位１）〜８）が優先度判定回路
内のプライオリティ・エンコーダ２２に設定記憶されて
いる。
１）プロセッサＣＰＵ０の読出し
２）プロセッサＣＰＵＩの読出し
３）プロセッサＣＰＵ ２の読出し
４）プロセッサＣＰＵ３の読出し
５）プロセッサＣＰＵ０の書込み
６）プロセッサＣＰＵ １の書込み
７）プロセッサＣＰＵ ２の書込み
８）プロセッサＣＰＵ３の書込み
上記構成において、まず１例として、プロセッサＣＰＵ
Ｉから読出し要求があった場合の動作について述べる。
Ｉから読出し要求があった場合の動作について述べる。
プロセッサＣＰＵＩから読出し要求信号（ＲＲＥＱ＋、
）と読出しアドレスが出力されると、読出しアドレスは
ラッチ回路３内のアドレスランチ回路６に一旦ラッチさ
れる。これと同時に、読出し要求信号（ＲＲＥＱＩ）は
優先度判定回路のＲ／Ｗ要求ラッチ回路２１にラッチさ
れる。プライオリティ・エンコーダ２２とデコーダ２３
は読出し要求信号（ＲＲＥＱ ｌ ）を受け、他のゾロ
セッサからの書込み・読出し要求がないことを条件とし
て、プロセッサＣＰＵＩの読出し動作のためのアクセス
許可信号（Ｒ１）を直ちに出力し、このアクセス許可信
号（Ｒ１）はラッチ回路３内の制御回路９に与えられる
。制御回路９がアクセス許可信号（Ｒ１）を受けると、
アドレスラッチ回路６にラッチされている読出しアドレ
スが共有メモリセル１に与えられ、当該アドレスに格納
されたデータが読出される。この読出されたデータはラ
ッチ回路３内の読出しデータラッチ回路８にランチされ
た後プロセッサＣＰＵＩへ送られ、プロセッサＣＰＵＩ
による読出し動作は終了する。
）と読出しアドレスが出力されると、読出しアドレスは
ラッチ回路３内のアドレスランチ回路６に一旦ラッチさ
れる。これと同時に、読出し要求信号（ＲＲＥＱＩ）は
優先度判定回路のＲ／Ｗ要求ラッチ回路２１にラッチさ
れる。プライオリティ・エンコーダ２２とデコーダ２３
は読出し要求信号（ＲＲＥＱ ｌ ）を受け、他のゾロ
セッサからの書込み・読出し要求がないことを条件とし
て、プロセッサＣＰＵＩの読出し動作のためのアクセス
許可信号（Ｒ１）を直ちに出力し、このアクセス許可信
号（Ｒ１）はラッチ回路３内の制御回路９に与えられる
。制御回路９がアクセス許可信号（Ｒ１）を受けると、
アドレスラッチ回路６にラッチされている読出しアドレ
スが共有メモリセル１に与えられ、当該アドレスに格納
されたデータが読出される。この読出されたデータはラ
ッチ回路３内の読出しデータラッチ回路８にランチされ
た後プロセッサＣＰＵＩへ送られ、プロセッサＣＰＵＩ
による読出し動作は終了する。
また、プロセッサＣＰＵ０からデータの書込み要求があ
った場合の動作について述べれば、プロセッサＣＰＵ０
から書込み要求信号（ＷＲＦＱｏ）、書込みデータ、書
込みアドレスが出力されると、書込みデータど書込みア
ドレスはラッチ回路２内の書込みデータラッチ回路γ及
びアドレスラッチ回路６にそれぞれ一旦ラッチされる。
った場合の動作について述べれば、プロセッサＣＰＵ０
から書込み要求信号（ＷＲＦＱｏ）、書込みデータ、書
込みアドレスが出力されると、書込みデータど書込みア
ドレスはラッチ回路２内の書込みデータラッチ回路γ及
びアドレスラッチ回路６にそれぞれ一旦ラッチされる。
これと同時に、書込み要求信号（ＷＲＥＱｏ）は優先度
判定回路のＲ／Ｗ要求ランチ回路２１にラッチされる。
判定回路のＲ／Ｗ要求ランチ回路２１にラッチされる。
プライオリティ・エンコーダ２２とデコーダ２３は書込
み要求信号（ＷＲｇＱｏ）を受け、他のプロセッサから
の書込み・読出し要求がないことを条件として、プロセ
ッサＣＰＵ０の書込み動作のためのアクセス許可信号（
ＷＯ）を直ちに出力する。このアクセス許可信号（ＷＯ
）はラッチ回路２内の制御回路９に与えられる。制御回
路９がアクセス許可信号（ＷＱつを受けると、アドレス
ラッチ回路６にラッチされている書込みアドレスと書込
みデータラッチ回路７にラッチされている書込みデータ
が共有メモリセル１に与えられ、当該アドレス位置にデ
ータが書込まれる。これによシ、プロセッサＣＰＵ０に
よる書込み動作は終了する。
み要求信号（ＷＲｇＱｏ）を受け、他のプロセッサから
の書込み・読出し要求がないことを条件として、プロセ
ッサＣＰＵ０の書込み動作のためのアクセス許可信号（
ＷＯ）を直ちに出力する。このアクセス許可信号（ＷＯ
）はラッチ回路２内の制御回路９に与えられる。制御回
路９がアクセス許可信号（ＷＱつを受けると、アドレス
ラッチ回路６にラッチされている書込みアドレスと書込
みデータラッチ回路７にラッチされている書込みデータ
が共有メモリセル１に与えられ、当該アドレス位置にデ
ータが書込まれる。これによシ、プロセッサＣＰＵ０に
よる書込み動作は終了する。
次に、上記プロセッサＣＰＵＩによる読出し要求とプロ
セッサＣＰＵ０による書込み要求とが同時に発生した場
合、それぞれのプロセッサからの読出し要求信号（ＲＲ
ＥＱ、 ） 、書込み要求信号（ＷＲＥＱｏ）が優先度
判定回路のｙｗ要求ラッチ回路２１に入力する。この読
出し要求信号（ＲＲＥＱ＋ ）と書込み要求信号（ＷＲ
ＥＱｏ）を受けたプライオリティ・エンコーダ２２は、
いずれの要求が上位の優先順位であるかを判定する。
セッサＣＰＵ０による書込み要求とが同時に発生した場
合、それぞれのプロセッサからの読出し要求信号（ＲＲ
ＥＱ、 ） 、書込み要求信号（ＷＲＥＱｏ）が優先度
判定回路のｙｗ要求ラッチ回路２１に入力する。この読
出し要求信号（ＲＲＥＱ＋ ）と書込み要求信号（ＷＲ
ＥＱｏ）を受けたプライオリティ・エンコーダ２２は、
いずれの要求が上位の優先順位であるかを判定する。
即ち、本発明の場合、全ゾロセッサの書込み。
読出しの優先順位は前掲したように読出し要求を書込み
要求よりも上位として順位１）〜８）が設定されている
ので、前記読出し要求信号（ＲＲＥＱ＋）の方が書込み
要求信号（ＷＲＥＱ６）よりも上位の優先度となる。従
って、上記のように書込み要求と読出し要求が競合した
場合、優先度上位となるプロセッサＣＰＵＩの読出し要
求に対するアクセス許可信号（Ｒ１）がデコーダ２３か
らまず最初に出力される。このアクセス許可信号（Ｒ］
）が出力されると、ラッチ回路３は前述した読出し動作
を実行する。他方、下位の順位となるプロセッサＣＰＵ
０は直ちに書込み動作に移行はできないが、プロセッサ
ＣＰＵ０の出力した書込みデータと書込みアドレスはラ
ッチ回路２内の書込みデータラッチ回路７とアドレスラ
ンチ回路６にそれぞれ一旦ラッチされる。このため、プ
ロセッサＣＰＵ０は書込みデータと書込みアドレスを外
部へ出力した段階で書込み動作のだめの「待ち」状態を
続けることなしに次の処理ステップに進むことができる
。従って、書込み要求と読出し要求が競合した場合でも
、書込み要求したプロセッサは書込みデータと書込みア
ドレスを出力した後直ちに次の処理ステップに進むこと
ができ、従来のように「待ち」状態となってスループッ
トの低下をきたすことがなくなる。
要求よりも上位として順位１）〜８）が設定されている
ので、前記読出し要求信号（ＲＲＥＱ＋）の方が書込み
要求信号（ＷＲＥＱ６）よりも上位の優先度となる。従
って、上記のように書込み要求と読出し要求が競合した
場合、優先度上位となるプロセッサＣＰＵＩの読出し要
求に対するアクセス許可信号（Ｒ１）がデコーダ２３か
らまず最初に出力される。このアクセス許可信号（Ｒ］
）が出力されると、ラッチ回路３は前述した読出し動作
を実行する。他方、下位の順位となるプロセッサＣＰＵ
０は直ちに書込み動作に移行はできないが、プロセッサ
ＣＰＵ０の出力した書込みデータと書込みアドレスはラ
ッチ回路２内の書込みデータラッチ回路７とアドレスラ
ンチ回路６にそれぞれ一旦ラッチされる。このため、プ
ロセッサＣＰＵ０は書込みデータと書込みアドレスを外
部へ出力した段階で書込み動作のだめの「待ち」状態を
続けることなしに次の処理ステップに進むことができる
。従って、書込み要求と読出し要求が競合した場合でも
、書込み要求したプロセッサは書込みデータと書込みア
ドレスを出力した後直ちに次の処理ステップに進むこと
ができ、従来のように「待ち」状態となってスループッ
トの低下をきたすことがなくなる。
前記プロセッサＣＰＵＩの読出し動作が終了すると、デ
コーダ２３からプロセッサＣＰＵ０の書込み動作のため
のアクセス許可信号（ＷＯ）が出力され、ラッチ回路２
はこのアクセス許可信号（ＷＯ）を受けて前述したデー
タの書込み動作を実行するものである。
コーダ２３からプロセッサＣＰＵ０の書込み動作のため
のアクセス許可信号（ＷＯ）が出力され、ラッチ回路２
はこのアクセス許可信号（ＷＯ）を受けて前述したデー
タの書込み動作を実行するものである。
発明の効果
本発明は以上説明した如き構成９作用になるもので、各
プロセッサ毎にラッチ回路を設けて各プロセッサの出力
するデータ、アドレス情報を−Ｈランチすると共に、優
先度判定回路において読出し要求を書込み要求よシも上
位の優先順位に設定し、該優先順位に従ってアクセス許
可を与えるよう構成したので、各プロセッサからの書込
み・読出し要求が競合した場合でもそれぞれのプロセッ
サの動作に「待ち」状態が発生することがなくなり、従
来の共有メモリ装置に比べて装置全体のスループットを
向上できるという優れた効果を奏する。
プロセッサ毎にラッチ回路を設けて各プロセッサの出力
するデータ、アドレス情報を−Ｈランチすると共に、優
先度判定回路において読出し要求を書込み要求よシも上
位の優先順位に設定し、該優先順位に従ってアクセス許
可を与えるよう構成したので、各プロセッサからの書込
み・読出し要求が競合した場合でもそれぞれのプロセッ
サの動作に「待ち」状態が発生することがなくなり、従
来の共有メモリ装置に比べて装置全体のスループットを
向上できるという優れた効果を奏する。
第１図は本発明になる共有メモリ装置のラッチ回路部分
の回路構成例を示すブロック図、第２図は本発明になる
共有メモリ装置の優先度判定回路部分の回路構成例を示
すブロック図である。 ＣＰＵ０−ＣＰＵ３ ：プロセッサ、１：共有メモリセ
ル、２〜５：ラッチ回路、２１ ： Ｒ／Ｗ要求ラッチ
回路、２２：ゾライオリテイ・エンコーダ、２３：デコ
ーダ。
の回路構成例を示すブロック図、第２図は本発明になる
共有メモリ装置の優先度判定回路部分の回路構成例を示
すブロック図である。 ＣＰＵ０−ＣＰＵ３ ：プロセッサ、１：共有メモリセ
ル、２〜５：ラッチ回路、２１ ： Ｒ／Ｗ要求ラッチ
回路、２２：ゾライオリテイ・エンコーダ、２３：デコ
ーダ。
Claims (1)
- １つの共有メモリに対して複数のプロセッサからアクセ
スできるよう構成された共有メモリ装置において、共有
メモリセルと各プロセッサとの間にデータ及びアドレス
情報を一旦ラッチするラッチ回路をそれぞれ設けると共
に、各プロセッサからの書込み・読み出し要求を監視し
て予め定めた優先順位に従って各プロセッサに対してア
クセス許可を与える優先度判定回路を設け、該優先度判
定回路の優先順位を書込み要求よりも読出し要求を上位
に設定したことを特徴とする共有メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19724785A JPS6257050A (ja) | 1985-09-06 | 1985-09-06 | 共有メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19724785A JPS6257050A (ja) | 1985-09-06 | 1985-09-06 | 共有メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6257050A true JPS6257050A (ja) | 1987-03-12 |
Family
ID=16371294
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19724785A Pending JPS6257050A (ja) | 1985-09-06 | 1985-09-06 | 共有メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6257050A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01199261A (ja) * | 1987-10-26 | 1989-08-10 | Matsushita Electric Works Ltd | 共有メモリ制御方式 |
| US7689781B2 (en) | 2002-02-26 | 2010-03-30 | Nxp B.V. | Access to a collective resource in which low priority functions are grouped, read accesses of the group being given higher priority than write accesses of the group |
-
1985
- 1985-09-06 JP JP19724785A patent/JPS6257050A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01199261A (ja) * | 1987-10-26 | 1989-08-10 | Matsushita Electric Works Ltd | 共有メモリ制御方式 |
| US7689781B2 (en) | 2002-02-26 | 2010-03-30 | Nxp B.V. | Access to a collective resource in which low priority functions are grouped, read accesses of the group being given higher priority than write accesses of the group |
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