JPH0731666B2 - プロセッサ間通信方式 - Google Patents
プロセッサ間通信方式Info
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- JPH0731666B2 JPH0731666B2 JP63135725A JP13572588A JPH0731666B2 JP H0731666 B2 JPH0731666 B2 JP H0731666B2 JP 63135725 A JP63135725 A JP 63135725A JP 13572588 A JP13572588 A JP 13572588A JP H0731666 B2 JPH0731666 B2 JP H0731666B2
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/163—Interprocessor communication
- G06F15/167—Interprocessor communication using a common memory, e.g. mailbox
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- Engineering & Computer Science (AREA)
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- Theoretical Computer Science (AREA)
- Software Systems (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、マルチプロセッサシステムにおけるプロセッ
サ間の通信方式に関する。
サ間の通信方式に関する。
従来、複数のプロセッサが共通バスに接続されたマルチ
プロセッサシステムにおけるプロセッサ間通信方式は、
以下の様な方式で実現されていた。
プロセッサシステムにおけるプロセッサ間通信方式は、
以下の様な方式で実現されていた。
すなわち、自プロセッサから他プロセッサへの通信要求
が発生すると、通信要求先であるプロセッサに割当てら
れた通信要求先プロセッサ番号をプロセッサ間通信コマ
ンドと共に共通バス上に送出する。共通バスに接続され
ている各プロセッサは、共通バス上のコマンド信号を常
に監視し、コマンド信号としてプロセッサ間通信コマン
ドが送出されたことを認識すると、通信要求先プロセッ
サ番号と自プロセッサに予め割当てられている自プロセ
ッサ番号とを比較し、これらの番号が一致した場合は自
プロセッサへの通信要求であると判断し、ファームウェ
アへの割込み要求を出すことでプロセッサ間の通信を実
現していた。
が発生すると、通信要求先であるプロセッサに割当てら
れた通信要求先プロセッサ番号をプロセッサ間通信コマ
ンドと共に共通バス上に送出する。共通バスに接続され
ている各プロセッサは、共通バス上のコマンド信号を常
に監視し、コマンド信号としてプロセッサ間通信コマン
ドが送出されたことを認識すると、通信要求先プロセッ
サ番号と自プロセッサに予め割当てられている自プロセ
ッサ番号とを比較し、これらの番号が一致した場合は自
プロセッサへの通信要求であると判断し、ファームウェ
アへの割込み要求を出すことでプロセッサ間の通信を実
現していた。
上述した従来のプロセッサ間通信方式は、プロセッサが
中央処理装置（以下、EPUと称す。）である場合のEPU間
の通信の様に、相互のプロセッサが対等の関係にある場
合は、通信相手先が指定できるため、非常に有効な方式
である。
中央処理装置（以下、EPUと称す。）である場合のEPU間
の通信の様に、相互のプロセッサが対等の関係にある場
合は、通信相手先が指定できるため、非常に有効な方式
である。
ところが、共通バス上のプロセッサ間の関係に、複数の
上位プロセッサから成る上位プロセッサ群と複数の下位
プロセッサから成る下位プロセッサ群とが存在する場合
は、上位プロセッサ群の中のある上位プロセッサは、下
位プロセッサ群の中のある下位プロセッサを指定して通
信を行い、処理要求を発行する。これに対し、下位プロ
セッサ群の中のある下位プロセッサから上位プロセッサ
への処理要求は、上位プロセッサ群の中のどの上位プロ
セッサが行っても良い場合がある。
上位プロセッサから成る上位プロセッサ群と複数の下位
プロセッサから成る下位プロセッサ群とが存在する場合
は、上位プロセッサ群の中のある上位プロセッサは、下
位プロセッサ群の中のある下位プロセッサを指定して通
信を行い、処理要求を発行する。これに対し、下位プロ
セッサ群の中のある下位プロセッサから上位プロセッサ
への処理要求は、上位プロセッサ群の中のどの上位プロ
セッサが行っても良い場合がある。
例えば、共通バス上に複数のEUPとチャネル処理装置
（以下、IOPと称す。）が接続された場合、EPUの各々は
上位プロセッサであり、IOPは下位プロセッサとなる。
このとき、EPUからIOPへのプロセッサ間通信は、IOPに
対する入力出（以下、I/Oと称す。）動作依頼を要求す
るものであり、IOP配下の接続機器が特定されるため、I
OPのプロセッサ番号を指定したプロセッサ間通信要求と
なる。
（以下、IOPと称す。）が接続された場合、EPUの各々は
上位プロセッサであり、IOPは下位プロセッサとなる。
このとき、EPUからIOPへのプロセッサ間通信は、IOPに
対する入力出（以下、I/Oと称す。）動作依頼を要求す
るものであり、IOP配下の接続機器が特定されるため、I
OPのプロセッサ番号を指定したプロセッサ間通信要求と
なる。
逆に、IOPからEPUへのプロセッサ間通信は、IOP配下の
接続機器もしくはIOP内で事象が発生した場合に上位のE
PUへ通知するものであり、事象の処理をどのEPUからで
も処理できる構造となっていれば、処理要求はいずれの
EPUが受取ってもさしつかえないことになる。
接続機器もしくはIOP内で事象が発生した場合に上位のE
PUへ通知するものであり、事象の処理をどのEPUからで
も処理できる構造となっていれば、処理要求はいずれの
EPUが受取ってもさしつかえないことになる。
このような構成をとるマルチプロセッサシステムでは、
下位プロセッサからの処理要求をいずれ上位プロセッサ
が処理すべきかは、一定の従属関係を決めておく方法が
考えられる。このとき、従属関係の設定に際し、システ
ム構成全体を知っている上位プロセッサが行った方が都
合がよいこと、また、上位プロセッサが故障によってダ
ウンした場合の従属関係の再設定は、上位プロセッサ側
の障害処理の一部として行うことができる等の理由によ
り、下位プロセッサからの通信要求をどの上位プロセッ
サが処理すべきかは、上位プロセッサ側で判断した方が
システム全体として簡潔に処理できる。
下位プロセッサからの処理要求をいずれ上位プロセッサ
が処理すべきかは、一定の従属関係を決めておく方法が
考えられる。このとき、従属関係の設定に際し、システ
ム構成全体を知っている上位プロセッサが行った方が都
合がよいこと、また、上位プロセッサが故障によってダ
ウンした場合の従属関係の再設定は、上位プロセッサ側
の障害処理の一部として行うことができる等の理由によ
り、下位プロセッサからの通信要求をどの上位プロセッ
サが処理すべきかは、上位プロセッサ側で判断した方が
システム全体として簡潔に処理できる。
従って、前述した従来のプロセッサ間通信方式では、下
位プロセッサから上位プロセッサへの通信要求について
は、下位プロセッサ側で通信要求先である上位プロセッ
サのプロセッサ番号を指定しなければならず、また、下
位プロセッサ側で上位プロセッサの状態を意識しなけれ
ばならない等、本来、上位プロセッサ側で管理できるも
のを下位プロセッサ側でも処理を行わなければならず、
下位プロセッサ側でのハードウェア、ファームウェアの
処理負担が大きなものとなってしまうという問題があ
る。
位プロセッサから上位プロセッサへの通信要求について
は、下位プロセッサ側で通信要求先である上位プロセッ
サのプロセッサ番号を指定しなければならず、また、下
位プロセッサ側で上位プロセッサの状態を意識しなけれ
ばならない等、本来、上位プロセッサ側で管理できるも
のを下位プロセッサ側でも処理を行わなければならず、
下位プロセッサ側でのハードウェア、ファームウェアの
処理負担が大きなものとなってしまうという問題があ
る。
本発明によるプロセッサ間通信方式は、少なくとも第１
及び第２のプロセッサが共通バスに接続されたマルチプ
ロセッサシステムにおけるプロセッサ間の通信方式にお
いて、 前記第１のプロセッサは、自プロセッサが前記第２のプ
ロセッサへ通信要求を行う場合に、自プロセッサに予め
割当てられている自プロセッサ番号を通信要求元プロセ
ッサ番号としてプロセッサ間通信コマンドと共に前記共
通バスに送出する手段を有し、前記第２のプロセッサ
は、通信相手先のプロセッサを指定する通信相手先プロ
セッサ番号を保持する通信相手先保持手段と、前記プロ
セッサ通信コマンドを前記共通バスを介して受信した時
に、前記通信要求元プロセッサ番号と前記通信相手先保
持手段に保持された前記通信相手先プロセッサ番号とを
比較することにより、自プロセッサへの通信要求である
か否かを識別する手段とを有することを特徴とする。
及び第２のプロセッサが共通バスに接続されたマルチプ
ロセッサシステムにおけるプロセッサ間の通信方式にお
いて、 前記第１のプロセッサは、自プロセッサが前記第２のプ
ロセッサへ通信要求を行う場合に、自プロセッサに予め
割当てられている自プロセッサ番号を通信要求元プロセ
ッサ番号としてプロセッサ間通信コマンドと共に前記共
通バスに送出する手段を有し、前記第２のプロセッサ
は、通信相手先のプロセッサを指定する通信相手先プロ
セッサ番号を保持する通信相手先保持手段と、前記プロ
セッサ通信コマンドを前記共通バスを介して受信した時
に、前記通信要求元プロセッサ番号と前記通信相手先保
持手段に保持された前記通信相手先プロセッサ番号とを
比較することにより、自プロセッサへの通信要求である
か否かを識別する手段とを有することを特徴とする。
以下、本発明の実施例について図面を参照して説明す
る。
る。
第２図を参照すると、本発明によるプロセッサ間通信方
式が適用されるマルチプロセッサシステムは、上位プロ
セッサとしての第０乃至第３のEPU100、101、102、及び
103と、下位プロセッサとしての第０乃至第３のIOP11
0、111、112、及び113と、主記憶装置（以下、MMUと称
す。）120とを有し、これら装置は共通バスであるシス
テムバス130上に接続されている。
式が適用されるマルチプロセッサシステムは、上位プロ
セッサとしての第０乃至第３のEPU100、101、102、及び
103と、下位プロセッサとしての第０乃至第３のIOP11
0、111、112、及び113と、主記憶装置（以下、MMUと称
す。）120とを有し、これら装置は共通バスであるシス
テムバス130上に接続されている。
ここで、上位プロセッサ及び下位プロセッサに割当てら
れたプロセッサ番号としては、２進数で、第０乃至第３
のEPU100〜103には、“0000"、“0001"、“0010"、及び
“0011"が、第０乃至第３のIOP110〜113には、“010
0"、“0101"、“0110"、及び“0111"が、それぞれ、割
当てられているものとする。
れたプロセッサ番号としては、２進数で、第０乃至第３
のEPU100〜103には、“0000"、“0001"、“0010"、及び
“0011"が、第０乃至第３のIOP110〜113には、“010
0"、“0101"、“0110"、及び“0111"が、それぞれ、割
当てられているものとする。
各プロセッサは、システムバス130を介してプロセッサ
間での通信を行う。ここで、プロセッサ間通信の種類と
しては、EPU間相互の通信、EPUからIOPへの通信、及びI
OPからEPUへの通信の３種類が考えられる。
間での通信を行う。ここで、プロセッサ間通信の種類と
しては、EPU間相互の通信、EPUからIOPへの通信、及びI
OPからEPUへの通信の３種類が考えられる。
第１図を参照すると、本発明を実現する第２図の第０の
EPU100の要部の構成が示されている。他のEPU、即ち、
第１乃至第３のEPU101乃至103の第０のEPU100と同様の
構成を有する。
EPU100の要部の構成が示されている。他のEPU、即ち、
第１乃至第３のEPU101乃至103の第０のEPU100と同様の
構成を有する。
先ず、第０のEPU100が送信元となって他のプロセッサへ
通信要求を行う場合、主処理部（図示せず）より、信号
線１を介してコマンド情報、通信先プロセッサ番号情
報、及び通信元プロセッサ番号情報を、それぞれコマン
ドレジスタ（CMD）２、通信先プロセッサ番号レジスタ
（DEST）３、及び通信元プロセッサ番号レジスタ（SR
C）４にセットし、ドライバ５を介してシステムバス130
中のコマンドバス（CMD BUS）６へ送出することによ
り、通信要求を行う。また、主処理部より、信号線７を
介してアドレス／データ情報をアドレス／データレジス
タ（ADR/DATA）８にセットし、ドライバ９を介してシス
テムバス130中のアドレス／データバス（ADR/DATA BU
S）10へ送出することにより、メモリアクセス要求を行
う。
通信要求を行う場合、主処理部（図示せず）より、信号
線１を介してコマンド情報、通信先プロセッサ番号情
報、及び通信元プロセッサ番号情報を、それぞれコマン
ドレジスタ（CMD）２、通信先プロセッサ番号レジスタ
（DEST）３、及び通信元プロセッサ番号レジスタ（SR
C）４にセットし、ドライバ５を介してシステムバス130
中のコマンドバス（CMD BUS）６へ送出することによ
り、通信要求を行う。また、主処理部より、信号線７を
介してアドレス／データ情報をアドレス／データレジス
タ（ADR/DATA）８にセットし、ドライバ９を介してシス
テムバス130中のアドレス／データバス（ADR/DATA BU
S）10へ送出することにより、メモリアクセス要求を行
う。
他のEPUからの通信要求を表すコマンドバス６上の信号
（コマンド情報、通信先プロセッサ番号情報、及び通信
元プロセッサ番号情報）は、レシーバ11を介して、コマ
ンド受付レジスタ（RCMD）12、通信先プロセッサ番号受
信レジスタ（RDEST）13、及び通信元プロセッサ番号受
信レジスタ（RSRC）14に、常時セットされる。コマンド
受付レジスタ12の内容は、信号線15を介して、コマンド
デコード部（CMDデコード部）16へ送られ、ここで、EPU
間通信コマンドであることが判別されると、信号線17を
介して、論理“1"レベルのEPU間通信要求信号が主処理
部へ送出されると共に、通信先プロセッサ番号受信レジ
スタ13の出力である通信先プロセッサ番号信号が信号線
18を介して主処理部へ送られる。主処理部は、自EPUに
割当てられた自プロセッサ番号と、信号線18を介して送
られてくる通信先プロセッサ番号信号の表す通信先プロ
セッサ番号とを比較し、一致した場合、即ち、通信先プ
ロセッサ番号が“0000"のとき、には、自EPUへの通信要
求であると、認識することができる。
（コマンド情報、通信先プロセッサ番号情報、及び通信
元プロセッサ番号情報）は、レシーバ11を介して、コマ
ンド受付レジスタ（RCMD）12、通信先プロセッサ番号受
信レジスタ（RDEST）13、及び通信元プロセッサ番号受
信レジスタ（RSRC）14に、常時セットされる。コマンド
受付レジスタ12の内容は、信号線15を介して、コマンド
デコード部（CMDデコード部）16へ送られ、ここで、EPU
間通信コマンドであることが判別されると、信号線17を
介して、論理“1"レベルのEPU間通信要求信号が主処理
部へ送出されると共に、通信先プロセッサ番号受信レジ
スタ13の出力である通信先プロセッサ番号信号が信号線
18を介して主処理部へ送られる。主処理部は、自EPUに
割当てられた自プロセッサ番号と、信号線18を介して送
られてくる通信先プロセッサ番号信号の表す通信先プロ
セッサ番号とを比較し、一致した場合、即ち、通信先プ
ロセッサ番号が“0000"のとき、には、自EPUへの通信要
求であると、認識することができる。
上述した通信方式は、従来から行われてきたものと同じ
方式であり、プロセッサ間の通信に際して、通信元プロ
セッサが常に通信先のプロセッサ番号を共通バスに送出
することにより、通信先のプロセッサへ、通信要求を認
識させるものである。
方式であり、プロセッサ間の通信に際して、通信元プロ
セッサが常に通信先のプロセッサ番号を共通バスに送出
することにより、通信先のプロセッサへ、通信要求を認
識させるものである。
次に、本発明の通信方式について、第０のIOP110から第
０のEPU100への通信を行う場合を例にあげて説明する。
０のEPU100への通信を行う場合を例にあげて説明する。
本実施例では、第０乃至第３のEPU100〜103と第０乃至
第３のIOP110〜113との間で互いに従属関係があるとす
る。この従属関係は、EPU側で管理され、自EPUと従属関
係にあるIOPのIOP番号に対応するビットが、論理“1"レ
ベルとして、IOP番号レジスタ（IOPN）19にセットされ
る様になっている。この設定は、主処理部より、信号線
20を介してIOP番号セット信号をIOP番号レジスタ19へ送
出することによりなされ、任意の値を設定することがで
きる。
第３のIOP110〜113との間で互いに従属関係があるとす
る。この従属関係は、EPU側で管理され、自EPUと従属関
係にあるIOPのIOP番号に対応するビットが、論理“1"レ
ベルとして、IOP番号レジスタ（IOPN）19にセットされ
る様になっている。この設定は、主処理部より、信号線
20を介してIOP番号セット信号をIOP番号レジスタ19へ送
出することによりなされ、任意の値を設定することがで
きる。
第０のIOP110はコマンドバス６へ、IOP通信コマンドと
通信元プロセッサ番号、即ち、自IOP番号である“0100"
を送出する。
通信元プロセッサ番号、即ち、自IOP番号である“0100"
を送出する。
第０のEPU100では、コマンドバス６の内容をコマンド受
付レジスタ12、通信先プロセッサ番号受信レジスタ13、
及び通信元プロセッサ番号受信レジスタ14へ取込む。
付レジスタ12、通信先プロセッサ番号受信レジスタ13、
及び通信元プロセッサ番号受信レジスタ14へ取込む。
コマンド受付レジスタ12の内容は、コマンドデコード部
16へ送られ、ここで、IOP通信コマンドであることが判
別されると、信号線21を介して論理“1"レベルのIOP通
信要求信号が通信要求判別部22へ送られる。
16へ送られ、ここで、IOP通信コマンドであることが判
別されると、信号線21を介して論理“1"レベルのIOP通
信要求信号が通信要求判別部22へ送られる。
第３図を参照すると、第１図に示された通信要求判別部
22とIOP番号レジスタ19と通信元プロセッサ番号受信レ
ジスタ14との詳細な構成が示されている。
22とIOP番号レジスタ19と通信元プロセッサ番号受信レ
ジスタ14との詳細な構成が示されている。
通信要求判別部22は、IOP番号レジスタ19の内容と通信
元プロセッサ番号受信レジスタ14の内容とを比較し、こ
れらの内容が一致し、かつIOP通信要求信号が論理“1"
レベルである場合に、論理“1"レベルのIOP通信要求受
付け信号を信号線23を介して割込み要求レジスタ（IN
T）24（第１図）へ送出するものである。
元プロセッサ番号受信レジスタ14の内容とを比較し、こ
れらの内容が一致し、かつIOP通信要求信号が論理“1"
レベルである場合に、論理“1"レベルのIOP通信要求受
付け信号を信号線23を介して割込み要求レジスタ（IN
T）24（第１図）へ送出するものである。
以下、第３図を参照して、IOP番号レジスタ19、通信元
プロセッサ番号受信レジスタ14、及び通信要求判別部22
の構成及び動作について詳細に説明する。
プロセッサ番号受信レジスタ14、及び通信要求判別部22
の構成及び動作について詳細に説明する。
IOP番号レジスタ19には、前述したように、第０のEPU10
0と従属関係のあるIOP番号がIOP番号対応にセットされ
る様になっている。詳細にいうと、IOP番号レジスタ19
は、第０乃至第３のIOPレジスタ190、191、192、及び19
3から成る。本実施例では、第０のEPU100は第０のIOP11
0と従属関係があるとしているので、第３図に示される
ように、第０のIOPレジスタ190に論理“1"レベルがセッ
トされ、他のIOPレジスタ、即ち、第１乃至第３のIOPレ
ジスタ191〜193には、論理“0"レベルがセットされてい
る。このIOP番号レジスタ19の出力信号（内容）は、通
信要求判別部22へ送出される。すなわち、第０乃至第３
のIOPレジスタ190〜193の出力信号は、それぞれ、第０
乃至第３のアンドゲート220、221、222、及び223へ送出
される。
0と従属関係のあるIOP番号がIOP番号対応にセットされ
る様になっている。詳細にいうと、IOP番号レジスタ19
は、第０乃至第３のIOPレジスタ190、191、192、及び19
3から成る。本実施例では、第０のEPU100は第０のIOP11
0と従属関係があるとしているので、第３図に示される
ように、第０のIOPレジスタ190に論理“1"レベルがセッ
トされ、他のIOPレジスタ、即ち、第１乃至第３のIOPレ
ジスタ191〜193には、論理“0"レベルがセットされてい
る。このIOP番号レジスタ19の出力信号（内容）は、通
信要求判別部22へ送出される。すなわち、第０乃至第３
のIOPレジスタ190〜193の出力信号は、それぞれ、第０
乃至第３のアンドゲート220、221、222、及び223へ送出
される。
一方、通信元プロセッサ番号受信レジスタ14は、通信元
プロセッサ番号の第０乃至第３のビットを保持する４ビ
ット長のレジスタである。ここで、第０のビットは最下
位ビットを表し、第３のビットは最上位ビットを表す。
詳細にいうと、通信元プロセッサ番号受信レジスタ14
は、それぞれ、通信元プロセッサ番号の第０乃至第３の
ビットを保持するための第０乃至第３の受信レジスタ14
0、141、142、及び143から成る。本実施例では、第０の
IOP110からの通信要求であるとしているので、第３図に
示される如く、第０乃至第３の受信レジスタ140〜143に
は、それぞれ、論理“0"、“0"、“1"、及び“0"レベル
がセットされている。通信元プロセッサ番号受信レジス
タ14の出力信号（内容）は、通信要求判別部22へ送出さ
れる。
プロセッサ番号の第０乃至第３のビットを保持する４ビ
ット長のレジスタである。ここで、第０のビットは最下
位ビットを表し、第３のビットは最上位ビットを表す。
詳細にいうと、通信元プロセッサ番号受信レジスタ14
は、それぞれ、通信元プロセッサ番号の第０乃至第３の
ビットを保持するための第０乃至第３の受信レジスタ14
0、141、142、及び143から成る。本実施例では、第０の
IOP110からの通信要求であるとしているので、第３図に
示される如く、第０乃至第３の受信レジスタ140〜143に
は、それぞれ、論理“0"、“0"、“1"、及び“0"レベル
がセットされている。通信元プロセッサ番号受信レジス
タ14の出力信号（内容）は、通信要求判別部22へ送出さ
れる。
第０の受信レジスタ140の出力信号は、インバータ224を
介して、第０及び第２のアンドゲート220及び222に供給
されている。また、第０の受信レジスタ140の出力信号
は、直接、第１及び第３のアンドゲート221及び223に供
給されている。第１の受信レジスタ141の出力信号は、
インバータ225を介して、第０及び第１のアンドゲート2
20及び221に供給されている。また、第１の受信レジス
タ141の出力信号は、直接、第２及び第３のアンドゲー
ト222及び223に供給されている。
介して、第０及び第２のアンドゲート220及び222に供給
されている。また、第０の受信レジスタ140の出力信号
は、直接、第１及び第３のアンドゲート221及び223に供
給されている。第１の受信レジスタ141の出力信号は、
インバータ225を介して、第０及び第１のアンドゲート2
20及び221に供給されている。また、第１の受信レジス
タ141の出力信号は、直接、第２及び第３のアンドゲー
ト222及び223に供給されている。
従って、本実施例の場合、第０のアンドゲート220の出
力のみが論理“1"レベルで、他の第１乃至第３のアンド
ゲート221〜223の出力は、論理“0"レベルである。第０
乃至第３のアンドゲート220〜223の出力は、オアゲート
226に供給されている。本実施例の場合、第０のアンド
ゲート220の出力が論理“1"レベルであるので、オアゲ
ート226の出力も論理“1"レベルとなる。オアゲート226
の出力は、アンドゲート227に供給されている。アンド
ゲート227には、コマンドデコード部16（第１図）からI
OP通信要求信号が供給されている。さらに、アンドゲー
ト227には、第２の受信レジスタ142の出力信号と、イン
バータ228を介して第３の受信レジスタ143の出力信号と
が供給されている。本実施例では、IOP通信要求信号が
論理“1"レベルであり、第２及び第３の受信レジスタ14
2及び143の出力信号がそれぞれ論理“1"及び“0"レベル
であるので、アンドゲート227の出力は論理“1"レベル
となる。このアンドゲート227の論理“1"レベルの出力
は、IOP通信要求受付け信号として、信号線23を介し
て、割込み要求レジスタ24（第１図）へ供給される。
力のみが論理“1"レベルで、他の第１乃至第３のアンド
ゲート221〜223の出力は、論理“0"レベルである。第０
乃至第３のアンドゲート220〜223の出力は、オアゲート
226に供給されている。本実施例の場合、第０のアンド
ゲート220の出力が論理“1"レベルであるので、オアゲ
ート226の出力も論理“1"レベルとなる。オアゲート226
の出力は、アンドゲート227に供給されている。アンド
ゲート227には、コマンドデコード部16（第１図）からI
OP通信要求信号が供給されている。さらに、アンドゲー
ト227には、第２の受信レジスタ142の出力信号と、イン
バータ228を介して第３の受信レジスタ143の出力信号と
が供給されている。本実施例では、IOP通信要求信号が
論理“1"レベルであり、第２及び第３の受信レジスタ14
2及び143の出力信号がそれぞれ論理“1"及び“0"レベル
であるので、アンドゲート227の出力は論理“1"レベル
となる。このアンドゲート227の論理“1"レベルの出力
は、IOP通信要求受付け信号として、信号線23を介し
て、割込み要求レジスタ24（第１図）へ供給される。
従って、割込み要求レジスタ24は論理“1"レベルにセッ
トされ、論理“1"レベルの割込み要求信号を信号線25を
介して主処理部へ送出する。これにより、第０のEPU100
の主処理部は、第０のIOP110からのプロセッサ間通信要
求があったことを認識することができる。
トされ、論理“1"レベルの割込み要求信号を信号線25を
介して主処理部へ送出する。これにより、第０のEPU100
の主処理部は、第０のIOP110からのプロセッサ間通信要
求があったことを認識することができる。
本実施例では、第０のEPU100が第０のIOP110と従属関係
がある場合について説明したが、第０のEPU100が他のIO
Pと従属関係がある場合についても、同様に説明するこ
とができる。また、他のEPU、即ち、第１乃至第３のEPU
101〜103についても、同様に説明することができる。
がある場合について説明したが、第０のEPU100が他のIO
Pと従属関係がある場合についても、同様に説明するこ
とができる。また、他のEPU、即ち、第１乃至第３のEPU
101〜103についても、同様に説明することができる。
以上説明したように、本発明は、プロセッサ間通信に際
して通信元プロセッサが通信先プロセッサを指定するの
ではなく、通信元プロセッサは、自プロセッサ番号を送
出するだけでプロセッサ間通信を実現することが可能と
なった。特に、プロセッサ間に上位、下位の関係がある
場合は、上位プロセッサのみが一元的にシステム構成を
管理することができる様になると共に、通信元プロセッ
サである下位プロセッサの負担を大きく軽減することが
できるという効果がある。
して通信元プロセッサが通信先プロセッサを指定するの
ではなく、通信元プロセッサは、自プロセッサ番号を送
出するだけでプロセッサ間通信を実現することが可能と
なった。特に、プロセッサ間に上位、下位の関係がある
場合は、上位プロセッサのみが一元的にシステム構成を
管理することができる様になると共に、通信元プロセッ
サである下位プロセッサの負担を大きく軽減することが
できるという効果がある。
第１図は本発明のプロセッサ間通信方式を実現するマル
チプロセッサシステムの中の一つのプロセッサの要部の
構成を示すブロック図、第２図は本発明によるプロセッ
サ間通信方式が適用されるマルチプロセッサシステムの
構成を示すブロック図、第３図は第１図中の通信要求判
別部、IOP番号レジスタ、及び通信元プロセッサ番号受
信レジスタの詳細な構成を示す回路図である。 ２……コマンドレジスタ、３……通信先プロセッサ番号
レジスタ、４……通信元プロセッサ番号レジスタ、５…
…ドライバ、６……コマンドバス、８……アドレス／デ
ータレジスタ、９……ドライバ、10……アドレス／デー
タバス、11……レシーバ、12……コマンド受付レジス
タ、13……通信先プロセッサ番号受信レジスタ、14……
通信元プロセッサ番号受信レジスタ、16……コマンドデ
コード部、19……IOP番号レジスタ、22……通信要求判
別部、24……割込み要求レジスタ。
チプロセッサシステムの中の一つのプロセッサの要部の
構成を示すブロック図、第２図は本発明によるプロセッ
サ間通信方式が適用されるマルチプロセッサシステムの
構成を示すブロック図、第３図は第１図中の通信要求判
別部、IOP番号レジスタ、及び通信元プロセッサ番号受
信レジスタの詳細な構成を示す回路図である。 ２……コマンドレジスタ、３……通信先プロセッサ番号
レジスタ、４……通信元プロセッサ番号レジスタ、５…
…ドライバ、６……コマンドバス、８……アドレス／デ
ータレジスタ、９……ドライバ、10……アドレス／デー
タバス、11……レシーバ、12……コマンド受付レジス
タ、13……通信先プロセッサ番号受信レジスタ、14……
通信元プロセッサ番号受信レジスタ、16……コマンドデ
コード部、19……IOP番号レジスタ、22……通信要求判
別部、24……割込み要求レジスタ。
Claims (1)
- 【請求項１】少なくとも第１及び第２のプロセッサが共
通バスに接続されたマルチプロセッサシステムにおける
プロセッサ間の通信方式において、 前記第１のプロセッサは、 自プロセッサが前記第２のプロセッサへ通信要求を行う
場合に、自プロセッサに予め割当てられている自プロセ
ッサ番号を通信要求元プロセッサ番号としてプロセッサ
間通信コマンドと共に前記共通バスに送出する手段を有
し、 前記第２のプロセッサは、 通信相手先のプロセッサを指定する通信相手先プロセッ
サ番号を保持する通信相手先保持手段と、 前記プロセッサ通信コマンドを前記共通バスを介して受
信した時に、前記通信要求元プロセッサ番号と前記通信
相手先保持手段に保持された前記通信相手先プロセッサ
番号とを比較することにより、自プロセッサへの通信要
求であるか否かを識別する手段とを有することを特徴と
するプロセッサ間通信方式。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63135725A JPH0731666B2 (ja) | 1988-06-03 | 1988-06-03 | プロセッサ間通信方式 |
| CA000601613A CA1317683C (en) | 1988-06-03 | 1989-06-02 | Intercommunication network capable of carrying out intercommunication without transmission of a destination number from a transmission source |
| US07/361,559 US5113495A (en) | 1988-06-03 | 1989-06-05 | Intercommunicating among a plurality of processors based upon the identification of the source without using the identification of the destination |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63135725A JPH0731666B2 (ja) | 1988-06-03 | 1988-06-03 | プロセッサ間通信方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01305460A JPH01305460A (ja) | 1989-12-08 |
| JPH0731666B2 true JPH0731666B2 (ja) | 1995-04-10 |
Family
ID=15158423
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63135725A Expired - Lifetime JPH0731666B2 (ja) | 1988-06-03 | 1988-06-03 | プロセッサ間通信方式 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5113495A (ja) |
| JP (1) | JPH0731666B2 (ja) |
| CA (1) | CA1317683C (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2837877B2 (ja) * | 1989-07-04 | 1998-12-16 | キヤノン株式会社 | 通信装置および通信方法 |
| FR2661024B1 (fr) * | 1990-04-17 | 1994-02-04 | Somfy | Installation comportant plusieurs points recepteurs et plusieurs points emetteurs. |
| US5392399A (en) * | 1992-05-18 | 1995-02-21 | 3Com Corporation | Bridge system for selectively routing frame with ordering parameter identifying ordering of identifiers only based upon its source identifier |
| CA2155019A1 (en) * | 1993-01-29 | 1994-08-04 | August Frederick Fath | Call completion system and method |
| US5526489A (en) * | 1993-03-19 | 1996-06-11 | 3Com Corporation | System for reverse address resolution for remote network device independent of its physical address |
| US5875306A (en) * | 1996-10-01 | 1999-02-23 | International Business Machines Corporation | Reconfiguring computer resources in a distributed computer enterprise environment |
| JP2000341302A (ja) * | 1999-05-27 | 2000-12-08 | Sony Corp | 電子機器 |
Family Cites Families (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6041786B2 (ja) * | 1977-12-05 | 1985-09-18 | 日本電気株式会社 | 割込制御システム |
| US4296466A (en) * | 1978-01-23 | 1981-10-20 | Data General Corporation | Data processing system including a separate input/output processor with micro-interrupt request apparatus |
| CH632365A5 (de) * | 1978-01-30 | 1982-09-30 | Patelhold Patentverwertung | Datenaustauschverfahren zwischen mehreren partnern. |
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| US4667287A (en) * | 1982-10-28 | 1987-05-19 | Tandem Computers Incorporated | Multiprocessor multisystem communications network |
| SE435975B (sv) * | 1983-03-18 | 1984-10-29 | Ellemtel Utvecklings Ab | Anordning i ett datorstyrt telekommunikationssystem for att vid overforing av datainformation mellan en regional processor och en central processor medelst ett kosystem utfora lastreglering |
| US4660141A (en) * | 1983-12-06 | 1987-04-21 | Tri Sigma Corporation | Self configuring computer network with automatic bus exchange of module identification numbers and processor assigned module numbers |
| JPH0670787B2 (ja) * | 1984-06-29 | 1994-09-07 | 富士通株式会社 | 処理装置間指令転送制御システム |
| GB2169174B (en) * | 1984-11-28 | 1989-06-01 | Canon Kk | Data communication apparatus |
| US4912627A (en) * | 1985-08-14 | 1990-03-27 | Apple Computer, Inc. | Method for storing a second number as a command address of a first peripheral device and a third number as a command address of a second peripheral device |
| US4730251A (en) * | 1985-10-28 | 1988-03-08 | International Business Machines Corporation | Automatic I/O address assignment |
| JPH06103481B2 (ja) * | 1985-11-15 | 1994-12-14 | 株式会社日立製作所 | プログラムロ−デイング方式 |
| US4953072A (en) * | 1987-05-01 | 1990-08-28 | Digital Equipment Corporation | Node for servicing interrupt request messages on a pended bus |
| US4876664A (en) * | 1987-08-26 | 1989-10-24 | Allen-Bradley Company, Inc. | Programmable controller with a dual intermodule message system |
| US4860003A (en) * | 1988-05-27 | 1989-08-22 | Motorola, Inc. | Communication system having a packet structure field |
| US4894826A (en) * | 1989-01-30 | 1990-01-16 | Honeywell, Inc. | Message generating communication apparatus having a message preamble format allowing parts of certain messages to be ignored |
-
1988
- 1988-06-03 JP JP63135725A patent/JPH0731666B2/ja not_active Expired - Lifetime
-
1989
- 1989-06-02 CA CA000601613A patent/CA1317683C/en not_active Expired - Fee Related
- 1989-06-05 US US07/361,559 patent/US5113495A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5113495A (en) | 1992-05-12 |
| JPH01305460A (ja) | 1989-12-08 |
| CA1317683C (en) | 1993-05-11 |
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