JPH0267011A - ＢｎＺＳ回路 - Google Patents
ＢｎＺＳ回路Info
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- JPH0267011A JPH0267011A JP21878088A JP21878088A JPH0267011A JP H0267011 A JPH0267011 A JP H0267011A JP 21878088 A JP21878088 A JP 21878088A JP 21878088 A JP21878088 A JP 21878088A JP H0267011 A JPH0267011 A JP H0267011A
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- 238000001514 detection method Methods 0.000 claims description 12
- 230000005540 biological transmission Effects 0.000 claims description 4
- 238000010586 diagram Methods 0.000 description 17
- 229930091051 Arenine Natural products 0.000 description 2
- 230000007257 malfunction Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 102220012750 rs56023295 Human genes 0.000 description 1
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- Dc Digital Transmission (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
ディジタル伝送路上にて、ｎ個の「０」が連続したこと
を検出した時に、所定の符号パターンを送出するＢｎＺ
Ｓ回路に関し、 Ｄフリップフロップ回路にＮＡＮＤゲート回路を付加し
て、「１」パルス入力の時にはデータ出力をｒｌＪに固
定し、ｒＯＪパルス入力の時には１／２分周回路として
動作するセットトグル回路をＢｎＺＳ回路に追加するこ
とにより、動作限界速度を上げたＢｎＺＳ回路を提供す
ることを目的とし、 入力された信号をクロックパルスにより、順次次段のシ
フト回路へ送るｎ個のシフト回路よりなる信号シフト手
段と、信号シフト手段の内容が、全て「０」になったこ
とを検出する「０」ｎ連検出手段と、「０」ｎ連検出手
段からの出力により起動されて所定の符号パターンを作
成するパターン作成手段と、パターン作成手段で発生し
たパターンを所定の法則に従って「＋」側符号と「」側
符号とに変換する符号振り分け手段と、Ｄフリップフロ
ップ回路にＮＡＮＤゲートを付加して構成したセントト
グル回路とを備え構成する。
を検出した時に、所定の符号パターンを送出するＢｎＺ
Ｓ回路に関し、 Ｄフリップフロップ回路にＮＡＮＤゲート回路を付加し
て、「１」パルス入力の時にはデータ出力をｒｌＪに固
定し、ｒＯＪパルス入力の時には１／２分周回路として
動作するセットトグル回路をＢｎＺＳ回路に追加するこ
とにより、動作限界速度を上げたＢｎＺＳ回路を提供す
ることを目的とし、 入力された信号をクロックパルスにより、順次次段のシ
フト回路へ送るｎ個のシフト回路よりなる信号シフト手
段と、信号シフト手段の内容が、全て「０」になったこ
とを検出する「０」ｎ連検出手段と、「０」ｎ連検出手
段からの出力により起動されて所定の符号パターンを作
成するパターン作成手段と、パターン作成手段で発生し
たパターンを所定の法則に従って「＋」側符号と「」側
符号とに変換する符号振り分け手段と、Ｄフリップフロ
ップ回路にＮＡＮＤゲートを付加して構成したセントト
グル回路とを備え構成する。
本発明は、ディジタル伝送路上にて、ｎ個の「Ｏ」が連
続したことを検出した時に、所定の符号パターンを送出
するＢｎＺＳ回路に関する。
続したことを検出した時に、所定の符号パターンを送出
するＢｎＺＳ回路に関する。
現在、ディジクル中継伝送において、タイミング信号を
受信パルス列から抽出する自己タイミング方式が広く用
いられている。
受信パルス列から抽出する自己タイミング方式が広く用
いられている。
この自己タイミング方式では「０」パルスが連続した時
には、タイミング情報が消失してしまう問題がある。こ
のため、「０」パルスの連続を抑圧する必要があり、「
０」パルスが所定の数連続した時には、これを別に用意
した所定のパターンに置き換えるＢｎＺＳ回路が使われ
ている。
には、タイミング情報が消失してしまう問題がある。こ
のため、「０」パルスの連続を抑圧する必要があり、「
０」パルスが所定の数連続した時には、これを別に用意
した所定のパターンに置き換えるＢｎＺＳ回路が使われ
ている。
かかるＢｎＺＳ回路の動作限界速度は、同一回路で広い
範囲に対応するためにできるだけ高いことが要求される
。
範囲に対応するためにできるだけ高いことが要求される
。
第５図は従来例を説明するブロック図、第６図は従来例
におけるタイムチャートを説明する図を示す。ＢｎＺＳ
回路のｒｎＪは「０」パルスがｒｎＪ個連続することを
意味し、ここではｎ＝８の例を説明する。
におけるタイムチャートを説明する図を示す。ＢｎＺＳ
回路のｒｎＪは「０」パルスがｒｎＪ個連続することを
意味し、ここではｎ＝８の例を説明する。
即ち、Ｂ ８ Ｚ’ Ｓ回路は「０」が８個連続した時
、タイミングパルスが失われないように、前取って定め
であるｒｏｏｏＶＢＯＶＢＪのパターンを送出する回路
である。
、タイミングパルスが失われないように、前取って定め
であるｒｏｏｏＶＢＯＶＢＪのパターンを送出する回路
である。
ここでｒＢＪはバイポーラ則パルスを示し、ｒＶＪはバ
イポーラバイオレーションパルスを示す。
イポーラバイオレーションパルスを示す。
第５図の例は入力信号を次のクロックパルス（以下クロ
ックと称する）により次段に出力するＤフリップフロッ
プ（以下ＤＦＦと称する）回路１１〜１８と、 ｒ３８ Ｚ Ｓの信号に対応して、ＤＦＦ ｌ ２．１
３．１５．１６にＮ ＯＲゲート２０の出力を入力する
ための４個のＯＲゲート６２．６３．６５．６６より構
成される信号シフト部１０ａと、ＤＦＦ回路１１〜１８
の出力が全て「０」になったことを検出するＮＯＲゲー
ト２０と、４個のＤＦＦ回路（３１〜３４）とＯＲゲー
ト３５からなり、所定のｒＯＪ ｒｌＪよりなる符号
パターンを作成するパターン作成部３０と、ＪＫフリソ
プフロンプ回路４１と２個のＡＮＤゲート４２．４３か
らなる符号振り分け部４０とを具備している８ 第６図は従来例のタイムチャートを説明する図であり、
「０」が８個連続した時の動作を説明する。
ックと称する）により次段に出力するＤフリップフロッ
プ（以下ＤＦＦと称する）回路１１〜１８と、 ｒ３８ Ｚ Ｓの信号に対応して、ＤＦＦ ｌ ２．１
３．１５．１６にＮ ＯＲゲート２０の出力を入力する
ための４個のＯＲゲート６２．６３．６５．６６より構
成される信号シフト部１０ａと、ＤＦＦ回路１１〜１８
の出力が全て「０」になったことを検出するＮＯＲゲー
ト２０と、４個のＤＦＦ回路（３１〜３４）とＯＲゲー
ト３５からなり、所定のｒＯＪ ｒｌＪよりなる符号
パターンを作成するパターン作成部３０と、ＪＫフリソ
プフロンプ回路４１と２個のＡＮＤゲート４２．４３か
らなる符号振り分け部４０とを具備している８ 第６図は従来例のタイムチャートを説明する図であり、
「０」が８個連続した時の動作を説明する。
先ず、ＤＦＦＩＩに「０」が入力され、クロックが到来
するとＤＦＦＩＩの出力Ｑｌｌが「０」になる。引き続
き２個目、３個目の「０」が入力されクロックが到来す
ると、ＤＦＦ１２．１３の出力Ｑ１２．１３が「０」に
なる。
するとＤＦＦＩＩの出力Ｑｌｌが「０」になる。引き続
き２個目、３個目の「０」が入力されクロックが到来す
ると、ＤＦＦ１２．１３の出力Ｑ１２．１３が「０」に
なる。
このような動作を繰り返し、「０」が８個入力された時
にＤＦＦＩＩ〜１８の出力は全て「０」になる。
にＤＦＦＩＩ〜１８の出力は全て「０」になる。
この８個のＤＦＦの出力は全てＮＯＲゲート２０に接続
されているので、全てが「０」となった時にＮＯＲゲー
ト２０より「１」を出力する。
されているので、全てが「０」となった時にＮＯＲゲー
ト２０より「１」を出力する。
Ｂ８ＺＳのパターンはｒｏｏｏＶＢＯＶＢＪであるので
、この信号を作成するために、１２．１３．１５．１６
の入力のＯＲゲート６２．６３．６５．６６にＮＯＲゲ
ート２０の出力「１」を入力し、次のクロックでＤＦＦ
１２．１３．１５．１６の出力は「１」となり、順次ク
ロックによりＤＦＦ１８までシフトされる。
、この信号を作成するために、１２．１３．１５．１６
の入力のＯＲゲート６２．６３．６５．６６にＮＯＲゲ
ート２０の出力「１」を入力し、次のクロックでＤＦＦ
１２．１３．１５．１６の出力は「１」となり、順次ク
ロックによりＤＦＦ１８までシフトされる。
パターン作成部３０の中のＤＦＦ３１にもＮ。
Ｒゲート２０の出力が接続されており、クロックにより
ＤＦＦ３１の出力Ｑ３１が「１」になる。
ＤＦＦ３１の出力Ｑ３１が「１」になる。
さらに３回クロックが入力されるとＤＦＦ３４の出力Ｑ
３４は「１」となる。
３４は「１」となる。
ＯＲゲート３５にＤＦＦ３１の出力Ｑ３１と、ＤＦＦ３
４の出力Ｑ３４とＤＦＦ１７の出力Ｑ１７すなわちｒｏ
ｏｏｌｌｏｌｌＪを入力すると、ＯＲゲート３５の出力
はｒｏｏｌｌｌｌｌｌＪとなり、符号振り分け部４０に
送出される。
４の出力Ｑ３４とＤＦＦ１７の出力Ｑ１７すなわちｒｏ
ｏｏｌｌｏｌｌＪを入力すると、ＯＲゲート３５の出力
はｒｏｏｌｌｌｌｌｌＪとなり、符号振り分け部４０に
送出される。
符号振り分け部４０のＪＫフリップフロップ（以下Ｊ
Ｋ Ｆ Ｆと称する）回路４１はＪとＫを接：嵯し同一
人力としてあり、入力が「１」の時のみ信号を反転させ
る。
Ｋ Ｆ Ｆと称する）回路４１はＪとＫを接：嵯し同一
人力としてあり、入力が「１」の時のみ信号を反転させ
る。
このＪＫＦＦ４１の出力Ｑ４１とＤＦＦ １７の出力Ｑ
１７の論理積をＡＮＤゲート４２でとることによりＢ８
ＺＳの「＋」側の出力とし、ＪＫＦＦ４１の出力 回４
１とＤＦＦ １７の出力Ｑ１７の論理積をＡＮＤゲート
４３でとることにより「−」側の出力としている。
１７の論理積をＡＮＤゲート４２でとることによりＢ８
ＺＳの「＋」側の出力とし、ＪＫＦＦ４１の出力 回４
１とＤＦＦ １７の出力Ｑ１７の論理積をＡＮＤゲート
４３でとることにより「−」側の出力としている。
以上のような動作によりＢ８ＺＳのｒｏｏｏｖＢ ＯＶ
ＢＪを送出する。
ＢＪを送出する。
上述の説明はＢｎＺＳでｎ＝８の場合で説明したが、置
換するパターンさえ決めておけばｎは８である必要はな
い。
換するパターンさえ決めておけばｎは８である必要はな
い。
このような従来例における８８２３回路の動作限界速度
は、それぞれの回路の動作時間の和の逆数から定まる量
であり、次式により定まる。
は、それぞれの回路の動作時間の和の逆数から定まる量
であり、次式により定まる。
ＦＦの動作速度 Ｔｔ −７ｎ Ｓゲート２０
の動作速度 Ｔ＊ｚ＝ ４ ｎ Ｓゲート６ｎの動作
速度 Ｔ９６＝ ４ ｎ Ｓセットアツプ時間
Ｔ、ｕ＝ ４ ｎ Ｓ動作限界速度 ｆ ”＝ １ ／ （Ｔｒ ＋ Ｔ（１２＋ ７９６
＋Ｔｓｕ）＝１／ （７＋４＋４＋４）ＸＩＯ−’ζ５
２ｘ１０６ （ｂｐｓ） 〔発明が解決しようとする課題〕 動作限界速度は上述の如き式により定まるものであり、
動作限界速度を大きくするためには回路の各構成要素の
動作速度を速くするか、構成要素を減らすことが必要で
ある。
の動作速度 Ｔ＊ｚ＝ ４ ｎ Ｓゲート６ｎの動作
速度 Ｔ９６＝ ４ ｎ Ｓセットアツプ時間
Ｔ、ｕ＝ ４ ｎ Ｓ動作限界速度 ｆ ”＝ １ ／ （Ｔｒ ＋ Ｔ（１２＋ ７９６
＋Ｔｓｕ）＝１／ （７＋４＋４＋４）ＸＩＯ−’ζ５
２ｘ１０６ （ｂｐｓ） 〔発明が解決しようとする課題〕 動作限界速度は上述の如き式により定まるものであり、
動作限界速度を大きくするためには回路の各構成要素の
動作速度を速くするか、構成要素を減らすことが必要で
ある。
本発明は、ＤＦＦ回路にＮＡＮＤゲート回路を付加して
、「１」パルス入力の時にはデータ出力を「１」に固定
し、「０」パルス入力の時には１／２分周回路として動
作するセントトグル回路をＢｎＺＳ回路に追加すること
により、動作限界速度を上げたＢｎＺＳ回路を提供する
ことを目的とする。
、「１」パルス入力の時にはデータ出力を「１」に固定
し、「０」パルス入力の時には１／２分周回路として動
作するセントトグル回路をＢｎＺＳ回路に追加すること
により、動作限界速度を上げたＢｎＺＳ回路を提供する
ことを目的とする。
５は「０」ｎ連検出手段の動作限界速度を上げるために
付加するセットトグル回路であり、かかる手段を具備す
ることにより本課題を解決するための手段とする。
付加するセットトグル回路であり、かかる手段を具備す
ることにより本課題を解決するための手段とする。
第１図は本発明の詳細な説明するブロック図を示す。
第１図に示す本発明の原理ブロック図中の１は入力され
た信号をクロックにより順次次段のシフト回路へ送るｎ
個のシフト回路よりなる信号シフト手段であり、 ２はｎ個のシフト手段の内容が全て「０」になったこと
を検出するｒＯＪｎ連検出手段であり、３は「０」ｎ連
検出手段の出力により起動されて所定の符号パターンを
作成するパターン作成手段であり、 ４はパターン作成手段３で作成したパターンを所定の法
則に従って「＋」側符号と「−」側符号とに変換する符
号振り分け手段であり、〔作 用〕 入力される信号が「０」が連続している時、まず最初の
入力「０」とクロックで第１番目のシフト回路の出力が
ｒＯＪとなる。続いて２個目の「０」が入力されクロッ
クが到来すると、第１番目のシフト回路の出力は第２番
目のシフト回路にシフトされ、第２番目のシフト回路の
出力は「０」となるとともに、介入力された「０」で第
１番目のシフト回路の出力も「０」となる。
た信号をクロックにより順次次段のシフト回路へ送るｎ
個のシフト回路よりなる信号シフト手段であり、 ２はｎ個のシフト手段の内容が全て「０」になったこと
を検出するｒＯＪｎ連検出手段であり、３は「０」ｎ連
検出手段の出力により起動されて所定の符号パターンを
作成するパターン作成手段であり、 ４はパターン作成手段３で作成したパターンを所定の法
則に従って「＋」側符号と「−」側符号とに変換する符
号振り分け手段であり、〔作 用〕 入力される信号が「０」が連続している時、まず最初の
入力「０」とクロックで第１番目のシフト回路の出力が
ｒＯＪとなる。続いて２個目の「０」が入力されクロッ
クが到来すると、第１番目のシフト回路の出力は第２番
目のシフト回路にシフトされ、第２番目のシフト回路の
出力は「０」となるとともに、介入力された「０」で第
１番目のシフト回路の出力も「０」となる。
引き続き「０」が入力される毎に、シフト回路の「０」
が１個ずつ増えてゆき、ｎ個「０」が入力された時、ｎ
個のシフト回路全ての出力が「０」となる。
が１個ずつ増えてゆき、ｎ個「０」が入力された時、ｎ
個のシフト回路全ての出力が「０」となる。
それぞれのシフト回路の出力は「０」ｎ連検出手段２に
入力されており、すべてのシフト回路の出力が「０」に
なった時に、「１」パルスを出力する。
入力されており、すべてのシフト回路の出力が「０」に
なった時に、「１」パルスを出力する。
パターン作成手段３はこのパルスにより起動され、ｒＯ
Ｊ ｒｌＪよりなる所定のパルス列を作成する。
Ｊ ｒｌＪよりなる所定のパルス列を作成する。
このパルス列を所定の法則に従って「＋」側符号と「＝
」側符号に符号振り分け手段４で変換する。
」側符号に符号振り分け手段４で変換する。
このような動作を行うＢｎＺＳ回路にセントトグル回路
５を付加することにより動作限界速度を上げることが可
能となる。
５を付加することにより動作限界速度を上げることが可
能となる。
以下本発明の要旨を第２図〜第４図に示す実施例により
具体的に説明する。
具体的に説明する。
第２図は本発明の詳細な説明するブロック図、第３図は
セットトグル回路の構成を説明する図、第４図は本発明
の実施例におけるタイムチャートを説明する図をそれぞ
れ示す。尚、全図を通じて同一符号発生同一対象物を示
す。
セットトグル回路の構成を説明する図、第４図は本発明
の実施例におけるタイムチャートを説明する図をそれぞ
れ示す。尚、全図を通じて同一符号発生同一対象物を示
す。
第２図に示す本発明の実施例はＢｎＺＳのｎ＝８の例で
説明する。
説明する。
第１図で説明した信号シフト手段１として、入力信号を
次のクロックにより次段に出力するＤＦＦ回路１１〜１
８とＢ８ＺＳの信号に対応してＤＦＦ１３．１４．１６
．１７にＮＯＲゲート２０の出力を入力するための４個
のＯＲゲート６３．６４．６６．６７により構成される
信号シフト部１０と、 「０」ｎ連検出手段２として、第５図で説明したのと同
一機能を有するＮＯＲゲート２０と、パターン作成手段
３として、第５図で説明したのと同一機能、同一構成を
存するパターン作成部３０と、 符号振り分け手段４として、第５図で説明したのと同一
機能、同一構成を有する符号振り分け部４０と、 「０」ｎ連検出手段２の動作限界速度を上げるために付
加するセットトグル回路５とから構成された例である。
次のクロックにより次段に出力するＤＦＦ回路１１〜１
８とＢ８ＺＳの信号に対応してＤＦＦ１３．１４．１６
．１７にＮＯＲゲート２０の出力を入力するための４個
のＯＲゲート６３．６４．６６．６７により構成される
信号シフト部１０と、 「０」ｎ連検出手段２として、第５図で説明したのと同
一機能を有するＮＯＲゲート２０と、パターン作成手段
３として、第５図で説明したのと同一機能、同一構成を
存するパターン作成部３０と、 符号振り分け手段４として、第５図で説明したのと同一
機能、同一構成を有する符号振り分け部４０と、 「０」ｎ連検出手段２の動作限界速度を上げるために付
加するセットトグル回路５とから構成された例である。
第３図はセラ１−トグル回路の構成を説明する図であり
、ＤＦＦ回路にＮＡＮＤゲートを追加したものである。
、ＤＦＦ回路にＮＡＮＤゲートを追加したものである。
この回路の動作は、「１」の入力時には出力は「１」に
固定され、ｒＯＪの入力時には、１／２分周回路として
動作する。
固定され、ｒＯＪの入力時には、１／２分周回路として
動作する。
第４図は本発明の実施例における動作を説明するタイム
チャートであり、「０」が９個連続した時の動作を説明
する。
チャートであり、「０」が９個連続した時の動作を説明
する。
まず８個の「０」が連続し、ＤＦＦ１１〜１８の出力を
「０」とし、ＮＯＲゲート２０から「１」を発生する動
作は、第６図と全く同様である。
「０」とし、ＮＯＲゲート２０から「１」を発生する動
作は、第６図と全く同様である。
ここで、ＤＦＦ１８の出力 ＥＩＩ１８をセットトグル
回路５に入力する。この時のセットトグル回路５の出力
Ｓ７は入力が「１」の時、出力は「１」に固定、入力が
「０」の時は１／２分周回路として動作する。
回路５に入力する。この時のセットトグル回路５の出力
Ｓ７は入力が「１」の時、出力は「１」に固定、入力が
「０」の時は１／２分周回路として動作する。
セットトグル回路の基本構成は第４図に示す如く、入力
を反転してＮＡＮＤゲートに人力するので、ＤＦＦ １
８の出力 回１８を入力すると、反転させる必要はなく
なる。
を反転してＮＡＮＤゲートに人力するので、ＤＦＦ １
８の出力 回１８を入力すると、反転させる必要はなく
なる。
このセットトグル回路の出力 否、をＮＯＲゲート２０
に入力する。
に入力する。
この意味は、入力信号で「０」が９個連続した場合、先
ず「０」が８個連続したところで、ＮＯＲゲート２０に
「１」が出力され、次に９個目の「０」がきたところで
再び「１」が出力され、８８２３回路の誤動作となって
しまう。
ず「０」が８個連続したところで、ＮＯＲゲート２０に
「１」が出力され、次に９個目の「０」がきたところで
再び「１」が出力され、８８２３回路の誤動作となって
しまう。
このように「０」が８個以上連続しても誤動作を起こさ
ないようにしているものである。
ないようにしているものである。
また、ＮＯＲゲート２０の出力ＮＪはＤ Ｆ Ｉ・”３
１を通って、ＯＲゲート６３．６４．６６．６７に入力
され次のクロックでＤＦＦ１３．１４．１６．１７の出
力を「１」とし、その後は従来例と同じ動作でＱ１７と
Ｑ３１とＱ３４から「００１１１１１１Ｊを作成し、Ｑ
１７とＱ４１からＢ８ＺＳの「＋」側符号を、Ｑ１７と
回４１からＢ８ＺＳの「−」側の符号を作成するもの
である。
１を通って、ＯＲゲート６３．６４．６６．６７に入力
され次のクロックでＤＦＦ１３．１４．１６．１７の出
力を「１」とし、その後は従来例と同じ動作でＱ１７と
Ｑ３１とＱ３４から「００１１１１１１Ｊを作成し、Ｑ
１７とＱ４１からＢ８ＺＳの「＋」側符号を、Ｑ１７と
回４１からＢ８ＺＳの「−」側の符号を作成するもの
である。
この動作の中でＮＯＲゲート２０の出力「１」のＯＲゲ
ート６３．６４．６６．６７への人力はＤＦＦ３１を通
して行うので、次のクロックで入力されることになる。
ート６３．６４．６６．６７への人力はＤＦＦ３１を通
して行うので、次のクロックで入力されることになる。
即ち、従来例の動作ではＦ ＦとＦＦの間にゲート回
路が２個人るが、本発明ではセットトグル回路を付加す
ることにより、ＦＦとＦＦ０間のゲート回路は１個とな
り、従来例で説明した動作速度を計算する式から、Ｔ
ｇ ｂの影響を削除することが可能となり動作限界速度
を高めることが可能となる。
路が２個人るが、本発明ではセットトグル回路を付加す
ることにより、ＦＦとＦＦ０間のゲート回路は１個とな
り、従来例で説明した動作速度を計算する式から、Ｔ
ｇ ｂの影響を削除することが可能となり動作限界速度
を高めることが可能となる。
本発明における動作限界速度は次式により求められる。
ｆ ＝ １ ／ （Ｔｆ ＋’ｌ’、２＋ ＋Ｔｓ
ｕ）＝１／ （７＋４＋４）ＸＩＯ ＃６６Ｘ１０’ （ｂｐＳ） 〔発明の効果〕 以上のような本発明によれば、ＢｎＺＳ回路にセットト
グル回路を付加することにより、動作限界速度を上げた
ＢｎＺＳ回路を提供することができる。
ｕ）＝１／ （７＋４＋４）ＸＩＯ ＃６６Ｘ１０’ （ｂｐＳ） 〔発明の効果〕 以上のような本発明によれば、ＢｎＺＳ回路にセットト
グル回路を付加することにより、動作限界速度を上げた
ＢｎＺＳ回路を提供することができる。
第１図は本発明の詳細な説明するブロック図、第２図は
本発明の詳細な説明するブロック図、第３図はセットト
グル回路の構成を説明する図、第４図は本発明の実施例
におけるタイムチャートを説明する図、 第５図は従来例を説明するブロック図、第６図は従来例
におけるタイムチャートを説明する図 をそれぞれ示す。 図において １は信号シフト手段、 ２は「０」ｎ連検出手段、 ３はパターン作成手段、 ４は符号振り分け手段、 ５はセットトグル回路、 １０．１０ａは信号シフト部、 ２０はＮＯＲゲート、 ３０はパターン作成部、 ４０は符号振り分け部、 １１〜１８．３１〜３４はＤＦＦ、 ６２〜６７はＯＲゲート、 ４１はＪＫＦＦ、 ４２．４３はＡＮＤゲート をそれぞれ示す。 本発明の詳細な説明するブロック図 第１図 ＮＡＮＤゲート Ｄフリップフロップ セントトグル回路の構成を説明する図 第３図
本発明の詳細な説明するブロック図、第３図はセットト
グル回路の構成を説明する図、第４図は本発明の実施例
におけるタイムチャートを説明する図、 第５図は従来例を説明するブロック図、第６図は従来例
におけるタイムチャートを説明する図 をそれぞれ示す。 図において １は信号シフト手段、 ２は「０」ｎ連検出手段、 ３はパターン作成手段、 ４は符号振り分け手段、 ５はセットトグル回路、 １０．１０ａは信号シフト部、 ２０はＮＯＲゲート、 ３０はパターン作成部、 ４０は符号振り分け部、 １１〜１８．３１〜３４はＤＦＦ、 ６２〜６７はＯＲゲート、 ４１はＪＫＦＦ、 ４２．４３はＡＮＤゲート をそれぞれ示す。 本発明の詳細な説明するブロック図 第１図 ＮＡＮＤゲート Ｄフリップフロップ セントトグル回路の構成を説明する図 第３図
Claims (1)
- 【特許請求の範囲】 ディジタル伝送路上にて、ｎ個の「０」が連続したこと
を検出した時に、所定の符号パターンを送出するＢｎＺ
Ｓ回路であって、 入力された信号をクロックパルスにより、順次次段のシ
フト回路へ送るｎ個のシフト回路よりなる信号シフト手
段（１）と、 前記信号シフト手段（１）の内容が、全て「０」になっ
たことを検出する「０」ｎ連検出手段（２）と、 前記「０」ｎ連検出手段（２）からの出力により起動さ
れて所定の符号パターンを作成するパターン作成手段（
３）と、 前記パターン作成手段（３）で作成したパターンを所定
の法則に従って「＋」側符号と「−」側符号とに変換す
る符号振り分け手段（４）と、Ｄフリップフロップ回路
にＮＡＮＤゲートを付加して構成したセットトグル回路
（５）とを備えたことを特徴とするＢｎＺＳ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21878088A JP2712353B2 (ja) | 1988-09-01 | 1988-09-01 | ＢｎＺＳ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21878088A JP2712353B2 (ja) | 1988-09-01 | 1988-09-01 | ＢｎＺＳ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0267011A true JPH0267011A (ja) | 1990-03-07 |
| JP2712353B2 JP2712353B2 (ja) | 1998-02-10 |
Family
ID=16725261
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21878088A Expired - Lifetime JP2712353B2 (ja) | 1988-09-01 | 1988-09-01 | ＢｎＺＳ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2712353B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102351095A (zh) * | 2011-09-05 | 2012-02-15 | 南京时恒电子科技有限公司 | 用于热敏电阻芯片检测分拣的直线送料机构 |
-
1988
- 1988-09-01 JP JP21878088A patent/JP2712353B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102351095A (zh) * | 2011-09-05 | 2012-02-15 | 南京时恒电子科技有限公司 | 用于热敏电阻芯片检测分拣的直线送料机构 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2712353B2 (ja) | 1998-02-10 |
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