JPH05160748A - Digital modulation circuit - Google Patents
Digital modulation circuitInfo
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- JPH05160748A JPH05160748A JP32356191A JP32356191A JPH05160748A JP H05160748 A JPH05160748 A JP H05160748A JP 32356191 A JP32356191 A JP 32356191A JP 32356191 A JP32356191 A JP 32356191A JP H05160748 A JPH05160748 A JP H05160748A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は固定長符号を可変長符号
に変調するディジタル変調回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a digital modulation circuit for modulating a fixed length code into a variable length code.
【０００２】[0002]
【従来の技術】図３は従来の固定長符号を可変長符号に
変調する回路の一例を示した図である（特公昭５５ー２
６４９４号公報）。この回路は直列の固定長符号（図３
ではバイナリ符号）を直列の可変長符号（図３では
（２，７）変調符号）に変調する回路である。入力され
た直列固定長符号データはフリップフロップ１１〜２０
を直列に接続したシフトレジスタに入力されて、そのシ
フトレジスタの各出力をデコードすることで変調してい
る。また、この例で使用している（２，７）変調符号の
場合は、変調後のデータ数が２倍になるために、シフト
レジスタはデータと同期して入力されるクロックの立ち
上がりエッジおよび立ち下がりエッジで動作するように
なっている。なお、図３において、２１〜２３はインバ
ータ、２４〜２６はＯＲ回路、２７〜３４はＡＮＤ回路
である。2. Description of the Related Art FIG. 3 is a diagram showing an example of a conventional circuit for modulating a fixed length code into a variable length code (Japanese Patent Publication No. 55-2).
6494). This circuit consists of a serial fixed length code (see FIG.
Is a circuit that modulates a binary code) into a serial variable-length code ((2,7) modulation code in FIG. 3). The input serial fixed length code data are flip-flops 11 to 20.
Are input to a shift register connected in series, and each output of the shift register is decoded and modulated. In the case of the (2,7) modulation code used in this example, since the number of data after modulation is doubled, the shift register receives the rising edge and the rising edge of the clock input in synchronization with the data. It is designed to work on the falling edge. In FIG. 3, 21 to 23 are inverters, 24 to 26 are OR circuits, and 27 to 34 are AND circuits.
【０００３】[0003]
【発明が解決しようとする課題】しかしながら、上記従
来構成の変調回路では、入力された直列固定長符号デー
タをシフトレジスタにて直接処理を行っているために、
変調回路を入力クロックの２倍のスピードで動作しなけ
ればならない。このような変調回路は、高転送レートの
データの変調を行う場合にＥＣＬ(emitter coupled log
ic) などの高速デバイスが必要となって高度なディジタ
ル回路技術が必要となり、技術的に困難となる場合が多
くなる。However, in the above-mentioned conventional modulation circuit, since the input serial fixed length code data is directly processed by the shift register,
The modulator circuit must operate at twice the speed of the input clock. Such a modulation circuit uses an ECL (emitter coupled log) when modulating data at a high transfer rate.
High-speed devices such as ic) are required, and advanced digital circuit technology is required, which is often technically difficult.
【０００４】本発明は、上記の問題を解決するもので、
高転送レートの可変長符号データの変調をスピードの遅
い回路で行えるディジタル変調回路を提供することを目
的とする。The present invention solves the above problems,
An object of the present invention is to provide a digital modulation circuit capable of modulating variable length code data having a high transfer rate with a circuit having a low speed.
【０００５】[0005]
【課題を解決するための手段】上記問題を解決するため
に本発明のディジタル変調回路は、図１に示すように、
論理回路１に、固定長符号のディジタル並列データ（以
後変調前データと言う）ａをデータ確定パルス（以後入
力パルスと言う）ｂに同期させて入力し、論理回路１に
て、内部で並列データのままで変調し、可変長符号のデ
ィジタル並列データ（以後変調後データと言う）ｃおよ
びその中に含まれている変調された後のビット数（以後
変調ビット数と言う）ｄを出力するものである。In order to solve the above problems, a digital modulation circuit according to the present invention, as shown in FIG.
Fixed-length code digital parallel data (hereinafter referred to as pre-modulation data) a is input to the logic circuit 1 in synchronization with a data determination pulse (hereinafter referred to as input pulse) b, and the logic circuit 1 internally outputs parallel data. Modulating as it is and outputting digital parallel data (hereinafter referred to as "modulated data") c of variable-length code and the number of bits after modulation (hereinafter referred to as "modulation bit number") d contained therein. Is.
【０００６】図１は、本発明のディジタル変調回路の基
本的構成を表すブロック図である。ディジタル変調回路
は、論理回路１とフリップフロップ２とバッファ回路３
とから構成されている。入力された変調前データａは論
理回路１に入力される。論理回路１は、前の入力パルス
ｂで固定長符号を可変長符号に変調する時に、少なくと
も一つの変調のデータ単位がデータ入力の幅の整数倍で
ないために生じる固定長符号のディジタル並列データの
余りを示す固定長符号のディジタル並列余りビット出力
（以後余りビット出力と言う）ｅおよびその中に含まれ
ている余りのビット数を示す出力（以後余りビット数出
力と言う）ｆを、入力パルスｂで動作するフリップフロ
ップ２に出力し、このフリップフロップ２を介して、固
定長符号のディジタル並列余りビット入力（以後余りビ
ット入力と言う）ｇおよびその中に含まれている余りの
ビット数を示す入力（以後余りビット数入力と言う）ｈ
を入力する。すなわち、１パルスで変調する論理回路１
の入力データは、変調回路外部より入力された変調前デ
ータａと前の入力パルスｂに対する余りビット入力ｇお
よび余りビット数入力ｈを合わせたデータであり、論理
回路１の出力は、変調後データｃおよび変調ビット数ｄ
と、余りビット出力ｅおよび余りビット数出力ｆであ
る。FIG. 1 is a block diagram showing the basic configuration of the digital modulation circuit of the present invention. The digital modulation circuit includes a logic circuit 1, a flip-flop 2 and a buffer circuit 3.
It consists of and. The input pre-modulation data a is input to the logic circuit 1. The logic circuit 1 converts the fixed-length code digital parallel data generated when at least one modulation data unit is not an integral multiple of the width of the data input when the fixed-length code is modulated into the variable-length code by the previous input pulse b. A fixed-length code digital parallel remainder bit output indicating a remainder (hereinafter referred to as a remainder bit output) e and an output indicating the number of residual bits included therein (hereinafter referred to as a remainder bit number output) f are input pulses. It is output to the flip-flop 2 operating in b, and the digital parallel remainder bit input (hereinafter referred to as the remainder bit input) g of a fixed length code and the number of remainder bits contained therein are output via this flip-flop 2. Indicated input (hereinafter referred to as the surplus bit number input) h
Enter. That is, the logic circuit 1 that modulates with one pulse
Input data is data obtained by combining the pre-modulation data a input from the outside of the modulation circuit and the remainder bit input g and the remainder bit number input h for the previous input pulse b, and the output of the logic circuit 1 is the post-modulation data. c and the number of modulation bits d
And a surplus bit output e and a surplus bit number output f.
【０００７】バッファ回路３は、前記変調後データｃお
よび変調ビット数ｄを入力して、全てのビットが変調さ
れた後のビットになっている並列データｉを出力する。The buffer circuit 3 inputs the post-modulation data c and the modulation bit number d and outputs the parallel data i which is the bit after all the bits are modulated.
【０００８】[0008]
【作用】上記構成によって固定長符号を可変長符号に変
調する時に、余りビット信号ｅを次の入力パルスｂの固
定長符号入力データの最上位ビット側に付けて一緒に変
調することができ、並列データでの変調ができる。When the fixed length code is modulated into the variable length code by the above configuration, the remainder bit signal e can be attached to the most significant bit side of the fixed length code input data of the next input pulse b and can be modulated together. Modulation with parallel data is possible.
【０００９】[0009]
【実施例】以下、本発明の一実施例について図面を参照
しながら説明する。図２は、本発明の一実施例に係るデ
ィジタル変調回路の構成を示すブロック図である。本実
施例は並列の固定長符号データを並列の可変長符号に変
調するディジタル変調回路である。なお、このディジタ
ル変調回路では、変調前と変調後ではデータ数が２倍に
なるとする。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment of the present invention will be described below with reference to the drawings. FIG. 2 is a block diagram showing the configuration of a digital modulation circuit according to an embodiment of the present invention. The present embodiment is a digital modulation circuit that modulates parallel fixed-length code data into parallel variable-length code. In this digital modulation circuit, the number of data is doubled before and after modulation.
【００１０】図２に示すように、ディジタル変調回路
は、論理回路としてのＲＯＭ１と、フリップフロップ２
と、バッファ回路とから構成され、バッファ回路は、バ
レルシフタ４、イネーブル付きのラッチ５、データセレ
クター６、バレルシフタおよびデータセレクターコント
ロール７からなる。As shown in FIG. 2, the digital modulation circuit includes a ROM 1 as a logic circuit and a flip-flop 2
And a buffer circuit. The buffer circuit comprises a barrel shifter 4, a latch 5 with an enable, a data selector 6, a barrel shifter and a data selector control 7.
【００１１】ここで、論理回路としてのＲＯＭ１は、固
定長符号のディジタル並列データ（変調前データと言
う）ａと、前記変調前データの入力に同期したデータ確
定パルス（入力パルスと言う）ｂと、固定長符号のディ
ジタル並列余りビット入力（余りビット入力と言う）ｇ
と、前記固定長符号のディジタル並列余りビット入力に
含まれている余りのビット数である余りビット数入力
（余りビット数入力と言う）ｈとを入力し、可変長符号
のディジタル並列データ（変調後データと言う）ｃと、
この変調後データｃに含まれている変調された後のビッ
ト数である可変長符号ビット数ｄと、固定長符号を可変
長符号に変調する時に少なくとも一つの変調のデータ単
位がデータ入力の幅（並列ビット数）の整数倍でないた
めに生じる変調前データａの余りを示す固定長符号のデ
ィジタル並列余りビット出力ｅと、前記固定長符号のデ
ィジタル並列余りビット出力に含まれている余りのビッ
ト数を示す余りビット数出力ｆとを出力する。The ROM 1 as a logic circuit has a fixed-length code digital parallel data (referred to as pre-modulation data) a and a data confirmation pulse (referred to as input pulse) b synchronized with the input of the pre-modulation data. , Fixed-length code digital parallel remainder bit input (referred to as remainder bit input) g
And a residual bit number input (referred to as a residual bit number input) h, which is the number of residual bits included in the digital parallel residual bit input of the fixed-length code, are input, and digital parallel data of the variable-length code (modulation) is input. It is called later data) c,
A variable length code bit number d, which is the number of bits after modulation included in the post-modulation data c, and at least one modulation data unit when the fixed length code is modulated into the variable length code is the width of the data input. Fixed-length code digital parallel remainder bit output e indicating the remainder of pre-modulation data a that occurs because it is not an integer multiple of (parallel bit number), and the remainder bits included in the fixed-length code digital parallel remainder bit output A surplus bit number output f indicating the number is output.
【００１２】フリップフロップ２は、入力パルスｂで動
作し、前記論理回路の固定長符号のディジタル並列余り
ビット出力ｅと前記論理回路の固定長符号のディジタル
並列余りビット入力ｇとの間および、余りのビット数出
力ｆと余りビット数入力ｈとの間に接続されている。The flip-flop 2 operates by the input pulse b, and is provided between the fixed-length code digital parallel remainder bit output e of the logic circuit and the fixed-length code digital parallel remainder bit input g of the logic circuit, and the remainder. Is connected between the bit number output f and the remainder bit number input h.
【００１３】また、バレルシフタ４、イネーブル付きの
ラッチ５、データセレクター６、バレルシフタおよびデ
ータセレクターコントロール７からなるバッファ回路
は、変調後データｃと、この変調後データｃに含まれて
いる変調された後のビット数を示す可変長符号ビット数
ｄとを入力とし、全てのビットが変調された後のビット
である可変長符号のディジタル並列データｉを出力す
る。Further, the buffer circuit including the barrel shifter 4, the latch 5 with enable, the data selector 6, the barrel shifter and the data selector control 7 includes the modulated data c and the modulated data contained in the modulated data c. The variable-length code bit number d indicating the number of bits is input and the digital parallel data i of the variable-length code, which is the bit after all bits are modulated, is output.
【００１４】以下、変調動作を説明する。入力された変
調前データａは、ＲＯＭ１によって並列可変長符号デー
タｃに変調される。このとき一般に、固定長符号より可
変長符号への変調の切れ目が、入力された並列固定長符
号データの幅と一致しないため、並列データ単位の変調
はできず、並列固定長符号データの一部のビットが変調
できなくて余る。この余りを入力パルスｂで動作してい
るフリップフロップ２を通してＲＯＭ１の入力の最上位
ビット側にフィードバックして次の入力パルスｂで入力
される変調前データａと一緒に変調する。ディジタル並
列余りビット出力ｅのビット数は一定でないので、その
余りビット数ｆを同時にフィードバックする。The modulation operation will be described below. The input pre-modulation data a is modulated by the ROM 1 into parallel variable-length code data c. At this time, in general, the break of the modulation from the fixed-length code to the variable-length code does not match the width of the input parallel fixed-length code data. I can't modulate the bits of, which is left over. This remainder is fed back to the most significant bit side of the input of the ROM 1 through the flip-flop 2 operating with the input pulse b, and is modulated together with the pre-modulation data a input with the next input pulse b. Since the number of bits of the digital parallel remainder bit output e is not constant, the remainder bit number f is fed back at the same time.
【００１５】また、変調後データｃはその中に含まれる
変調された後のビット数が一定でないので変調された後
の可変長符号ビット数ｄも同時にＲＯＭ１より出力す
る。ＲＯＭ１より出力された変調後データｃは、変調前
データａと余りビット出力ｃとのデータ幅の２倍のデー
タ幅でバレルシフタ４に並列に入力され、前のクロック
での変調後データｃに引き続いてデータが並ぶようにバ
レルシフタ４にてシフトされる。Further, since the number of modulated bits included in the modulated data c is not constant, the modulated variable length code bit number d is also output from the ROM 1 at the same time. The post-modulation data c output from the ROM 1 is input in parallel to the barrel shifter 4 with a data width that is twice the data width of the pre-modulation data a and the remainder bit output c, and continues to the post-modulation data c at the previous clock. Are shifted by the barrel shifter 4 so that the data are aligned.
【００１６】バレルシフタ４の出力ｊは、変調前データ
ａの４倍のデータ幅を持っていて、ビット毎のイネーブ
ル付きのラッチフリップフロップ５に入力される。ビッ
ト毎のイネーブル付きラッチフリップフロップ５には、
ＲＯＭ１より出力された変調後データｃの部分だけをラ
ッチできるようにＲＯＭ１より出力された変調後データ
に対応したビット毎のイネーブル入力ｋが同時に入力さ
れる。The output j of the barrel shifter 4 has a data width four times that of the pre-modulation data a and is input to the latch flip-flop 5 with the enable for each bit. In the latch flip-flop 5 with enable for each bit,
The enable input k for each bit corresponding to the modulated data output from the ROM1 is simultaneously input so that only the portion of the modulated data c output from the ROM1 can be latched.
【００１７】ビット毎のイネーブル付きラッチフリップ
フロップ５は、２つの入力される固定長符号データの幅
の２倍のデータ幅のデータｍ，ｎに分けて出力する。分
けられたデータｍ，ｎはデータセレクター６の２組の入
力に各々接続される。このデータセレクター６は、バレ
ルシフタ４の出力データｈが２つのイネーブル付きラッ
チフリップフロップ５の入力の境界にまたがる、または
境界に合わさってラッチされた時に切り替わる。バレル
シフタ４のシフト量計算およびデータセレクター６のデ
ータ切り替えは、変調ビット数よりバレルシフタおよび
データセレクターコントロール７にて行う。The latch flip-flop 5 with enable for each bit outputs the data m and n having a data width twice the width of the two input fixed length code data. The divided data m and n are respectively connected to two sets of inputs of the data selector 6. The data selector 6 switches when the output data h of the barrel shifter 4 straddles the boundary of the inputs of the two latch flip-flops with enable 5, or is latched at the boundary. The barrel shifter and data selector control 7 calculates the shift amount of the barrel shifter 4 and switches the data of the data selector 6 based on the number of modulation bits.
【００１８】これにより、固定長符号を可変長符号に変
調する時に、余りビット信号ｅを次の入力パルスｂの固
定長符号入力データの最上位ビット側に付けて一緒に変
調することができ、並列データでの変調ができる。As a result, when the fixed length code is modulated to the variable length code, the remainder bit signal e can be attached to the most significant bit side of the fixed length code input data of the next input pulse b and can be modulated together. Modulation with parallel data is possible.
【００１９】[0019]
【発明の効果】以上のように本発明によれば、並列固定
長符号データを並列可変長符号データに変調でき、変調
回路の動作周波数を、従来の直列データを変調していた
場合より低くでき、容易に高転送レートの可変長符号デ
ータへの変調を行える。As described above, according to the present invention, the parallel fixed length code data can be modulated into the parallel variable length code data, and the operating frequency of the modulation circuit can be made lower than that in the case where the conventional serial data is modulated. Therefore, it is possible to easily perform modulation to variable length code data having a high transfer rate.
【図１】本発明のディジタル変調回路の基本的構成を説
明するブロック図である。FIG. 1 is a block diagram illustrating a basic configuration of a digital modulation circuit of the present invention.
【図２】本発明の一実施例に係るディジタル変調回路の
ブロック図である。FIG. 2 is a block diagram of a digital modulation circuit according to an embodiment of the present invention.
【図３】従来の変調回路のブロック図である。FIG. 3 is a block diagram of a conventional modulation circuit.
１ 論理回路 ２ フリップフロップ ３ バッファ回路 ａ 固定長符号のディジタル並列データ ｂ データ確定パルス ｃ 可変長符号のディジタル並列データ ｄ 可変長符号ビット数 ｅ ディジタル並列余りビット出力 ｆ 余りビット数出力 ｇ ディジタル並列余りビット入力 ｈ 余りビット数入力 ｉ 全ビット変調並列データ 1 logic circuit 2 flip-flop 3 buffer circuit a fixed-length code digital parallel data b data confirmation pulse c variable-length code digital parallel data d variable-length code bit number e digital parallel remainder bit output f remainder bit number output g digital parallel remainder Bit input h Remainder bit number input i All bit modulation parallel data
Claims (2)
と、前記固定長符号のディジタル並列データ入力に同期
したデータ確定パルス入力と、可変長符号のディジタル
並列データ出力と、前記可変長符号のディジタル並列デ
ータ出力に含まれている変調された後のビット数を示す
出力と、固定長符号を可変長符号に変調する時に少なく
とも一つの変調のデータ単位が並列ビット数であるデー
タ入力の幅の整数倍でないために生じる固定長符号のデ
ィジタル並列データの余りを示す固定長符号のディジタ
ル並列余りビット出力と、前記固定長符号のディジタル
並列余りビット出力に含まれている余りのビット数を示
す余りビット数出力と、固定長符号のディジタル並列余
りビット入力と、前記固定長符号のディジタル並列余り
ビット入力に含まれている余りのビット数を示す余りビ
ット数入力とを有する論理回路と、前記論理回路の固定
長符号のディジタル並列余りビット出力と前記論理回路
の固定長符号のディジタル並列余りビット入力との間お
よび、前記余りのビット数出力と前記余りビット数入力
の間に接続され、前記データ確定パルス入力で動作する
フリップフロップとを備えたディジタル変調回路。1. A fixed-length code digital parallel data input, a data-determining pulse input synchronized with the fixed-length code digital parallel data input, a variable-length code digital parallel data output, and a variable-length code digital parallel data output. An output that indicates the number of bits after modulation included in the data output, and an integer multiple of the width of the data input where the data unit of at least one modulation is the number of parallel bits when modulating a fixed-length code to a variable-length code. The output of the fixed-length code digital parallel remainder bit indicating the remainder of the fixed-length code digital parallel data, and the number of the remainder bits included in the fixed-length code digital parallel remainder bit output. Included in the output, the digital parallel remainder bit input of the fixed length code, and the digital parallel remainder bit input of the fixed length code. A logic circuit having a remainder bit number input indicating the number of remainder bits, a digital parallel remainder bit output of the fixed length code of the logic circuit and a digital parallel remainder bit input of the fixed length code of the logic circuit, and A digital modulation circuit comprising: a flip-flop that is connected between the output of the number of bits of the remainder and the input of the number of bits of the remainder and operates with the input of the data determination pulse.
前記可変長符号のディジタル並列データに含まれている
変調された後のビット数を示す出力とを入力とし、全て
のビットが変調された後のビットである可変長符号のデ
ィジタル並列データを出力するバッファ回路を備えた請
求項１記載のディジタル変調回路。2. Digital parallel data of variable length code,
An output indicating the number of bits after modulation included in the digital parallel data of the variable length code is input, and digital parallel data of the variable length code, which is the bits after all bits are modulated, is output. The digital modulation circuit according to claim 1, further comprising a buffer circuit.
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3323561A JP3011509B2 (en) | 1991-12-09 | 1991-12-09 | Digital modulation circuit |
| US07/986,966 US5422641A (en) | 1991-12-09 | 1992-12-08 | Digital modulator and demodulator circuit |
| EP92311161A EP0546795B1 (en) | 1991-12-09 | 1992-12-08 | Digital modulator or demodulator circuit |
| DE69217860T DE69217860T2 (en) | 1991-12-09 | 1992-12-08 | Digital modulator or demodulator circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3323561A JP3011509B2 (en) | 1991-12-09 | 1991-12-09 | Digital modulation circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05160748A true JPH05160748A (en) | 1993-06-25 |
| JP3011509B2 JP3011509B2 (en) | 2000-02-21 |
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ID=18156072
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3323561A Expired - Fee Related JP3011509B2 (en) | 1991-12-09 | 1991-12-09 | Digital modulation circuit |
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|---|---|
| JP (1) | JP3011509B2 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100518474B1 (en) * | 1997-05-23 | 2005-12-12 | 소니 가부시끼 가이샤 | Device and method for modulation and transmission medium |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6210928A (en) * | 1985-07-05 | 1987-01-19 | Mitsubishi Electric Corp | Data synthesizing circuit |
-
1991
- 1991-12-09 JP JP3323561A patent/JP3011509B2/en not_active Expired - Fee Related
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Also Published As
| Publication number | Publication date |
|---|---|
| JP3011509B2 (en) | 2000-02-21 |
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