JP2825245B2 - スタックトキャパシタｄｒａｍセル及びその製造方法 - Google Patents

スタックトキャパシタｄｒａｍセル及びその製造方法

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JP2825245B2
JP2825245B2 JP63319667A JP31966788A JP2825245B2 JP 2825245 B2 JP2825245 B2 JP 2825245B2 JP 63319667 A JP63319667 A JP 63319667A JP 31966788 A JP31966788 A JP 31966788A JP 2825245 B2 JP2825245 B2 JP 2825245B2
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Description

【発明の詳細な説明】 本発明はDRAMセルとその製造方法に関し、特に同一面
積で高容量のキャパシタを得ることができるスタックト
キャパシタ（Stacked Capacitor）DRAMセル及びその製
造方法に関するものである。
最近、高集積化のすい勢にあるDRAM技術分野では、各
々のセルから必要なキャパシタの容量をそのまま維持し
ながらそのキャパシタが占有するチップ上の面積を最小
化するための努力が傾注されてきた。
これによって、限定された部分でキャパシタの断面積
を最大化させることができるトレンチキャパシタ形DRAM
セルとスタックキャパシタ形DRAMセルが登場しており、
これらのセルは半導体装置特に、DRAMの高集積化に大き
く寄与している。
このような従来のDRAMセル中で本発明の分野に係るス
タックトキャパシタ形DRAMセルの製造方法を、その垂直
断面図に図示した第１図を参照して説明すると次の通り
である。
この製造方法においては、Ｐ形基板31上にＰ形ウェル
（Well）32を形成し、ここにアクティブ領域を限定して
フィールドオキサイド34を形成した後、不純物を注入し
てｐ＋層を形成する工程と、次に、ゲートポリ35とソー
ス及びドレイン領域を形成してトランジスタを形成した
後、トランジスタのソース領域にコンタクトを作ってス
トリッジポリ41を堆積して上記のストリッジポリ41を限
定蝕刻する工程と、上記ストリッジポリ41を酸化させて
キャパシタ誘電層46を形成した後、プレートポリ48を堆
積し、次にオキサイド49、ポリサイド50、BPSG（ボロン
PSG）51及びメタル52を順次に形成する工程とを経てス
タックトキャパシタ形DRAMセルを製造する。
大略、このような方法から製造されるDRAMセルのキャ
パシタの有効面積はストリッジポリ41の上部及び側面の
面積に依存することとなるが、今までは、スタックトキ
ャパシタの有効面積を増加させるためにセルの面に堆積
される上記ストリッジポリ41の厚みを増加させてきてい
た。
しかしながら、上記のようにストリッジポリの側面の
面積を増加させることにだけで充分なキャパシタの容量
も確保するのには、少なくとも高集積メモリでは困難で
ある。なぜならば、4MDRAMセルの面積は10μm2程度であ
るが、16MDRAMセルの場合その面積は５μm2程度に減少
させるためである。また、セルの前面からストリッジポ
リの厚みを増加させることはセルのトポロジ（topolog
y）の悪化を招来して、ストリッジポリのパターニング
（patterning）ばかりでなくビットライン及びメモリの
パターンの形成をも難しくするので、現在の単層のオキ
サイド又は多層のオキサイド−ナイトライド−オキサイ
ドを誘電物層にする時、上記の従来の方法から4MDRAM以
上の高集積DRAMセルを製造することが困難となる。
その理由は、従来の技術で16MDARMを製造する場合に
１セル当りのキャパシタの電荷蓄積容量が急に減少する
ためである。
本発明はこのような問題点を解決するために案出した
ものであって、トポロジを招くことなく、ストリッジポ
リのパターニングのみならずビットライン及びメモリの
パターン形成を容易にしながら、限定されたキャパシタ
の面積からスタックトキャパシタの有効面積を最大化さ
せることができる、さらにこれによって16MDRAMを製造
することを可能とするスタックトキャパシタDRAMセル
と、その製造方法を提供することを目的としたものであ
る。
本発明に係るスタックトキャパシタDRAMセルは、半導
体基板の活性領域を分離するためのフィールドオキサイ
ドと、分離された活性領域に形成されたポリゲートとソ
ース及びドレイン領域を有するトランジスタと、前記ソ
ース領域上にコンタクトホールを有し、前記トランジス
タとフィールドオキサイド上に堆積されたインタポリ絶
縁層と、前記コントクトホールを通じて前記ソース領域
と接し、前記フィールドオキサイド上部に堆積されたイ
ンタポリ絶縁層の上部に伸長され端部を有する第１部分
と、前記トランジスタのゲート上部に堆積されたインタ
ポリ絶縁層の上部に伸長され端部を有する第２部分を有
し、前記第１部分が前記第２部分より厚いストリッジポ
リ層と、前記ストリッジポリ層と前記ソース領域上の前
記コンタクトホールの側部で接触し、前記ストリッジポ
リ層の端部の下部にてアンダカットされ前記ストリッジ
ポリ層の下部に空間部を形成した前記インタポリ絶縁層
の最上層と、前記ストリッジポリ層の上部及び下部の表
面を取り囲む誘電膜と、前記誘電膜を取り囲み、前記ス
トリッジポリ層の下部の前記空間部を埋めるプレートポ
リ層と、前記プレートポリ層上に形成された第１絶縁層
と、前記ドレイン領域と接し、前記第１絶縁層上に形成
された第１伝導層とから構成されることを特徴とする。
また、本発明に係るスタックトキャパシタDRAMセルの
製造方法は、半導体基板の活性領域を分離するフィール
ドオキサイドを形成し、分離された活性領域にポリゲー
トとソース及びドレイン領域を有するトランジスタを形
成する第１工程と、第１工程後の表面にインタポリ絶縁
層を形成する第２工程と、該インタポリ絶縁層上に第１
次ポリを堆積する第３工程と、該第１次ポリ層がフィー
ルドオキサイド上に残るようにパターニングする第４工
程と、ベリドコンタクトを前記トランジスタのソース領
域上に形成した後、第２次ポリ層を前記ソース領域と接
触させ、前記インタポリ絶縁層とパターンされた第１次
ポリ層に形成する第５工程と、前記第２次ポリの全面に
酸化膜を形成し、セル単位に限定食刻し、前記酸化膜の
側面に酸化膜スペーサを形成する第６工程と、前記酸化
膜及び酸化膜スペーサによるパターンを食刻マスクとし
て用いて前記第１次ポリ層及び前記第２次ポリ層を食刻
してストリッジポリ層を形成した後、前記酸化膜及び酸
化膜スペーサを取り除き、前記インタポリ絶縁層の最上
層を取り除いて前記ストリッジポリ層の端部の下部にア
ンダカットを形成する第７工程と、前記第７工程により
露出されたストリッジポリ層の表面にキャパシタ誘電体
を形成し、前記誘電体を取り囲むプレートポリ層を形成
する第８工程と、前記プレートポリ層上に第１絶縁層を
形成し、前記第１絶縁層上にビットラインを形成する第
９工程とを備えることを特徴とする。
まず、上記製造方法においては、まず、サドルマスク
を、ストリッジポリの上部のカーブを増加させるために
用い、１次ポリを堆積（約3000Å）し、このポリを部分
的にサイドマスクにより削り取り、その後、２次ポリを
堆積（約2000Å）しているため、サドルマスクに沿った
ストリッジポリ上にカーブが深く形成され、キャパシタ
の厚みすなわち有効領域を増加できるとともに、ビット
ラインコンタクト領域でストリッジポリを薄くすること
ができ、トポロジを改善することができる。
さらに、ストリッジポリのパターンを最大化する目的
で、低温酸化膜であるCVDオキサイドを最初にストリッ
ジポリ上に堆積し、このCVDオキサイドをセルの単位に
限定蝕刻してオキサイドスペーサを形成し、このCVDオ
キサイドによるマスクによってストリッジポリを蝕刻す
る工程を実行するため、オキサイドスペーサの大きさに
比例して過不足なく効率のよい確実なストリッジポリ及
びCVDオキサイドの蝕刻を行うことができる。
さらに、CVDオキサイドーナイトライド層をストリッ
ジポリとゲートポリとの間に形成するため、ストリッジ
ポリパターン形成するために用いられるCVDオキサイド
等を蝕刻する際、、ストリッジポリ境界面直下のCVDオ
キサイドを内側の方まで深く蝕刻してアンダカットする
ことができ、このアンダカットされたCVDオキシドと同
等分のストリッジポリ領域をキャパシタの有効領域とし
て利用することができ、キャパシタの有効面積を一層増
加させることができる。
また、本発明に係るスタックトキャパシタDRAMセルに
おいては、サドルマスクを用いた確実な蝕刻により形成
された十分な厚みを有するストリッジポリを有するとと
もに、オキサイドスペーサを用いて確実に蝕刻され互い
に隣接するストリッジポリの間にＵ字状部を有しこのＵ
字状部の底部がストリッジポリの底部に回り込むように
しながらストリッジポリ表面を被覆するキャパシタキャ
パシタ誘導層を有することにより、限定されたキャパシ
タの面積からスダックトキャパシタの有効面積を最大化
させることができる。
以下添付図面によって本発明のDRAMセル及びその製造
方法を説明する。
まず、第５図を用いて本発明に係るDRAMセルの製造方
法を説明する。
ａ）Ｐ形基板１上にＰ形ウェル２とＮ形ウェル３とを形
成する。
ｂ）前記Ｐ形ウェル２上においてフィールド領域となる
部分にＰ形不純物を注入しフィールドオキサイド４を形
成する。これによってＰ＋層のチャンネルストッパ領域
が形成される。
ｃ）上述のようにして形成されたアクティブ領域にゲー
ト酸化膜を形成した後、トランジスタのスレッショルド
電圧を調節するためのイオンを注入し、ポリを堆積させ
た後、ゲートポリオキサイド６を形成し、これを限定蝕
刻してゲートポリ５を形成する。
ｄ）このゲートポリ５の側面にオキサイドスペーサ７を
形成した後、イオンを注入してトランジスタのソースと
ドレイン領域とを形成する。
ｅ）上記工程後、各々1000A程度のCVDオキサイド８、ナ
イトライド９、CVDオキサイド10を順次に形成した後１
次ポリ11を3000A程度に堆積する。
ここで、CVDオキサイド８、ナイトライド９、CVDオキ
サイド10は１次ポリ11とゲートポリ５とインタポリ絶縁
層となり、、この時、上記１次ポリ11は本来ｎ＋でドー
ピングされたポリを堆積するか又は通常のポリを堆積し
た後イオン注入を通ってｎ＋ドーピングさせることがで
きる。
ｆ）第２図に図示したサイドマスク60を用いて、セルと
セルとを分離するフィールドオキサイド４上部の１次ポ
リ11だけを残して蝕刻した後、キャパシタの１つの電極
となる２次８ポリ11′（後述）とトランジスタのソース
とを連結させるためのベリドコンタクト12を限定して形
成する。この時、１次ポリ11を堆積する前にベリドコン
タクト12を先に形成することもできる。
ｇ）上記の工程後、前面に２次ポリ11′を1500Å〜2500
Åの厚みに堆積させ、その上にCVDオキサイド14を1500
Å〜3000Åの厚みで形成する。
ｈ）上記の工程後、ストリッジポリのマスクを用いて上
記1,2次ポリ11,11′の積層構造からなるストリッジポリ
13上のCVDオキサイド14をセルの単位で限定蝕刻した
後、上記CVDオキサイド14の側面にオキサイドスペーサ1
5を形成する。上記のオキサイドスペーサ15は上記CVDオ
キサイド14上に更にCVDオキサイドを形成した後、エッ
チバックを通って形成する。この時、上記オキサイドス
ペーサ15の大きさは２次ポリ11′の蝕刻最小線幅によっ
て決定される。
ｉ）上記ストリッジポリ13上に形成されたCVDオキサイ
ド14とオキサイドスペーサ15によるパターンをマスクと
して露出された部分のストリッジポリ13を蝕刻した後、
上記CVDオキサイドパターンとストリッジポリ13とを連
続に蝕刻することによって露出されるCVDオキサイド10
をアイソロピック蝕刻法を通って除去する。この時、ス
トリッジポリ13の直下層のCVDオキサイド10がその内側
の方にもっと蝕刻されることによって上記ストリッジポ
リ13の境界部分、すなわちゲートポリ５の上部の一側と
フィールドオキサイド４の上部の一側等ではアンダカッ
トが発生される。従ってストリッジポリ13の露出部位が
増加される。
また、フィールドオキサイド４上部の一側に位置され
るストリッジポリ13は、１次ポリ11と２次ポリ11′との
積層構造で形成されるのでその断面積が広く形成され
る。この時、露出された部分のナイトライド９はCVDオ
キサイド11を蝕刻する時、ゲートポリ５上のCVDオキサ
イド８を保護して、次の工程で堆積されるプレートポリ
17とゲートポリ５との端落現象を防止する。
ｊ）上記の工程後、キャパシタ誘電層16を形成し、プレ
ートポリ17を1500Å程度に堆積させた後、これを限定蝕
刻し、前記プレートポリ17の表面を酸化させて1000Å程
度のプレートポリオキサイド18を形成する。
ｋ）上記プレートポリオキサイド18の上に低温酸化法を
用いて表面の平坦化のためのBPSG19を塗布し、マスクを
用いてビットラインコンタクトを形成した後、ポリサイ
ド20を堆積させる。
１）上記の工程後、BPSG21を塗布しメタルライン用コン
タクトを形成した後メタル22を堆積させて上記メタル22
をパターニングする。
このような工程を通って製造されるDRAMセルは、第２
図ないし第４図で図示したごとく、キャパシタ用ストリ
ッジポリ13がフィールドオキサイド４の上部にて厚く形
成されるのでキャパシタの曲面（有効面積）が大きく形
成され、またストリッジポリ13の境界部分の直下にてア
ンダカットが発生されるので、ストリッジポリ13の露出
部位が増加されてキャパシタの有効面積が広く形成され
る構造を持つようになる。
このような構造のキャパシタを持つDRAMセルを一名SE
W（Saddled and Wrapped）スタックトキャパシタセルと
いうが、これはキャパシタの有効面積を増加させるため
積層構造のストリッジポリ13がサドルマスク60によって
形成され、また上記ストリッジポリ13の境界面に形成さ
れるアンダカット部分がキャパシタの誘電体層で包まれ
るからである。
以上に説明したごときスタックトキャパシタDRAMセル
又は上記の工程によって製造されるDRAMセルにおける特
有の効果を説明すると次の通りである。
ストリッジポリのパターンを最大化する目的で、CVD
オキサイドを最初にストリッジポリ上に堆積してセルの
単位に限定蝕刻することによりオキサイドスペーサを形
成し、このCVDオキサイドによるマスクによってストリ
ッジポリを確実に蝕刻する工程を実行することにより、
オキサイドスペーサの大きさに比例してストリッジポリ
間の間隔を狭くとりながらもストリッジポリの面積を大
きくする、すなわちキャパシタの有効面積を増加させる
ことができるものである。
そして、上述のような蝕刻をもとに、セルのキャパキ
タ電極となるストリッジポリをフィールドオキサイド上
部では厚く形成し、ビットラインのコンタクト部位では
薄く形成しているので、キャパシタの有効面積を増加さ
せながらセルのトポロジが改善される効果を同時に達成
することができる。
また、ストリッジポリの境界面の直下のCVDオキサイ
ドが内側の方にもっと蝕刻されてアンダカットが存在す
るので、このアンダカットされたCVDオキサイドと同等
分のストリッジポリ領域をキャパシタの有効領域として
利用することができ、このような点からもキャパシタの
有効面積を一層増加させることができる。
従って、本発明は、トポロジを招くことなく、ストリ
ッジポリのパターニングのみならずビットライン及びメ
モリのパターン形成を容易にしながら、限定された面積
でキャパシタの有効面積を大きく増加させることができ
る。さらにこのような効果により、DRAMセルの面積を縮
小することができ、16MDRAM級の高集積メモリを製造す
ることができる。
【図面の簡単な説明】
第１図は従来のDRAMセルの垂直断面図、 第２図は本発明のDRAMセルおよびサドルマスクを表す平
面レイアウト図、 第３図は第２図のＡ−Ａ′線垂直断面図、 第４図は第２図のＢ−Ｂ′線垂直断面図、 第５図（ａ）乃至第５図（ｌ）は本発明のDRAMセルの製
造方法を説明するための各工程別の垂直断面図である。 １……Ｐ形基板、２……Ｐ形ウェル ４……フィールドオキサイド ５……ゲートポリ ６……ゲートポリオキサイド 7,15……オキサイドスペーサ 8,10,14……CVDオキサイド ９……ナイトライド、11……１次ポリ 11′……２次ポリ、12……ベリトコンタクト 13……ストリッジポリ、16……キャパシタ誘電層 17……プレートポリ 18……プレートポリオキサイド 19,21……BPSG、22……メタル 60……サドルマスク
───────────────────────────────────────────────────── フロントページの続き (72)発明者 タエーユン チャン 大韓民国 キュンキード クヮンユーク ン ドンブーエウ シンヤンーリ 461‐５ (56)参考文献 特開 昭63−62370（ＪＰ，Ａ) 特開 昭61−183952（ＪＰ，Ａ) 特開 昭62−128168（ＪＰ，Ａ) 特開 平１−154549（ＪＰ，Ａ)

Claims (9)

    (57)【特許請求の範囲】
  1. 【請求項１】半導体基板の活性領域を分離するためのフ
    ィールドオキサイドと、 分離された活性領域に形成されたポリゲートとソース及
    びドレイン領域を有するトランジスタと、 前記ソース領域上にコンタクトホールを有し、前記トラ
    ンジスタとフィールドオキサイド上に堆積されたインタ
    ポリ絶縁層と、 前記コンタクトホールを通じて前記ソース領域と接し、
    前記フィールドオキサイド上部に堆積されたインタポリ
    絶縁層の上部に伸長され端部を有する第１部分と、前記
    トランジスタのゲート上部に堆積されたインタポリ絶縁
    層の上部に伸長され端部を有する第２部分を有し、前記
    第１部分が前記第２部分より厚いストリッジポリ層と、 前記ストリッジポリ層と前記ソース領域上の前記コンタ
    クトホールの側部で接触し、前記ストリッジポリ層の端
    部の下部にてアンダカットされ前記ストリッジポリ層の
    下部に空間部を形成した前記インタポリ絶縁層の最上層
    と、 前記ストリッジポリ層の上部及び下部の表面を取り囲む
    誘電膜と、 前記誘電膜を取り囲み、前記ストリッジポリ層の下部の
    前記空間部を埋めるプレートポリ層と、 前記プレートポリ層上に形成された第１絶縁層と、 前記ドレイン領域と接し、前記第１絶縁層上に形成され
    た第１伝導層とから構成されることを特徴とするスタッ
    クトキャパシタDRAMセル。
  2. 【請求項２】前記ストリッジポリ層の第１部分は、１次
    ポリ及び２次ポリの積層構造からなることを特徴とする
    請求項１に記載のスタックトキャパシタDRAMセル。
  3. 【請求項３】前記第１絶縁層は、プレート酸化膜と平坦
    化膜よりなることを特徴とする請求項１に記載のスタッ
    クトキャパシタDRAMセル。
  4. 【請求項４】前記インタポリ絶縁層は、酸化膜、窒化膜
    及び酸化膜で積層された構造であることを特徴とする請
    求項１に記載のスタックトキャパシタDRAMセル。
  5. 【請求項５】半導体基板の活性領域を分離するフィール
    ドオキサイドを形成し、分離された活性領域にポリゲー
    トとソース及びドレイン領域を有するトランジスタを形
    成する第１工程と、 第１工程後の表面にインタポリ絶縁層を形成する第２工
    程と、 該インタポリ絶縁層上に第１次ポリを堆積する第３工程
    と、 該第１次ポリ層がフィールドオキサイド上に残るように
    パターニングする第４工程と、 ベリドコンタクトを前記トランジスタのソース領域上に
    形成した後、第２次ポリ層を前記ソース領域と接触さ
    せ、前記インタポリ絶縁層とパターンされた第１次ポリ
    層に形成する第５工程と、 前記第２次ポリの全面に酸化膜を形成し、セル単位に限
    定食刻し、前記酸化膜の側面に酸化膜スペーサを形成す
    る第６工程と、 前記酸化膜及び酸化膜スペーサによるパターンを食刻マ
    スクとして用いて前記第１次ポリ層及び前記第２次ポリ
    層を食刻してストリッジポリ層を形成した後、前記酸化
    膜及び酸化膜スペーサを取り除き、前記インタポリ絶縁
    層の最上層を取り除いて前記ストリッジポリ層の端部の
    下部にアンダカットを形成する第７工程と、 前記第７工程により露出されたストリッジポリ層の表面
    にキャパシタ誘電体を形成し、前記誘電体を取り囲むプ
    レートポリ層を形成する第８工程と、 前記プレートポリ層上に第１絶縁層を形成し、前記第１
    絶縁層上にビットラインを形成する第９工程と を備えることを特徴とするスタックトキャパシタDRAMセ
    ルの製造方法。
  6. 【請求項６】前記インタポリ絶縁層は、酸化膜、窒化膜
    及び酸化膜を順次形成することで形成することを特徴と
    する請求項５に記載のスタックトキャパシタDRAMセルの
    製造方法。
  7. 【請求項７】酸化膜スペーサの大きさをエッチングで調
    節することによってフィールドオキサイド上で隣接する
    ストリッジポリ層間の食刻最小線幅を決定することを特
    徴とする請求項５に記載のスタックトキャパシタDRAMセ
    ルの製造方法。
  8. 【請求項８】前記ストリッジポリ層の境界部分でアンダ
    カットを形成するようにインタポリ絶縁層を食刻する
    時、アイソトロピック食刻法を用いることを特徴とする
    請求項５に記載のスタックトキャパシタDRAMセルの製造
    方法。
  9. 【請求項９】前記第１次ポリを形成する時、n+でドーピ
    ングされたポリを直接堆積される方法または通常のポリ
    を堆積しイオンを注入してn+でドーピングする方法のう
    ちいずれか一つを用いることを特徴とする請求項５に記
    載のスタックトキャパシタDRAMセルの製造方法。
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