JPH05127984A - 質的に等価な複数のアドレス空間を保持可能な集積回路マイクロプロセツサ - Google Patents

Abstract

(57)【要約】 【目的】 質的に等価な複数のアドレス空間を保持可能
な集積回路マイクロプロセッサを実現すること。 【構成】 データ処理システムＳＹＳＴＥＭは、ＣＰＵ
１と、２個のアドレス空間（アドレスＡ空間２、アドレ
スＢ空間３）を含んでいる。双方のアドレス空間は実質
的に同一である。ＣＰＵ１内蔵のストローブ信号発生回
路１ｃから出力されるストローブＡ信号１ａによりアド
レスＡ空間２がアクセス対象のアドレス空間として確定
する。同様に、ストローブＢ信号１ｂによりアドレスＢ
空間３が確定する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、集積回路マイクロプロ
セッサおよびその応用システムにおいて、質的に等価な
複数のアドレス空間を持つことを可能にするための技術
に関する。

【０００２】

【従来技術】集積回路マイクロプロセッサおよびその応
用システムにおいて、アドレス空間とはアドレス・バス
により番地指定できる最大領域を意味しており、これに
は、メモリ空間およびＩ／Ｏ空間なども含まれる。一般
的に集積回路マイクロプロセッサは単一のアドレス空間
を有している。しかし、種々の要求のために、集積回路
マイクロプロセッサに対して複数のアドレス空間を保持
させる必要がある。そのために、次にような手法が用い
られている。

【０００３】第１の手法はメモリ拡張のためのメモリ・
バンク機構である。これは、過去の古いシステムをその
まま用いる場合にメモリ空間が不足しているのを補うた
めのメモリ拡張手法である。メモリ空間はアドレス線の
本数によってその大きさが規定される。古いシステムで
はアドレス線の本数が少ないため、小さいメモリ空間し
か持つことができない。そこで、Ｉ／Ｏ空間（またはメ
モリ空間）のあるアドレスをバンク・レジスタとして複
数のメモリ空間を指定するために用いて、小さいアドレ
ス空間を複数個保持できるようにしている。この方法は
非常に一般的に用いられており、米国ではＥＭＳ基準に
も採用されている。

【０００４】第２の手法は、インサーキット・エミュレ
ータに見られるターゲット空間との分離機構である。こ
の手法は、システムに使用するメモリ空間（ターゲット
空間）と、インサーキット・エミュレータで使用するメ
モリ空間を分離して持つ方法である。この場合は、シス
テム側がメモリ空間の分離に対応している。インサーキ
ット・エミュレータで使用するメモリ空間はターゲット
空間と同等の大きさまで持つことが可能であるが、一般
には、必要なメモリ量が非常に少ないため、小さいメモ
リ空間で十分である。

【０００５】第３の手法はアクセスの種類に応じてアド
レス空間を切り換えるものである。いわゆる、スーパー
バイザ空間とユーザ空間とを切り換えるものである。こ
の場合は、集積回路マイクロプロセッサからは、アドレ
スとは別の識別信号を出力することによって、外部に対
してアクセスされるアドレス空間を知らせている。

【０００６】

【発明が解決しようとする課題】上記の第１および第２
の手法は、その目的に応じて個別にシステム・レベルで
複数のアドレス空間に対するアクセスに対処しており、
集積回路マイクロプロセッサのアーキテクチャ・レベル
で対処しているものではない。第３の手法においては、
識別信号を出力する機構を備えてはいる。しかし、この
識別信号は複数のアドレス空間のアクセスのために設け
られていると言うよりも、マイクロプロセッサのアクセ
スの種類（質的差）を外部に知らせることを目的として
設けられたと解釈する方が自然である。よって、厳密に
は、集積回路マイクロプロセッサのアーキテクチャ・レ
ベルで複数のアドレス空間のアクセスに対処していると
は言えない。

【０００７】このために、従来の複数のアドレス空間を
アクセスするための手法においては次のような問題点が
ある。

【０００８】 上記の第１および第２の手法における
ようなシステム・レベルでの対応の場合、外付けハード
ウェアおよび複数空間のアクセスや遷移のための手続き
を含めたソフトウェアが複雑となる。また、システムを
変えた場合にソフトウェアの対応が困難である。

【０００９】 上記の第３の手法におけるようにユー
ザ空間とスーパーバイザ空間とを有する場合には、これ
らを識別する識別信号を意識してデコードする必要があ
る。このため、

【００１０】ａ） アドレス空間ごとにデコーダを設計
した場合、アドレス・マップが同一でも各アドレス空間
相互の共通化が難しく、また、

【００１１】ｂ）アドレス空間ごとのモジュール化が難
しく、逆に一般性を持たせようとすると同一空間を複数
に分離するのと何ら変わらなくなってしまう。

【００１２】このような個々の問題だけでなく、本発明
が解決しようとする課題は、各システム個別に発生する
これらのアドレス空間の複数化という要求を単にメモリ
空間の拡大や質的分離というレベルで捉えるのではな
く、より高い視点からその一般化のための手段を極めて
単純な形で集積回路マイクロプロセッサから提供するこ
とにより、複数のアドレス空間の直接的な取扱いを実現
することにある。

【００１３】

【課題を解決するための手段】問題をより単純な形で解
決するために、本発明では、以下の３つの手段を集積回
路マイクロプロセッサから提供するようにしている。

【００１４】 複数のアドレス空間のうちの１つを確
定したことを外部に知らせるための複数のストローブ信
号の提供。

【００１５】 複数のアドレス空間を遷移するための
命令の提供。

【００１６】 外部ハードウェアからのアドレス空間
の切り換えを実現するための要求受付信号の提供。

【００１７】

【実施例】以下に図面を参照して、本発明の実施例を説
明する。

【００１８】図１に、本発明による集積回路マイクロプ
ロセッサをＣＰＵコアとしたデータ処理システムのブロ
ック図を示す。図に示すように、本例のデータ処理シス
テムＳＹＳＴＥＭは、本発明の構成を備えた集積回路マ
イクロプロセッサであるＣＰＵ１と、２個のアドレス空
間（アドレスＡ空間２およびアドレスＢ空間３）を有し
ている。

【００１９】ＣＰＵ１は、アクセスの対象となる複数の
アドレス空間のうちの１つを確定したことを外部に知ら
せるための複数のストローブ信号を発生するストローブ
信号発生回路１ｃを内蔵している。本例では、このスト
ローブ信号発生回路１ｃからは、アドレスＡ空間２とア
ドレスＢ空間３に対して、ストローブＡ信号１ａおよび
ストローブＢ信号１ｂがそれぞれ出力される。

【００２０】アドレスＡ空間２は、アドレス・デコーダ
Ａ２１、バス制御装置Ａ２２、メモリ（Ａ１）２３、お
よび入出力デバイス装置（Ａ２〜Ａｊ）２４から構成さ
れている。アドレスＢ空間３も、アドレス・デコーダＢ
３１、バス制御装置Ｂ３２、メモリ（Ｂ１）３３、およ
び入出力デバイス装置（Ｂ２〜Ｂｊ）３４から構成され
ている。アドレスＡ空間２およびアドレスＢ空間３は質
的に等価であり、これらを構成する各部分の構造は実質
的に同一である。

【００２１】ＣＰＵ１と、これらのアドレスＡ空間２、
アドレスＢ空間３との間は、アドレス・バス４、バス制
御信号線５、およびデータ・バス６とによってそれぞれ
接続されている。

【００２２】次に、アドレスＡ空間２とアドレスＢ空間
３に含まれる各部を述べる。

【００２３】（アドレス・デコーダ ２１／３１）アド
レス・デコーダは、マイクロプロセッサ（ＣＰＵ１）か
ら出力されるアドレス情報を入力として、アドレス空間
上に配置されたメモリ２３、３３や各入出力デバイス装
置２４、３４のどのブロックが選択されようとしている
のかを判断し、他との競合が発生しないように該当する
１ブロックだけを選択決定する。アドレス・デコーダＡ
２１とアドレス・デコーダＢ３１Ｂは、それぞれアドレ
スＡ空間とアドレスＢ空間のアドレス・デコーダであ
る。

【００２４】ここで、特に強調しておきたいのは、これ
らのアドレス・デコーダは、アドレス空間を単一とする
従来の集積回路マイクロプロセッサのシステムに使用さ
れているものと全く変わらないという点である。つま
り、アドレスＡ空間２とアドレスＢ空間３のアドレス・
マップが同一であれば、アドレス・デコーダの内部論理
は全く変わらず、アドレス・デコーダＡ２１とアドレス
・デコーダＢ３１は相互に交換可能となる。

【００２５】したがって、マイクロプロセッサから出力
される（アドレス空間が確定したことを示す）ストロー
ブ信号の有効・無効のみが、アドレス空間の選択状態を
決定する。本例ではＣＰＵ１から出力されるストローブ
Ａ信号１ａ、ストローブＢ信号１ｂによってアドレスＡ
空間２とアドレスＢ空間３が切り換えられる。この事
が、複数のアドレス空間を物理的に追加していく場合の
従来あった複雑さを極めて単純な形で解決している。

【００２６】（バス制御装置 ２２／３２）バス制御装
置は、マイクロプロセッサ（ＣＰＵ１）から出力される
バス情報（リード／ライト，メモリ，Ｉ／Ｏ，バイト，
ワード．．等）やアドレス・デコーダＡ２１、アドレス
・デコーダＢ３１からの選択情報を入力として、アドレ
ス空間２、３上に配置された目的とするメモリ２３、３
３や各入出力デバイス装置２４、３４へのアクセス・タ
イミングに従って、バス・レディ信号（バス・サイクル
の終了を意味する）やアクセスのためのバス・リード／
ライト信号等を生成する。

【００２７】バス制御装置Ａ２２およびバス制御装置Ｂ
３２に関しても、アドレス・デコーダと同様にアドレス
空間を単一とする従来の集積回路マイクロプロセッサの
システムに使用されているものと全く変わらないという
点を強調しておきたい。ストローブ信号を増やす事で、
アドレス空間の追加が極めて単純に，しかも従来のシス
テムのハードウェア資産を無駄にすることなく容易に実
現が可能である。

【００２８】（メモリ／入出力デバイス装置 ２３，２
４／３３，３４）メモリ／入出力デバイス装置は、プロ
グラムやデータの格納、外部二次記憶装置やキー入力装
置、表示装置とのインタフェースを実現するためのもの
である。これらは、従来の集積回路マイクロプロセッサ
のシステムに使用されているものと同一のものでよい。

【００２９】次に、図２を参照して従来技術によるアド
レス空間増設例を示す。図２において、図１と対応する
部位には同一の符号を付してある。

【００３０】従来技術によると、アドレス空間を増設す
るためには、外付回路が必要になってくる。図２に示す
ように、例えば、ＣＰＵ制御切換装置７１、アドレス空
間制御装置７２、データ・バス・バッファＡ７３および
データ・バス・バッファＢ７４などの網かけで示したブ
ロック部分が必要になってくる。このように図１に比ベ
て多くの回路を必要とするため、論理ゲート遅延の問題
が起こってくる。とくに、高周波数になってくると論理
ゲート遅延による信号の遅延はアドレス空間の増設を困
難とするものとなる。

【００３１】しかし、本発明による図１のアドレス空間
の増設方法によれば、従来技術で起こってくる上記の問
題は発生しないので、論理ゲート遅延の問題を解消する
ことができる。

【００３２】

【発明の効果】以上説明したように、本発明では、複数
のアドレス空間を切り換えるための複数のストローブ信
号を集積回路マイクロプロセッサの側から出力可能な構
成を採用している。したがって、外付け回路を必要とす
ることなくアドレス空間を増設することができる。この
結果、本発明によれば、実質的に同一のアドレス空間を
複数備えた集積回路マイクロプロセッサを実現すること
ができる。

【００３３】このように本発明によれば、実質的に同一
のアドレス空間を有することができるので、従来技術で
は複雑な外部ハードウェア装置を必要とした空間の分離
を極めて単純化でき、従来の既存システム上に新規シス
テムを構築して短期間でシステム・デバッグを完了させ
る事ができる。

【００３４】また、従来、複雑とされてきた仮想空間を
実現するオペレーティング・システムの新規開発等も、
物理的に別の空間からのシステム・デバッグが容易に実
現できる道を開いた事から、従来の複雑さをかなりのレ
ベルまで低減する事に貢献できる。

【００３５】さらに、近年のマイクロプロセッサの高速
化に伴い、従来技術の外付回路によるアドレス空間の分
離が困難になってきている。しかし、本発明によればこ
れらの外付回路を不要とするため、信号の論理ゲート遅
延の問題を解決することができる。特に、インサーキッ
ト・エミュレータ実現上の要点となるトランス・ペアレ
ントな信号特性をかなりの程度まで実チップ（ＣＰＵ）
の特性に近づけることができる。

【図面の簡単な説明】

【図１】本発明の一実施例であるデータ処理システムを
示す概略ブロック図である。

【図２】従来の方法によるアドレス空間を増設した場合
の回路構成を示す概略ブロック図である。

【符号の説明】

ＳＹＳＴＥＭ・・・データ処理システム １・・・ＣＰＵ １ａ、１ｂ・・・ストローブ信号 １ｃ・・・ストローブ信号発生回路 ２・・・アドレス空間Ａ ３・・・アドレス空間Ｂ ４・・・アドレス・バス ５・・・バス制御信号線 ６・・・データ・バス ２１・・・アドレス・デコーダＡ ２２・・・バス制御装置Ａ ２３・・・メモリ ２４・・・入出力デバイス装置 ３１・・・アドレス・デコーダＢ ３２・・・バス制御装置Ｂ ３３・・・メモリ ３４・・・入出力デバイス装置

Claims (2)

【特許請求の範囲】
1. 【請求項１】 アドレス空間の切り換えを実現するため
   の要求信号を受け付ける要求受付手段と、受け付けた前
   記要求信号に応じて複数のアドレス空間を遷移するため
   の遷移命令を発生する遷移命令発生手段と、発生した前
   記遷移命令に応じて複数のアドレス空間のうちの一つが
   確定したことを外部に知らせるための複数のストローブ
   信号を発生するストローブ信号発生手段とを有すること
   を特徴とする質的に等価な複数のアドレス空間を保持可
   能な集積回路マイクロプロセッサ。
2. 【請求項２】 請求項１において、質的に等価な複数の
   アドレス空間を備えていることを特徴とするデータ処理
   システム。