JP3031581B2 - ランダムアクセスメモリおよび情報処理装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、集積回路として構成さ
れたランダムアクセスメモリに係り、特に連続したアド
レスでの全ビットが同時にプリセット／リセット可とさ
れたランダムアクセスメモリ、更に、それに加え、任意
アドレスでの任意ビットが高速にプリセット／リセット
可とされたランダムアクセスメモリ、更にはまた、これ
らランダムアクセスメモリを主記憶メモリ、あるいはバ
ッファメモリとして具備してなる情報処理装置に関する
ものである。

【０００２】

【従来の技術】これまで、ランダムアクセスメモリ一般
については、「ＬＳＩによる論理設計」（奥川峻史著、
１９８７年、共立出版発行）の１４０〜１４４ページに
記載されているように、ランダムアクセスメモリに対し
ては、書込／読出モードを書込イネーブル信号によって
指定した上、アクセスアドレスを入力せしめることによ
って、そのアクセスアドレスにデータを書き込んだり、
そのアクセスアドレスからデータが読み出されるように
なっている。

【０００３】

【発明が解決しようとする課題】ところで、情報処理装
置一般においては各種の処理が行われているが、ランダ
ムアクセスメモリを計算機の主メモリとして使用する場
合、処理の種別如何によっては、任意の連続アドレス空
間に亘ってその空間内での全アドレスでのデータをプリ
セット／リセットしたり、あるいは特定のアドレスでの
特定ビットデータをプリセット／リセットする処理が頻
繁に行われるものとなっている。このような処理が頻繁
に行われるものとしては、例えば画像処理が挙げられる
が、そのような処理は可及的迅速に行われることが処理
能力の性能上、望ましいものとなっている。しかしなが
ら、これまでのランダムアクセスメモリ一般では、アド
レス各々でのデータ、あるいは特定ビットデータの更新
は通常、プログラム処理によってアドレス単位に行われ
ているだけとなっている。即ち、あるアドレスでのデー
タをプリセット／リセットするには、書込データとして
のオール“１”／“０”をそのアドレスに書込むことに
よって、初めてアドレスでのデータの更新が行われてい
るものである。したがって、任意の連続アドレス空間内
での全データをプリセット／リセットする必要がある場
合には、これまでにあっては、書込アドレスを更新しつ
つ、書込アドレスに書込アクセスを行う必要があったも
のである。書込アドレスの数が少ない場合は特に問題は
生じないが、アドレスの数が多い程に、書込処理に要さ
れる時間は長くなるというものである。例えばメモリア
ドレス空間として、アドレス０〜１０２３のランダムア
クセスメモリを想定し、その全アドレスでのデータをリ
セットする場合には、１アドレス当りの書込サイクルが
５００ｎｓとして、５１２μｓ（＝１０２４×５００ｎ
ｓ）もの時間が要されるというものである。これがため
に、リアルタイム性処理が要求される場合には、それに
対処し得ないでいるのが実情である。

【０００４】本発明の第１の目的は、任意連続アドレス
空間での全データをオール“１”／“０”に更新するに
際して、その更新が通常の書込処理によることなく速や
かに行われるを可としたランダムアクセスメモリを供す
るにある。本発明の第２の目的は、外部からの切替要求
に応じて、任意アドレスでの特定ビットデータの更新を
も可として、任意連続アドレス空間での全データのオー
ル“１”／“０”への更新が通常の書込処理によること
なく速やかに行われるを可としたランダムアクセスメモ
リを供するにある。本発明の第３の目的は、少なくと
も、任意連続アドレス空間での全データのオール“１”
／“０”への更新が通常の書込処理によることなく速や
かに行われるを可とした情報処理装置を供するにある。

【０００５】

【課題を解決するための手段】上記第１の目的は、集積
回路化構成のランダムアクセスメモリに、メモリセル各
々はプリセット可、リセット可として、外部からのプリ
セット／リセットされるべき開始アドレスおよび終了ア
ドレスにもとづき、該開始アドレスから該終了アドレス
までの全メモリセルに対し、プリセット／リセット信号
を同時に発生する制御回路を内蔵せしめることで達成さ
れる。また、上記第２の目的は、集積回路化構成のラン
ダムアクセスメモリに、メモリセル各々はプリセット
可、リセット可として、外部からのプリセット／リセッ
トされるべき任意アドレスでのビットアドレスにもとづ
き、該任意アドレスでのビットアドレス対応のメモリセ
ルに対し、プリセット／リセット信号を発生する第１の
制御回路と、外部からのプリセット／リセットされるべ
き開始アドレスおよび終了アドレスにもとづき、該開始
アドレスから該終了アドレスまでの全メモリセルに対
し、プリセット／リセット信号を同時に発生する第２の
制御回路とを内蔵せしめた上、上記第１の制御回路、第
２の制御回路の何れかを外部からの切替モード信号に応
じて選択的に動作せしめることで達成される。更に、上
記第３の目的は、集積回路化構成のランダムアクセスメ
モリに、少なくとも、外部からのプリセット／リセット
されるべき開始アドレスおよび終了アドレスにもとづ
き、該開始アドレスから該終了アドレスまでの全メモリ
セルに対し、プリセット／リセット信号を同時に発生す
る制御回路を内蔵せしめた上、これを主記憶メモリ、あ
るいはバッファメモリとして具備せしめることで達成さ
れる。

【０００６】

【作用】要は、集積回路化構成のランダムアクセスメモ
リに、メモリセル各々を所望にプリセット／リセットす
るための制御回路を内蔵せしめるべく構成したものであ
る。即ち、外部からプリセット／リセットされるべき任
意アドレスでのビットアドレスが指定された場合には、
その任意アドレスでのビットアドレス対応のメモリセル
に対し制御回路からはプリセット／リセット信号が発生
されることによって、任意アドレスでのビットアドレス
対応のメモリセルは所望にプリセット／リセットされる
ものである。また、外部からプリセット／リセットされ
るべき開始アドレスおよび終了アドレスにもとづき、そ
の開始アドレスから終了アドレスまでの全メモリセルに
対し、制御回路からプリセット／リセット信号を同時に
発生せしめる場合は、それらメモリセルは所望にプリセ
ット／リセットされ得るものである。更に、前者を第１
の制御回路、後者を第２の制御回路として、これらをと
もに内蔵せしめた上、何れかを外部からの指定によって
選択的に動作せしめる場合には、必要に応じて何れかの
態様でメモリセルをプリセット／リセットし得るもので
ある。

【０００７】ところで、ランダムアクセスメモリに第１
の制御回路、第２の制御回路がともに内蔵せしめられる
場合、これら制御回路は具体的にはマイクロプロセッサ
として構成されるのが望ましいものとなっている。何れ
にしても、それら制御回路ののうち、少なくとも何れか
が内蔵せしめられたランダムアクセスメモリが情報処理
装置に主メモリ、あるいはバッファメモリとして具備せ
しめられる場合には、情報処理装置では特殊な処理を行
うに際し、処理効率の向上が可能とされているものであ
る。

【０００８】

【実施例】以下、本発明を各種の実施例にもとづき、図
１から図１０により説明する。 実施例：その１ 図１は連続した複数のアドレス各々での全メモリセルが
同時にプリセット／リセット可とされた一例でのランダ
ムアクセスメモリの構成を示したものである。本例では
メモリアドレス空間がアドレス０〜３、１アドレスに１
メモリセルが割付された場合、即ち、アドレス数が４、
１アドレス分のデータ幅が１ビットの場合が想定された
ものとなっている。メモリセルとしてのフリップフロッ
プ（以下、ＦＦと称す）１１〜１４各々はアドレス０〜
３対応に設けられたものであるが、図示のように、ＦＦ
１１〜１４各々に対しては外部からの１ビットデータ入
力１が書込可とされている他、制御ブロック１０からの
ＦＦ１１〜１４対応のプリセット／リセット信号Ｓ×／
Ｒ×（×＝０〜３）が入力されるものとなっている。通
常時にあっては、ＦＦ１１〜１４各々には選択的に外部
からの１ビットデータ入力１が書込可とされ、しかもＦ
Ｆ１１〜１４各々に書込された１ビットデータは外部か
らの読出アドレス９によって外部に読み出されるように
なっているものであるが、非通常時にあっては、ＦＦ１
１〜１４各々は制御ブロック１０からのプリセット／リ
セット信号Ｓ×／Ｒ×によって強制的にプリセット／リ
セットされているものである。

【０００９】先ず通常時での書込／読出動作について説
明すれば以下のようである。即ち、通常時での書込は外
部からのデータ入力１がＦＦ１１〜１４各々に共通に入
力せしめられた状態で、外部からの書込アドレス３はア
ドレスデコーダ２でデコードされることによって行われ
るものとなっている。通常の書込では、外部からのライ
トイネーブル信号４によってアドレスデコーダ２でのデ
コード動作は許容されているが、アドレスデコーダ２か
らのデコード出力はクロックとしてＦＦ１１〜１４の何
れかに選択的に与えられることによって、書込アドレス
３対応のＦＦに書込されるものである。一方、読出にお
いては、外部からの読出アドレス９は選択出力制御信号
としてセレクタ１５に与えられることによって、ＦＦ１
１〜１４各々からのＱ出力が入力せしめられているセレ
クタ１５からは、読出アドレス９対応のＦＦのＱ出力が
データ出力として外部に出力されるようになっているも
のである。

【００１０】一方、連続したアドレスでのデータがプリ
セット／リセットされる場合には、制御ブロック１０に
よってＦＦ１１〜１４は所望にプリセット／リセットさ
れるものとなっている。図示のように、制御ブロック１
０には外部からＳＡ（開始アドレス）５、ＳＴＡ（終了
アドレス）６、リセットモード信号７、（プリ）セット
モード信号８およびＥＮ（動作イネーブル信号）１６が
入力せしめられているが、動作イネーブル信号１６が動
作を許容している場合のみ、制御ブロック１０からはＳ
Ａ（開始アドレス）５、ＳＴＡ（終了アドレス）６、リ
セットモード信号７およびセットモード信号８にもとづ
き、所定にプリセット／リセット信号Ｓ×／Ｒ×が発生
されるものとなっている。図２はその制御ブロック１０
の一例での具体的構成を示したものである。図示のよう
に、外部からのＳＡ（ＳＡ₁ＳＡ₀）５およびＳＴＡ（Ｓ
ＴＡ₁ＳＴＡ₀）６はデコーダ１０ー１によってデコード
されることによって、プリセット／リセットされるべき
アドレス範囲が識別されるようになっている。通常はＳ
Ａ＜ＳＴＡとして、ＳＡ，ＳＴＡが外部から指定される
が、本例ではアドレス３とアドレス０は連続しているも
のとして、しかもＳＡ≧ＳＴＡの場合も許容されるよう
になっている。即ち、ＳＡ＝ＳＴＡの場合には、開始ア
ドレス１アドレス分のみに対しプリセット／リセット制
御が行われるものである。また、ＳＴＡ＜ＳＡの場合、
例えばＳＡ＝アドレス２、ＳＴＡ＝アドレス０の場合に
は、アドレス２，３，０の３アドレス分に対しプリセッ
ト／リセット制御が行われるようになっているものであ
る。図示のように、動作イネーブル信号１６が動作を許
容している場合のみ、デコータ１０ー１ではＳＡとＳＴ
Ａの全ての組合せが識別された上、その旨のデコード出
力が出力されているが、それらデコード出力はアドレス
０〜３対応に設けられた多入力オアゲート１０ー６〜１
０ー９でエンコードされることによって、対としてのア
ンドゲート１０ー１０，１０ー１１、１０ー１２１０，
１０ー１３、１０ー１４，１０ー１５、１０ー１６，１
０ー１７の１対以上が活性化状態におかれるものとなっ
ている。一方、リセットモード信号７およびセットモー
ド信号８はこれら同時入力がインバータ１０ー２，１０
ー３およびアンドゲート１０ー４，１０ー５で相互にイ
ンヒビットされた上、上記対としてのアンドゲートのう
ち、何れか一方のみが活性化状態におかれるようになっ
ている。結局なところ、多入力オアゲート１０ー６〜１
０ー９およびアンドゲート１０ー４，１０ー５によって
最終的に活性化されているアンドゲートにより、ＳＡお
よびＳＴＡによって規定されるアドレス範囲での全ＦＦ
がプリセット／リセットされるようになっているもので
ある。例えばＳＡ＝アドレス２、ＳＴＡ＝アドレス０と
して、外部からプリセット動作が指定されている場合に
は、アンドゲート１０ー１４，１０ー１６，１０ー１０
が同時に活性化され、アンドゲート１０ー１４，１０ー
１６，１０ー１０各々からはプリセット信号Ｓ２，Ｓ
３，Ｓ０が発生されることで、ＦＦ１２，１４，１１は
同時にプリセットされ得るものである。なお、本例では
１アドレスでのメモリセルは１個とされているが、２個
以上の場合にも適用可となっている。制御ブロック１０
からのプリセット／リセット信号Ｓ×／Ｒ×をそれらメ
モリセルに共通に与えればよいものである。

【００１１】実施例：その２ 図３はまた、アドレス数が２、１アドレスが２ビットよ
りなる場合に、外部から任意に指定されたアドレスでの
全メモリセルがプリセット／リセット可とされた一例で
のランダムアクセスメモリの構成を示したものである。
既述の実施例：その１ではＳＡ＝ＳＴＡが許容されてい
ることから、実施例：その１でのランダムアクセスメモ
リの構成がより一般的なものとなっているが、特に１ア
ドレス単位にのみプリセット／リセット可とする場合で
の構成を敢えて示したものである。これによる場合、通
常時での書込は外部からの２ビットデータ入力１のう
ち、下位１ビットはＦＦ１１ー１，１２ー１各々に、ま
た、上位１ビットはＦＦ１１ー２，１２ー２各々に共通
に入力せしめられた状態で、外部からの書込アドレス３
はアドレスデコーダ２でデコードされることによって行
われるものとなっている。通常の書込では、外部からの
ライトイネーブル信号４によってアドレスデコーダ２で
のデコード動作は許容されているが、アドレスデコーダ
２からのデコード出力はクロックとしてＦＦ１１ー１，
１１ー２か、またはＦＦ１２ー１，１２ー２に選択的に
与えられることによって、書込アドレス３対応の２個の
ＦＦにデータ入力が同時に書込されるものである。一
方、読出においては、外部からの読出アドレス９は選択
出力制御信号としてセレクタ１５ー１，１５ー２に与え
られることによって、ＦＦ１１ー１，１１ー２，１２ー
１，１２ー２各々からのＱ出力が入力せしめられている
セレクタ１５ー１，１５ー２各々からは、読出アドレス
９対応のデータ出力が外部に出力されるようになってい
るものである。

【００１２】一方、外部からの任意アドレスでのデータ
がプリセット／リセットされる場合には、制御ブロック
１７によってＦＦ１１ー１，１１ー２、１２ー１，１２
ー２は所望にプリセット／リセットされるものとなって
いる。図示のように、制御ブロック１７には外部からプ
リセット／リセット対象としてのアドレス１８、セット
／リセットモード信号１９およびＥＮ（動作イネーブル
信号）１６が入力せしめられているが、動作イネーブル
信号１６が動作を許容している場合のみ、制御ブロック
１７からはアドレス１８およびセット／リセットモード
信号１９にもとづき、所定にプリセット／リセット信号
Ｓ００〜Ｓ１１，Ｒ００〜Ｓ１１が発生されるものとな
っている。図４はその制御ブロック１７の一例での具体
的構成を示したものである。図示のように、アドレス１
８はデコーダ１７ー１，１７ー２各々にてデコード可さ
れているが、デコードの可否は動作イネーブル信号１６
およびセット／リセットモード信号１９によるものとな
っている。アドレス１８とともに入力される動作イネー
ブル信号１６によってデコーダ１７ー１，１７ー２はと
もにデコード動作が許容されようとするが、その際での
デコード動作はまた、セット／リセットモード信号１９
によっても制御されているものである。結局、セット／
リセットモード信号１９がリセットモードにある場合に
は、デコーダ１７ー１でのデコード動作が許容され、そ
れがセットモードにある場合は、デコーダ１７ー２での
デコード動作が許容されているものである。この結果と
して、例えばアドレス１でのデータがプリセットされる
べきことが指定されている場合には、デコーダ１７ー２
からはプリセット信号Ｓ１０，Ｓ１１が発生された上、
ＦＦ１２ー１，１２ー２がともにプリセットされるもの
である。

【００１３】実施例：その３ 図５はアドレス数が２、１アドレスが２ビットよりなる
場合に、外部から任意に指定されたアドレスでの任意メ
モリセルがプリセット／リセット可とされた一例でのラ
ンダムアクセスメモリの構成を示したものである。これ
による場合、通常時での書込／読出動作は実施例：その
２でのものに同様であるので、これ以上の説明は特に要
しない。ここで、外部から任意に指定されたアドレスで
の任意メモリセルが制御ブロック２０によってプリセッ
ト／リセットされる場合での動作について説明すれば、
制御ブロック２０からは外部からの書込アドレス３、ビ
ットアドレス２１、セット／リセットモード信号２２お
よび動作イネーブル信号１６にもとづき、書込アドレス
３でのビットアドレス２１対応のメモリセルに対して
は、プリセット／リセット信号が発生されるものとなっ
ている。図６はその制御ブロック２０の一例での具体的
な構成を示したものである。これによる場合、ビットア
ドレス１８はデコーダ２０ー１，２０ー２各々にてデコ
ード可されているが、デコードの可否は動作イネーブル
信号１６およびセット／リセットモード信号２２による
ものとなっている。ビットアドレス２１とともに入力さ
れる動作イネーブル信号１６によってデコーダ２０ー
１，２０ー２はともにデコード動作が許容されようとす
るが、その際でのデコード動作はまた、セット／リセッ
トモード信号２２によっても制御されているものであ
る。結局、セット／リセットモード信号２２がリセット
モードにある場合には、デコーダ２０ー１でのデコード
動作が許容され、それがセットモードにある場合は、デ
コーダ２０ー２でのデコード動作が許容されているもの
である。デコーダ２０ー１，２０ー２からのデコード出
力Ｒ０，Ｒ１，Ｓ０，Ｓ１各々は、更に、書込アドレス
３を振分け制御信号としてデマルチプレクサ２０ー３〜
２０ー６から振分けされるものとなっている。この結果
として、例えばアドレス１でのビットアドレス１がプリ
セットされるべきことが指定されている場合には、デコ
ーダ２０ー２からはビットアドレス１対応のプリセット
信号Ｓ１が発生されるが、このプリセット信号Ｓ１は更
に書込アドレス３によってデマルチプレクサ２０ー６か
らプリセット信号Ｓ１１として得られることから、ＦＦ
１２ー２がプリセットされるところとなるものである。 実施例：その４ 図７はアドレス数が２、１アドレスが２ビットよりなる
場合に、連続した複数のアドレス各々での全メモリセル
が同時にプリセット／リセットされる場合、外部から任
意に指定されたアドレスでの任意メモリセルがプリセッ
ト／リセットされる場合の何れかが選択可とされた一例
でのランダムアクセスメモリの構成を示したものであ
る。通常時での書込／読出動作については既述の説明よ
りして容易に理解されるところであるから、特にこれ以
上の説明は要しない。ここで、本例での制御ブロック２
３について説明すれば、制御ブロック２３は既述の制御
ブロック１０，２３にほぼ同様な機能を有したものとし
て構成されたものとなっている。図８には制御ブロック
２３の概要構成が示されているが、これからも判るよう
に、制御ブロック２３ー１は既述の制御ブロック２０と
して、また、制御ブロック２３ー２は既述の制御ブロッ
ク１０に類似したものとして構成された上、制御ブロッ
ク２３ー１，２３ー２各々からの出力はその何れかが、
外部からの切替モード信号２４による制御下に、セレク
タ２３ー３より選択出力されるものとなっている。

【００１４】実施例：その５ 図９は実施例：その４での制御ブロックの殆どの部分を
マイクロプロセッサに置換した場合での構成を示したも
のである。図示のように、本例での制御ブロック２５に
は外部からのアドレスバス２６、双方向性データバス２
７および制御バス２８各々を介し必要な情報が採り込ま
れた上、所定にアドレス演算が行われることによって、
ＦＦ１１ー１，１１ー２、１２ー１，１２ー２各々に対
するプリセット／リセット信号が発生されるものとなっ
ている。図１０はその制御ブロック２５の概要構成を示
したものである。図示のように、制御ブロック２５はマ
イクロプロセッサ２５ー１を主体として構成され、マイ
クロプロセッサ２５ー１からの３ビットアドレス演算結
果はデータバス２７上に設けられているデコーダ２５ー
２によってデコードされることによって、ＦＦ１１ー
１，１１ー２、１２ー１，１２ー２各々に対するプリセ
ット／リセット信号が発生されるようになっている。

【００１５】以上、本発明による集積回路化構成のラン
ダムアクセスメモリについて説明したが、これを特殊処
理を行う情報処理装置に主メモリ、あるいはバッファメ
モリとして具備せしめる場合には、その特殊処理が効率
的に行われ、処理性能の向上が図られるものである。

【００１６】

【発明の効果】以上、説明したように、請求項１による
場合は、任意連続アドレス空間での全データをオール
“１”／“０”に更新するに際して、その更新が通常の
書込処理によることなく速やかに行われるを可としたラ
ンダムアクセスメモリが、また、請求項２，３による場
合、外部からの切替要求に応じて、任意アドレスでの特
定ビットデータの更新をも可として、任意連続アドレス
空間での全データのオール“１”／“０”への更新が通
常の書込処理によることなく速やかに行われるを可とし
たランダムアクセスメモリが、更に、請求項４〜６によ
る場合には、少なくとも、任意連続アドレス空間での全
データのオール“１”／“０”への更新が通常の書込処
理によることなく速やかに行われるを可とした情報処理
装置がそれぞれ得られるものとなっている。

【図面の簡単な説明】

【図１】図１は、連続した複数のアドレス各々での全メ
モリセルが同時にプリセット／リセット可とされた一例
でのランダムアクセスメモリの構成を示す図

【図２】図２は、その要部としての制御ブロックの一例
での具体的構成を示す図

【図３】図３は、外部から任意に指定されたアドレスで
の全メモリセルがプリセット／リセット可とされた一例
でのランダムアクセスメモリの構成を示す図

【図４】図４は、その要部としての制御ブロックの一例
での具体的構成を示す図

【図５】図５は、外部から任意に指定されたアドレスで
の任意メモリセルがプリセット／リセット可とされた一
例でのランダムアクセスメモリの構成を示す図

【図６】図６は、その要部としての制御ブロックの一例
での具体的構成を示す図

【図７】図７は、連続した複数のアドレス各々での全メ
モリセルが同時にプリセット／リセットされる場合、外
部から任意に指定されたアドレスでの任意メモリセルが
プリセット／リセットされる場合の何れかが選択可とさ
れた一例でのランダムアクセスメモリの構成を示す図

【図８】図８は、その要部としての制御ブロックの一例
での概要構成を示す図

【図９】図９は、連続した複数のアドレス各々での全メ
モリセルが同時にプリセット／リセットされる場合、外
部から任意に指定されたアドレスでの任意メモリセルが
プリセット／リセットされる場合の何れかが選択可とさ
れた一例でのランダムアクセスメモリの構成を示す図

【図１０】図１０は、その要部としての制御ブロックの
概要構成を示す図

【符号の説明】

２…デコーダ、１０，１７，２０，２３，２５…制御ブ
ロック、１１〜１４、１１ー１，１１ー２、１２ー１，
１２ー２…フリップフロップ（メモリセル）、１５，１
５ー１，１５ー２…セレクタ

Claims (6)

(57)【特許請求の範囲】
1. 【請求項１】 外部からのアクセスアドレスおよび書込
   ／読出モードにもとづき、該アドレス対応のＮ（Ｎ：１
   以上の整数、以下、同様）個のメモリセルに同時にＮ個
   のビットデータが書込み可とされる一方では、該Ｎ個の
   メモリセルからは同時にＮ個のビットデータが同時に読
   出し可とされてなる、Ｍ（Ｍ：１以上の整数、以下、同
   様）×Ｎビット容量の集積回路化構成のランダムアクセ
   スメモリであって、メモリセル各々はプリセット可、リ
   セット可として、外部からのプリセット／リセットされ
   るべき開始アドレスおよび終了アドレスにもとづき、該
   開始アドレスから該終了アドレスまでの全メモリセルに
   対し、プリセット／リセット信号を同時に発生する制御
   回路が具備されてなるランダムアクセスメモリ。
2. 【請求項２】 外部からのアクセスアドレスおよび書込
   ／読出モードにもとづき、該アドレス対応のＮ個のメモ
   リセルに同時にＮ個のビットデータが書込み可とされる
   一方では、該Ｎ個のメモリセルからは同時にＮ個のビッ
   トデータが同時に読出し可とされてなる、Ｍ×Ｎビット
   容量の集積回路化構成のランダムアクセスメモリであっ
   て、メモリセル各々はプリセット可、リセット可とし
   て、外部からのプリセット／リセットされるべき任意ア
   ドレスでのビットアドレスにもとづき、該任意アドレス
   でのビットアドレス対応のメモリセルに対し、プリセッ
   ト／リセット信号を発生する第１の制御回路と、外部か
   らのプリセット／リセットされるべき開始アドレスおよ
   び終了アドレスにもとづき、該開始アドレスから該終了
   アドレスまでの全メモリセルに対し、プリセット／リセ
   ット信号を同時に発生する第２の制御回路とが具備せし
   められた上、上記第１の制御回路、第２の制御回路の何
   れかが外部からの切替モード信号に応じて選択的に動作
   せしめらる構成のランダムアクセスメモリ。
3. 【請求項３】 外部からのアクセスアドレスおよび書込
   ／読出モードにもとづき、該アドレス対応のＮ個のメモ
   リセルに同時にＮ個のビットデータが書込み可とされる
   一方では、該Ｎ個のメモリセルからは同時にＮ個のビッ
   トデータが同時に読出し可とされてなる、Ｍ×Ｎビット
   容量の集積回路化構成のランダムアクセスメモリであっ
   て、メモリセル各々はプリセット可、リセット可とし
   て、外部からのプリセット／リセットされるべき任意ア
   ドレスでのビットアドレスにもとづき、該任意アドレス
   でのビットアドレス対応のメモリセルに対し、プリセッ
   ト／リセット信号を発生する第１の制御回路と、外部か
   らのプリセット／リセットされるべき開始アドレスおよ
   び終了アドレスにもとづき、該開始アドレスから該終了
   アドレスまでの全メモリセルに対し、プリセット／リセ
   ット信号を同時に発生する第２の制御回路とが具備せし
   められに際し、上記第１の制御回路、第２の制御回路は
   外部からの各種制御信号による制御下に、外部からの各
   種アドレス信号を演算することによって、所望のメモリ
   セルに対しプリセット／リセット信号を発生する単一の
   マイクロプロセッサとして構成されてなるランダムアク
   セスメモリ。
4. 【請求項４】 外部からのアクセスアドレスおよび書込
   ／読出モードにもとづき、該アドレス対応のＮ個のメモ
   リセルに同時にＮ個のビットデータが書込み可とされる
   一方では、該Ｎ個のメモリセルからは同時にＮ個のビッ
   トデータが同時に読出し可とされてなる、Ｍ×Ｎビット
   容量の集積回路化構成のランダムアクセスメモリであっ
   て、メモリセル各々はプリセット可、リセット可とし
   て、外部からのプリセット／リセットされるべき開始ア
   ドレスおよび終了アドレスにもとづき、該開始アドレス
   から該終了アドレスまでの全メモリセルに対し、プリセ
   ット／リセット信号を同時に発生する制御回路が具備さ
   れてなるランダムアクセスメモリを、主メモリ、あるい
   はバッファメモリとして具備してなる情報処理装置。
5. 【請求項５】 外部からのアクセスアドレスおよび書込
   ／読出モードにもとづき、該アドレス対応のＮ個のメモ
   リセルに同時にＮ個のビットデータが書込み可とされる
   一方では、該Ｎ個のメモリセルからは同時にＮ個のビッ
   トデータが同時に読出し可とされてなる、Ｍ×Ｎビット
   容量の集積回路化構成のランダムアクセスメモリであっ
   て、メモリセル各々はプリセット可、リセット可とし
   て、外部からのプリセット／リセットされるべき任意ア
   ドレスでのビットアドレスにもとづき、該任意アドレス
   でのビットアドレス対応のメモリセルに対し、プリセッ
   ト／リセット信号を発生する第１の制御回路と、外部か
   らのプリセット／リセットされるべき開始アドレスおよ
   び終了アドレスにもとづき、該開始アドレスから該終了
   アドレスまでの全メモリセルに対し、プリセット／リセ
   ット信号を同時に発生する第２の制御回路とが具備せし
   められた上、上記第１の制御回路、第２の制御回路の何
   れかが外部からの切替モード信号に応じて選択的に動作
   せしめらる構成のランダムアクセスメモリを、主メモ
   リ、あるいはバッファメモリとして具備してなる情報処
   理装置。
6. 【請求項６】 外部からのアクセスアドレスおよび書込
   ／読出モードにもとづき、該アドレス対応のＮ個のメモ
   リセルに同時にＮ個のビットデータが書込み可とされる
   一方では、該Ｎ個のメモリセルからは同時にＮ個のビッ
   トデータが同時に読出し可とされてなる、Ｍ×Ｎビット
   容量の集積回路化構成のランダムアクセスメモリであっ
   て、メモリセル各々はプリセット可、リセット可とし
   て、外部からのプリセット／リセットされるべき任意ア
   ドレスでのビットアドレスにもとづき、該任意アドレス
   でのビットアドレス対応のメモリセルに対し、プリセッ
   ト／リセット信号を発生する第１の制御回路と、外部か
   らのプリセット／リセットされるべき開始アドレスおよ
   び終了アドレスにもとづき、該開始アドレスから該終了
   アドレスまでの全メモリセルに対し、プリセット／リセ
   ット信号を同時に発生する第２の制御回路とが具備せし
   められに際し、上記第１の制御回路、第２の制御回路は
   外部からの各種制御信号による制御下に、外部からの各
   種アドレス信号を演算することによって、所望のメモリ
   セルに対しプリセット／リセット信号を発生する単一の
   マイクロプロセッサとして構成されてなるランダムアク
   セスメモリを、主メモリ、あるいはバッファメモリとし
   て具備してなる情報処理装置。