JPS6265082A - 多段式ｌｅｄ表示装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の属する技術分野 この発明は、複数段の文字などの表示ができるように多
数個のＬＥＤ　（発光ダイオード）を面状に配置した表
示器を用いる多段式ＬＥＤ表示装置に関するものである
。

従来技術とその欠点 ＬＥＤ表示装置は、線タイプ（一段表示）から面タイプ
（多段表示）に移行しつつある。従来のＬＥＤ表示装置
は、主記憶装置から表示データを出力させる方式として
ＤＭＡ方式（ダイレクト・アクセス・メモリカ式）を採
用しているが、このＤＭＡ方式を多段式ＬＥＤ表示装置
に拡大転用する場合は、構成部品点数の著しい増加によ
り装置が高額になるばかりでなく、表示データ書込み・
読取り時間の大幅な増加による表示速度の制限や表示メ
モリの効率の低下などを来たす欠点がある。

これを１図面に基いてさらに詳細に説明すると、マイク
ロプロセッサ１はキーボードなどの入力部（図示せず）
からの表示指令信号の入力により表示データの転送が要
求されたときは、まず、ＤＭＡコントローラ２にデータ
転送に必要な情報を設定し、その後、表示器制御回路４
よりデータ転送要求があれば、ＤＭＡコントローラ２は
プロセッサ１にホールド指令を出力して、プロセッサを
見掛は上バスａｂ、ｄｂから切離された状態にし、また
、プロセッサにより予め設定されている転送バイト数及
び主記憶装置３上の転送開始番地に従ってプロセッサを
介さずに、表示メモリ・アドレス切換回路５及び表示メ
モリ・データバス切換回路６を介して表示バッファメモ
リ７に対して直接データ転送を開始する。

ＤＭＡ転送が終了すると、プロセッサのホールドが解除
されて再びバスａｂ、ｄｂに接続された状態となる。

この場合、多段式ＬＥＤ表示装置においては、主記憶装
置３内の表示データをＤＭＡコントローラ２により各段
ごとに表示バッファメモリ７にＤＭＡ転送をしていた。

また１表示バッファメモリは各１段についてデータの書
込み用メモリと読出し用メモリを２ケずつ７＆ｌ　　、
７ｂｌ　〜７ａｎ　　、７ｂｎ　＠え、各メモリ７ａｌ
　〜７ａｎ　　、７ｂ＋　〜７ｂｎを交互ｌデ軸山Ｉ／
々隅＾−ヤニど　Ｍ　Ｊ　Ｊ、　　−、Ｊ　Ｊとして表
示器（図示せず）に出力し、表示内容の移動などの効果
処理を行なっている。

なお、第４図において、８は書込みアトトス―カウンタ
、９は読出しアドレス・カウンタである。

このように、従来装置においては、多段式にすると、Ｄ
ＭＡチャネル、すなわち、　ＤＭＡコントローラ２、表
示メモリ・アドレス切換回路５、表示メモリ・データバ
ス切換回路６及び表示バッファ・メモリ７のそれぞれを
、表示内容の段数分だけ増加する必要があるとともに、
書込アドレスカウンタ８を、プロセッサの外部に備える
必要がある。また、段数が増えるにつれて表示データ書
込み・読取り時間が長くなって、表示速度の向上に限度
があり、表°示効果の低下及び表示メモリの効率の低下
を来たすのである。

この発明の目的 この発明は上記の点に鑑み、主記憶装置からの表示デー
タの出力方式を改良することにより、表示段数が増加し
ても部品点数は僅少の増加でよく、かつ１表示メモリの
効率の向上及び表示効果の高揚が可能な多段式ＬＥＤ表
示装置を提供することを目的とする。

目的達成手段 上記の目的を達成するため、この発明は、従来のように
主記憶装置のほかに表示バッファメモリを備えることを
せずに、主記憶装置内の表示エリアの同一アドレス上に
メモリを２ヶ備えて、この主記憶装置をプロセッサ側と
表示側とで共用するとともに、プロセッサは各段のメモ
リのうち、表示器制御回路が表示のために読出しを行な
っていないメモリに対してはデータの読出し・書込みが
でき、表示制御回路が表示のために読出しを行なってい
るメモリに対しては読出しのみができるようにし、かつ
、プロセッサ側からのメモリアクセスと表示側からのメ
モリアクセスとが競合した場合はアクセスタイムが短い
前者を優先させて表示データの書込みをさせることによ
りプロセッサの処理に遅れを生じさせず、しかも、一定
時間内で書込み完了後に後者のアクセスを再度行なわせ
て表示内容に影響を来たさないようにしたものである。

この発明の実施例 次に、この発明の一実施例を、図面に基いて説明する。

ｉｔはマイクロプロセッサであり、電源投入時にこの表
示装置のすべての構成要素をイニシャライズするととも
に、表示データを後記主記憶装置に書込む際にメモリ・
アクセス要求信号ｍ　ａ　ｌ〜ｍａｆｉを後記メモリー
アドレス・セレクト回路１５のメモリ・アクセス判定回
路１６に、アドレスバスａｂｌ　によりメモリアドレス
を同メモリ争アドレス・セレクト回路１５の第１アドレ
ス入力回路１７に、及びデータバスｄｂにより表示デー
タを後記データ・セレクト回路１９１〜１９ｎにそれぞ
れ出力し、かつ、書込み完了の際に書込み完了信号ｗｆ
を後記切換回路２２に出力する。

１２は主記憶装置であり、通常の主記憶装置と同様にプ
ログラム及び表示データ以外のデータ記憶用エリア１２
Ａと表示データ記憶用エリア１２Ｂとを有し、表示デー
タ記憶用エリア１２Ｂについては、そのエリアの同一ア
ドレス上に表示内容の各段ごとに第１メモリ及び第２メ
モリの二つずつのメモリ１２ａ＋　　、１２ｂ＋　”１
２ａｎ　　、１２ｂｎ　を備えて、主記憶装置を後述の
ようにプロセッサ側による表示データの書込みと表示器
側による表示データの読出しとに共用されるよしになっ
ている。

プロセッサが表示データを書込むときは、１回のアクセ
ス時に例えば２バイトなどの所定量の表示データを書込
むようになっており、表示データ記憶用エリアのいずれ
かの段のメモリを指定するメモリアクセス信号（ｍａｌ
　〜ｍａ、のいずれか一つ）をメモリ回路１９１〜１９
ｎの所定の一つに出力するとともに、アドレスバスａｂ
ｌ　に当該メモリの２バイト分のデータを記憶するため
のアドレスを出力し、かつ、同時にデータバスｄｂに２
バイトの表示データを出力する。

また１表示器が表示データの読出しをするときは、装置
の起動に伴なうイニシャライズにより読出しアドレスカ
ウンタ１３がｌ”から表示データ記憶用エリアの各段の
番地数と等しい数”Ｋ”まで循環計数を開始し、その後
、表示器制御回路２１からの歩進指令により歩進して、
その時々における出力カウント値をアドレスとしてアド
レスバスａｂ２に出力する。主記憶装置の表示データ記
憶用各段のメモリ１２ａ＋　Ｎ１２ａｎ　、１２ｂｌ　
〜１２　ｂｎの番地数はいずれもアドレスカウンタ１３
の最大カウント値”Ｋ　”と等しく、同カウンタのアド
レスが後記アドレス伊セレクト回路１５を経て主記憶装
置に入力された場合は、各段のメモリ１２ａ＋　Ｎ１２
ａｎ、１２ｂｌ”１２ｂｎ　より並列的に読出されて表
示データ出力回路２０１〜２０ｎに入力されるようにな
っている。

１４は表示タイミング回路であり、プロセッサの例えば
４ＭＨｚの基本クロックｃｐ＋を分周した例えばｌ　Ｍ
　Ｈｚのクロック信号ＣＰ２を入力して、表示器制御回
路２１からの指令により一定周期の表示タイミング信号
を出力し、その高レベルを読出し要求信号文（以下、ロ
ード信号という、）として後記メモリ中アドレスｅセレ
クト回路１５のメモリアクセス判定回路１６及び後記出
力回路２０１〜２０ｎに、低レベルをシフト信号Ｓとし
て出力回路２０＋　〜２０ｎに出力する。

表示器制御回路２１は、３色（赤、緑及びＭｌ）ＬＥＤ
表示？ｔｍの実施例の場合について述べると、１回のア
クセスにおいて前部の例えば＼５ｐｓｅｃの間に赤、線
用の２バイトのデータ読出し、後部の例えば８ｇ５ｅｃ
の間に赤、緑の２バイトのデータを同時にシフトするよ
うに制御する。従って、表示タイミング回路１４は表示
器制御回路２１により読出し指令０を入力するびにクロ
ック信号ＣＰ２に基いて例えば５ｇ５ｅｃの時間幅のロ
ード信号文を間欠的に出力する。

また、プロセッサ１１は書込みをする場合は表示アクセ
スタイムよりも短いアクセスタイム例えば３ｐｓｅｃに
１回の割合でメモリをアクセスする。

そして、この発・明では、主記憶′？ｃ置をプロセッサ
側による表示データの書込みと表示器側による表示デー
タの読出しに共用しているが、最初の表示データの書込
み完了後は、表示器側は１３ｇ５ｅｃの間隔で読出しを
開始するとプロセッサの書込みタイミングに関係なく独
自の表示上の必要に基いて任意の表示スピードで読出し
を行なうから、プロセッサ側アクセスと表示器側アクセ
スとが競合する場合が生じる。そこで、この競合を調整
するため、プロセッサｌｌ、表示用読出しアドレス・カ
ウンタ１３及び表示タイミング回路１４と主記憶装２１
１２の間にメモリ・アドレス・セレクト回路１５を備え
ている。

メモリ・アドレス拳セレクト回路１５は、基本クロック
信号Ｃｐｌを常時入力してプロセッサ１１からのアクセ
ス要求があった場合はこれを許容する信号Ｉｋｌ　を第
１出力端子から、又は前記表示タイミング回路１５から
のアクセス要求があった場合は一定条件の下にそのアク
セスを許容する信号ａ２を第２出力端子から択一的に出
力するメモリーアクセス判定回路１６と、このメモリ・
アクセス判定回路からの第１アクセス許容信号ａｌを入
力したとき動作してプロセッサ１１からアドレスバスａ
ｂｌ　を介して入力するアドレスをアドレスバスａｂ３
　に出力するｆ５１アドレス入力回路１７と、第２アク
セス許容信号ａ２を入力したとき動作して読出しアドレ
スカウンタ１３からアドレスバスａｂ２　を介して入力
る第２アドレス入力回路１８とからなっている。

メモリ０アクセス判定回路１６は、上記のようにプロセ
ッサからのアクセス要求と表示タイミング回路１４から
の、すなわち、表示側からのアクセス要求とが競合しな
い場合はそれぞれ当該アクセス要求を許容して当該要求
側に対応するアドレス入力回路１７又は１Ｂにアクセス
許容信号ａｌ、ａ２　を与え、アクセス要求が競合した
場合は、プロセッサからのアクセス要求を優先的に許容
して表示データの書込みをさせるとともに、プロセッサ
側アクセスが完了した後に表示側アクセス要求を許容し
、表示データの読出しをさせるように作用するものであ
る。

このような動作をするメモリ会アクセス判定回路１６は
、第２図に例示するような回路構成で実現することがで
きる。

第２図は、表示器側からの１回の読出し要と線表示用に
それぞれ１バイトずつの表示データを読出すようにした
場合のメモリ・アクセス判定回路を示しており、１６ａ
は赤色表示用、１６ｂは線表示用であり、前者は第１バ
イト読出し要求を記憶し、ｉｉバイトロードｆＬ＋、第
２アクセス許容信号ａ２及び第１バイト読出しクロック
ｆＬ１　ｃを出力するための回路ＦＦＩ〜ＦＦ３で構成
され、後者は第２バイト読出し要求を記憶し、第２バイ
トロード見２．第２アクセス許容信号ａ２及び第２バイ
ト読出しクロック１２　　ｃを出力するための回路ＦＦ
ａ〜ＦＦ６で構成されており、いずれの回路もフリップ
フロップを用いている。

また、メモリ・アクセス判定回路１６はプロセッサのメ
モリアクセス信号ｍｆＬｌ　〜ｍ　ａ　２　を入力した
ときは無条件に上記回路ＦＦ２　　、ＦＦ３　、ＦＦｓ
　　、ＦＦ６をリセットさせるゲー）Ｇ及びアクセス許
容信号ａ１を出力する回路Ｈを有している。

メモリΦアクセス判定回路の作用 （イ）単独にアクセス要求があった場合：第３図（イ）
参照 上記の構成により、今、表示タイミング回路１４からロ
ード信号文が出力されていないときは、各回路ＦＦＩ　
〜ＦＦ６がリセットされており、第２アクセス許容信号
ａ２は出力されていない、この状態においてプロセッサ
１１が単独にいずれかの１段のメモリに対するメモリア
クセス信号ｍａを出力した場合は、メモリ・アクセス判
定回路１６が回路Ｈを介して第１出力端子から第１アク
セス許容信号ａ１を第１アドレス入力回路１７に出力す
るため、プロセッサ１１のアドレスバスａｔｚ　に出力
するアドレスがアドレスバスａｂ３を介して主記憶装置
１２の表示エリアのうち切換回路２２により指定されて
いる一方のメモリ１２　ａ＋　〜ｌ　２　ａｎ又はｌ　
２　ｂ＋〜１２ｂｎに共通に与えられる。

また、プロセッサからメモリ拳アクセス信号ｍａｌ”ｍ
ａｎのいずれをも出力していないときに表示タイミング
回路１４が単独でロード信号文を出力した場合は、ロー
ド信号文とクロック信号Ｃｐ＋　によりＦＦ＋　〜ＦＦ
１が順次セットされ、ＦＦ２のセット出力が第１バイト
ロード信号文１　として出力回路２０１〜２０ｎに与え
られるとともに、ゲートＯＲを介して第２アクセス許容
信号ａ２として第２アドレス入力回路１Ｂに入力される
。また、ＦＦ３のセット出力はｍｌバイトロードクロッ
クｆＬ１　　ｃとして出力回路２０１〜２０ｎに入力さ
れ、メモリ１２ｂより読出された表示データのチー２チ
に使用される。

さらに、ＦＦ３がセットされた次のクロック信号ｃｐ＋
　によりＦＦ＋　〜ＦＦ３がリセットされ、同時にＦＦ
４．ＦＦ５がセットされ、次にＦＦ６がセットされる。

すなわち、５００ｎｓｅｃの間に読出しが完了するよう
に設定されているので、第１バイトロード信号文１の出
力時より５００ｎｓｅｃ経過後に第１バイト読出し要求
記憶が解除される。そして、同時に第２バイト読出し要
求がＦＦ４に記憶され、ＦＦ５のセット出力が第２バイ
トロード信号１２　として出力し１表示器用出力回路２
０＋　〜２０ｎに与えられるとともに、再び第２アクセ
ス許容信号ａ２がゲートＯＲを介して第２出力端子から
第２アドレス入力回路１８に出力される。また、ＦＦｂ
がセットされた次のクロック信号ＣＰＩ　により、つま
り、第２バイトのデータ読出しが完了した時にＦＦａ〜
ＦＦ６かリセットされ、第２バイト読出し要求が解除さ
れ、次のロード信号文のエッヂがくるまで表示側アクセ
スは行なわれない。

（ロ）プロセッサ側と表示器側のアクセスが競合した場
合：第３図（ロ）以下参照これに対して、表示器側アク
セス開始すなわちロード信号発生後第１バイトロード完
了前にプロセッサのアクセス要求があった場合は、同図
（ロ）に示すようにセットされてぃるＦＦ２又はＦＦ２
　、ＦＦ３　をゲートＧを経由してリセットすることに
より、第２アクセス許容信号ａ２の出力を中止し、第２
アドレス入力回路１８への入力が禁止され、プロセッサ
のアクセス許容信号ａ１が第１アドレス入力回路１７に
入力するため、プロセッサのアクセスが優先して行なわ
れる。そして、プロセッサのアクセスが完了すると、ゲ
ートＧからリセット信号が解除され、ＦＦＩ　に記憶さ
れている赤ロード信号ｒｌによ、り再びＦ　Ｆ　２　　
＋　Ｆ　Ｆ　３がクロック信号ＣＰＩ　によりセットさ
れ、第１バイトロード信号Ｉ１１．従って、第２アクセ
ス許容信号ａ２が第２アドレス入力回路１８に入力して
表示器側のアクセスが行なわれる。

また、第１バイトロードが完了し、緑ロード信号ｇ文が
ＦＦａに記憶され、ＦＦＳ又はＦＦｓ、ＦＦ６がセット
された後、第２バイトロードの完了前にプロセッサのア
クセス要求があった場合も、（ハ）に示すように、セッ
トされているＦＦｓ又ＦＦ５．ＦＦ６　をゲ−）Ｇを経
由してリセットし、第２アクセス許容信号ａ２の出力を
中止することにより第２アドレス入力回路への入力が禁
止され、プロセッサのアクセス許容信号ａ１が第１アド
レス入力回路１７に入力するため、プロセッサのアクセ
スが優先して行なわれる。そして、プロセッサのアクセ
スが完了するとゲートＧからのリセット信号が解除され
、ＦＦ４が記憶されている緑ロード信号ｇｌにより再び
ＦＦ５．ＦＦ６がクロック信号Ｃｐｌ　によりセットさ
れ、第２バイトロード信号皇２、従って第２アクセス許
容信号ａ２が第２アドレス入力回路１８に入力して表示
器のアクセスが行なわれる。

これに対して、表示側のアクセス要求前にプロセッサ１
１側からのアクセス要求があった場合は、（ニ）に示す
ように、表示側のアクセス要求はＦＦＩ　にのみ記憶さ
れており、プロセッサのアクセス中はＧを経由してＦＦ
２　　、ＦＦｓ　、ＦＦｓ　　、ＦＦ６はリセットされ
ており、第２アクセス許容信号ａ２は出力されないため
、第２アドレス入力回路１８への入力が禁止されてプロ
セッサの第１アクセス許容信号ａｌが第１アドレス入力
回路１７に入力するためプロセッサのアクセスが可能と
なる。そのアクセスが完了した後、Ｇが解除されＦＦＩ
　の記憶をもとにＦＦ２゜ＦＦ３がクロック信号ＣＰＩ
　によりセットされ、第２アクセス許容信号ａ２が第２
アドレス入力回路１８に出力されるので、表示側のアク
セスが可能となる。

ここで、上述のように、表示側の読出しは例えば５μｓ
ｅｃの間に行なわれるのに対してプロセッサによる１回
のアクセスタイムは例えば３ｇ、ｓｅｃ程度であるから
、プロセッサ側のアクセスが完了するまで表示側アクセ
スを待機させても表示内容に全く影響が生じない、また
、プロセッサ側のアクセスの間隔は１７ｚｓｅｃ以上で
あるため、表示側のｌバイトアクセスを５００ｎｓｅｃ
で行なうことにより、プロセッサのアクセスを優先させ
ても５ｐｓｅｃ以内に表示側の読出しを完了することが
可能である。

データ争セレクト回路１９１−１９ｎはプロセッサ１１
より表示データをデータバスｄｂ１を介して共通に与え
られる。また、各データ・セレクト回路にはプロセッサ
より各表示段に対応するアクセス信号ｍａｌ〜ｍａｎが
選択的に与えられて、表示データをデータバスｄｂ、よ
りデータバスｄｂ２を介してそれぞれ各段のメモリ１２
ａｌ　〜１２ａｎ、又はｌ　２　ｂ＋　〜１２　ｂｎに
ロードする。

プロセッサよりメモリ・アドレス・セレクト回路１５に
与・えられるアクセス信号ｍ　ａ　１〜ｍ　ＪＬ　ｎ　
とデータ・セレクト回路１９．〜１９、に与えられるア
クセス信号ｍ　ａ　１〜ｍ　ａ　ｎ　とは１対ｌで対応
し、同期している。

２０１〜２０ｎは主記憶装置の表示エリアの各段から読
出したパラレルの表示データを表示器制御回路２１から
の制御によりシリアルに変換するなどして表示器に所望
の態様で出力する回路である。

２２はエリア切換回路であって、主記憶装置の表示エリ
アのうちアクセス対象エリアを、プロセッサ１１かもの
書込み完了信号ｗｆ及び表示器制御回路からの読出し完
了信号ｒｆにより切換えるものであり、例えば。

プロセッサが主記憶装置の第１メモリ１２ａ１〜１２　
ａｎのいずれかに対する書込み完了信号ｗｆを出力し、
かつ、表示器制御回路２１が第２メモリ１２ｂ１〜１２
ｂｎに対する読出し完了信号ｒｆを出力したことを条件
として、切換回路は次のプロセッサによる書込み対象エ
リアを第２メモリ１２ｂ＋＝１２ｂｎに切換えると同時
に表示器制御回路による読出し対象エリアを第１メモリ
１２＆１〜１２ａｎに切換える。

上記のように、メモリ・アドレス・セレクト回路１５の
作用により、プロセッサ側かアクセス要求をするときは
第１アクセス信号によりプロセッサからのアドレスが第
１アドレス入力回路１７を介して主記憶装置の表示エリ
アの各段のメモリに与えられ、かつ同時に同アクセス信
号は対応するデータ争セレクト回路１９に入力してプロ
セッサよりデータバスｄｂ、に出力される２バイトの表
示データがそのデータ・セレクト回路（例えば１９１）
を介して所定段のメモリ（例えば第１段の１２ａ＋）に
ロードされる。引続くアクセス要求により次々と２バイ
トずつの表示データが第１段の所定のメモリに対してロ
ードされる。同様に他のメモリアクセス信号に対応する
データ・セレクト回路が動作されて、プロセッサが出力
する表示データが所定のメモリにロードされる。

今は、プロセッサによる表示データの書込みは主記憶装
置の１２ａ側のメモリに対して行なわれているから、表
示側のアクセス要求があった場合は、主記憶装置の表示
データ読出し対象メモリは切換回路２２により１２ｂ側
とされる。

プロセッサ側からのメモリ・アクセスについては、アド
レスはアドレスバスａｂｌ、第１アドレス入力回路１７
及びアドレスバスａｂ３　を介して全段のメモリに入力
され、データはデータバスｄｂを介して全データ・セレ
クト回路に入力されるが、データは特定のメモリ・アク
セス信号（ｍ　ａ　１〜ｍａｎのいずれか一つ）を入力
したデータ争セレクト回路１９のみを通過し、しかも、
切換回路２２により指定された側のメモリにのみロード
される。従って、プロセー、すより主記憶装置の表示エ
リアを見た場合は、二つのメモリに対して共通のアドレ
スを使用してアクセスできるから、アクセス要求処理が
簡単である。つまり、切換回路２２がプロセッサの書込
み完了信号及び表示器制御回路からの読出し完了信号の
入力に基いて自動的に書込み対象メモリと読出し対象メ
モリのＦｊＪ換をするから、プロセッサはアドレスとメ
モリアクセス信号と及びデータを出力すれば、メモリア
クセス信号と切換回路により選択した特定の段の特定”
４ｒｒ、メモリにデータがロードされる。

また、表示側からのメモリアクセスは読出しアドレスｅ
カウンタ１３から出力するアドレスにより表示エリアの
全段に対して所定周期をもって順次要求がかかり、切換
回路２２により指定された側の初段のメモリの最初の番
地から最終段の最終＃地まで順次表示データが読出され
、出力回路２０＋　〜２０ｎに与えられる。

表示器制御回路２１、出力回路２０＋〜２０ｎ及び表示
器による表示は従来技術と同様であるので詳細な説明を
省略する。

上記の実施例では３色表示のためにメモリ拳アクセス判
定回路１６が赤用と線用の二組の回路１６ａと１６ｂを
備えたが、単色表示をする場合は第２図の第２回路１６
ｂを削減したものに近い構成とすればよく、また、多色
表示を行なう場合は、第２回路１６ｂと同様のもう一つ
の回路を追加して３原色用の３組の回路を用いればよい
。

この発明の効果 上述のように、この発明によれば、第１に、ＤＭＡ方式
を用いないので、ＤＭＡに要する時間がなくなり、プロ
セッサがデータ入φ出力又は演算処理にフルに動作する
ことができる。七のため、表示の更新を高速に行なうこ
とができ、表示効果も大になる。

第２に、ＤＭＡ方式を使用しないから、表示段数の増加
によるチャンネル数の増加や構成部品の増大化が防止で
き、また、プロセッサの外部に表示バッファ・メモリを
備える必要がないので、メモリの節約及びプリントシー
トの小型化ができる。

第３に、表示内容の一段につき、表示メモリを２ケずつ
備え、プロセッサによる書込み完了及び表示器による読
出し完了に基いて書込みと読出し対象メモリの切換をし
ているので、表示更新時の表示情報の乱れがない。

第４に、一段について２個ずつの表示メモリを、プロセ
ッサの同一アドレス上に有して書込み完了とともに切換
回路により両メモリを切換えているので、ソフトウェア
はメモリが２ケあることを、低重せずに動作でき、ソフ
トウェアの処理が筒中である。

【図面の簡単な説明】

第１図はこの発明の一実施例を示すブロック図、第２図
はメモリ・アクセス判定回路の一例を示すブロック図、
第３図はメモリ・アクセス判定回路の作用を説明するタ
イミング争チャートであって、同図（イ）はプロセッサ
側アクセス要求及び表示側アクセス要求が単独で行なわ
れた場合、（ロ）は表示側が第１バイトアクセス中にプ
ロセッサ側アクセス要求があった場合、（ハ）は表示側
の第１バイトロード完了後、第２バイトアクセス中にプ
ロセッサ側アクセス要求があった場合、（ニ）はプロセ
ッサ側アクセス要求直後に表示側アクセス要求があった
場合、（ホ）は表示側の第１バイトアクセス及びｐＪ２
バイト完了後にプロセッサ側よりアクセス要求があった
場合をそれぞれ示す。 第４図は従来装置の構成の一例を示すブロック図である
。 特許出願人　　　日本信号株式会社 第２図

Claims (1)

1. 【特許請求の範囲】 （イ）メモリアドレス、表示データ、メモリアクセス信
   号及び書込み完了信号を出力するプロセッサと、 （ロ）表示用エリアの同一アドレス上に表示内容の各段
   ごとに第１、第２の二つのメモリを備えた主記憶装置と
   、 （ハ）前記主記憶装置の全段メモリに対して所定周期を
   もって読出アドレスをサイクリックに出力する読出アド
   レスカウンタと、 （ニ）クロック信号を入力して表示器制御回路の指令に
   より所定タイミングをもって主記憶装置より表示データ
   を表示器側に転送することを要求するロード信号を出力
   する表示タイミング回路と、 （ホ）ａ、前記表示タイミング回路からのロード信号と
   前記プロセッサからのメモリ アクセス信号を随時入力し、（１）前記メモリアクセス
   信号を単独に入力したときは 第１アクセス許容信号を、前記ロード信 号を単独に入力したときはそのロード信 号及び第２アクセス許容信号をそれぞれ 出力し、（２）ロード信号の単独入力に基くロード完了
   前に前記メモリアクセス信号 が入力した場合は第１アクセス許容信号 を優先して出力させるとともに、そのメ モリアクセスに基く書込み完了後にロー ド信号及び第２アクセス許容信号を再度 出力させるメモリアクセス判定回路、 ｂ、前記メモリアクセス判定回路から の前記第１アクセス許容信号の入力によ り動作し、前記プロセッサからのメモリ アドレスを前記主記憶装置に入力する第 １アドレス入力回路、及び、 ｃ、前記メモリアクセス判定回路から の第２アクセス許容信号の入力により動 作し、前記読出アドレスカウンタからの アドレスを前記主記憶装置に入力する第 ２アドレス入力回路、 よりなるメモリ・アドレス・セレクト回路 と、 （ヘ）前記プロセッサより出力する主記憶装置の前記第
   １、第２のメモリのいずれか一方に対する書込み完了信
   号を受け、かつ、表示器制御回路からの主記憶装置の前
   記第１、第２のメモリの他方についての読出完了信号を
   受けたことを条件として主記憶装置の書込み及び読出し
   対象エリアを切換える切換回路とを有することを特徴と
   する多段式ＬＥＤ表示装置。