JPS6255574A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPS6255574A JPS6255574A JP60196235A JP19623585A JPS6255574A JP S6255574 A JPS6255574 A JP S6255574A JP 60196235 A JP60196235 A JP 60196235A JP 19623585 A JP19623585 A JP 19623585A JP S6255574 A JPS6255574 A JP S6255574A
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- Japan
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- circuit
- state
- integrated circuit
- output
- output buffer
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路に関し、特に複数の出力バッフ
ァ回路を有する半導体集積回路に関する。
ァ回路を有する半導体集積回路に関する。
「従来の技術〕
従来、この種の半導体集積回路は、出力バッファ回路の
動作を制御する特別な手段を有しておらず、半導体集積
回路の動作時に適宜入ってくる信号に応じて出力信号を
出すようになっていた。
動作を制御する特別な手段を有しておらず、半導体集積
回路の動作時に適宜入ってくる信号に応じて出力信号を
出すようになっていた。
半導体集積回路の単体試験、例えば良品選別試験、特性
評価試験は一般にソケット実装で、かつ長いリード線が
使われ、実使用状態よりも悪い条件のもとで行なわれて
いる。その上、試験時には通常、入力信号が全端子−斉
に加えられるため、実使用状態では禁止されている数似
上の出力の同時動作が起ることも多い。そのため、多く
の出力バッファ回路が同時動作した時、非常に大量の電
流が流れ、実装状態の悪さも加わって大きな雑音が発生
し、本来は良品のものが誤動作のため不良品とされるこ
とがある。
評価試験は一般にソケット実装で、かつ長いリード線が
使われ、実使用状態よりも悪い条件のもとで行なわれて
いる。その上、試験時には通常、入力信号が全端子−斉
に加えられるため、実使用状態では禁止されている数似
上の出力の同時動作が起ることも多い。そのため、多く
の出力バッファ回路が同時動作した時、非常に大量の電
流が流れ、実装状態の悪さも加わって大きな雑音が発生
し、本来は良品のものが誤動作のため不良品とされるこ
とがある。
本発明の目的は、試験時の誤動牛を防止できる半導体集
積回路を提供することにある。
積回路を提供することにある。
本発明の半導体集精回路は、一つ以上の信号を出力する
内部回路と、前記内部回路の出力をそれぞれ入力に接続
した複数の３ステート出カバ１．、ノア回路群と、前記
３ステート出力バッファ回路にディスエイブル信号を外
部から供給する一つ以上の外部端子と、前記外部端子に
加えられるディスエイブル信号に基いて前記３ステート
出力バッファ回路群をそれぞれ時間をずらして高インビ
ーダ〔実施例〕 次に、本発明の実施例について図面を参照して説明する
。
内部回路と、前記内部回路の出力をそれぞれ入力に接続
した複数の３ステート出カバ１．、ノア回路群と、前記
３ステート出力バッファ回路にディスエイブル信号を外
部から供給する一つ以上の外部端子と、前記外部端子に
加えられるディスエイブル信号に基いて前記３ステート
出力バッファ回路群をそれぞれ時間をずらして高インビ
ーダ〔実施例〕 次に、本発明の実施例について図面を参照して説明する
。
第１図は本発明の一実施例の回路図である。
外部端子１は、信号分配回路２の入力側のバッファ・ゲ
ート１０の入力に接続され、バッファ・ゲート１０の出
力は、３ステート出力バッファ回路１０１，１０２．・
・・、１０Ｊのディスエイブル信号端子に加えられると
ともに、抵抗Ｒ８と容量Ｃ３とからなる積分回路を通し
てバッファ・ゲーｌへ２０の入力に加″えられ、バッフ
ァ・ゲー１〜２０の出力は、３ステート出力バッファ回
路２０１゜２０２、・・・、２０にのディスエイブル信
号端子に加えられるとともに、抵抗Ｒ２と容量Ｃ２とか
らなる積分回路を通してバッファ・ゲート３０の入力に
加えられ、バッファ・ゲート３０の出力は、３ステーＩ
へ出力バッファ回ｉ？８３０１，３０２．・・・。
ート１０の入力に接続され、バッファ・ゲート１０の出
力は、３ステート出力バッファ回路１０１，１０２．・
・・、１０Ｊのディスエイブル信号端子に加えられると
ともに、抵抗Ｒ８と容量Ｃ３とからなる積分回路を通し
てバッファ・ゲーｌへ２０の入力に加″えられ、バッフ
ァ・ゲー１〜２０の出力は、３ステート出力バッファ回
路２０１゜２０２、・・・、２０にのディスエイブル信
号端子に加えられるとともに、抵抗Ｒ２と容量Ｃ２とか
らなる積分回路を通してバッファ・ゲート３０の入力に
加えられ、バッファ・ゲート３０の出力は、３ステーＩ
へ出力バッファ回ｉ？８３０１，３０２．・・・。
３０Ｌのディスエイブル信号端子に加えられるとともに
、抵抗Ｒ３と容量Ｃ３とからなる積分回路を通してバッ
ファ・ゲート４０の入力に加えられ、バッファ・ゲート
４０の出力は３ステー１〜出カバ・・ｌファ回路４０１
．４０２．・・・４０Ｍのディスエイブル端子に加えら
れる。１００，２００．・・・。
、抵抗Ｒ３と容量Ｃ３とからなる積分回路を通してバッ
ファ・ゲート４０の入力に加えられ、バッファ・ゲート
４０の出力は３ステー１〜出カバ・・ｌファ回路４０１
．４０２．・・・４０Ｍのディスエイブル端子に加えら
れる。１００，２００．・・・。
４００は３ステート出力バッファ回路群である。
３ステート出力バッファ回路の各々のデータ入力には集
積回路の内部に設けられている内部回路（図示せず〉の
出力が接続されている。
積回路の内部に設けられている内部回路（図示せず〉の
出力が接続されている。
第２図は、第１図の回路の動作を説明するための信号波
形図である。
形図である。
外部端子１に加えられるディスエイブル信号は、テスト
・データが入力される前から１°′となっており、テス
ト・データが入力される時点では３ステート出力バッフ
ァ回路は全て高インピーダンス状態（以下ＨＺ状態とい
う）になっている。テスト・データが入力されて集積回
路の内部回路が全て動作し終るのに十分な時間の経過後
（タイミングＴ、）に外部端子１を“°１°′にしＨｚ
状態を解く。信号波形図に示すように、タイミングＴ。
・データが入力される前から１°′となっており、テス
ト・データが入力される時点では３ステート出力バッフ
ァ回路は全て高インピーダンス状態（以下ＨＺ状態とい
う）になっている。テスト・データが入力されて集積回
路の内部回路が全て動作し終るのに十分な時間の経過後
（タイミングＴ、）に外部端子１を“°１°′にしＨｚ
状態を解く。信号波形図に示すように、タイミングＴ。
までの間は集積回路の内部回路の複雑な動きにつれて３
ステート出力バッファ回路１０１，１０２゜・・・、４
０Ｍの入力はさまざまに変動し、時に、非常に多数の信
号が同時に同じ方向に変動することが起る。この時、こ
れら３ステート出力バッファ回路がＨ２状態でないとし
たら、３ステー■・出力バッファ回路の出力が一斉に同
じ方向に変動し、瞬間的に大きな電流が流れて、大きな
雑音が発生し、誤動作が生じることがある。本実施例で
は、タイミングＴ１まではこれら３ステート出力バッフ
ァ回路がすべてＨ２状態であるため出力の変動がなく、
タイミングＴ、で３ステート出カバ・ソファ回路群１０
０のみをＨ２状態から通常出力状態にし１次に抵抗Ｒ１
と容量Ｃ１とで決まる時間遅れ（１０ナノ秒程度に設定
する）ｉ′＆のタイミングＴ２で３ステート出力バッフ
ァ回路群２００を通常出力状態にする。以後同様に、３
ステート出カバ・ソファ回路群４００までを時間をすら
し゛Ｃ出力を変動させるようにすることにより、一時に
大きな電流を流すことを避けている。
ステート出力バッファ回路１０１，１０２゜・・・、４
０Ｍの入力はさまざまに変動し、時に、非常に多数の信
号が同時に同じ方向に変動することが起る。この時、こ
れら３ステート出力バッファ回路がＨ２状態でないとし
たら、３ステー■・出力バッファ回路の出力が一斉に同
じ方向に変動し、瞬間的に大きな電流が流れて、大きな
雑音が発生し、誤動作が生じることがある。本実施例で
は、タイミングＴ１まではこれら３ステート出力バッフ
ァ回路がすべてＨ２状態であるため出力の変動がなく、
タイミングＴ、で３ステート出カバ・ソファ回路群１０
０のみをＨ２状態から通常出力状態にし１次に抵抗Ｒ１
と容量Ｃ１とで決まる時間遅れ（１０ナノ秒程度に設定
する）ｉ′＆のタイミングＴ２で３ステート出力バッフ
ァ回路群２００を通常出力状態にする。以後同様に、３
ステート出カバ・ソファ回路群４００までを時間をすら
し゛Ｃ出力を変動させるようにすることにより、一時に
大きな電流を流すことを避けている。
以上、外部端子１が一つで、信号分配回路２として遅延
回路を用いた例を示したが、外部端子１を複数設け、遅
延回路は用いず、各外部端子に加えるディスエイブル信
号のタイミ〉・グをずらすようにしてもよい。
回路を用いた例を示したが、外部端子１を複数設け、遅
延回路は用いず、各外部端子に加えるディスエイブル信
号のタイミ〉・グをずらすようにしてもよい。
以上説明したように本発明は、ＩＣの単体試験時に、集
積回路の内部回路が動作中は出カバ・７７７回路をＨ２
状態にしておき、動作終了の時間を待ってから、複数の
グループに分けた出力バッファ回路をグループ毎に時間
をずらしてＨ２状態から通常出力状態にさせることによ
り、出力バッファ部で流れる電流のピーク値を小さく抑
え、雑音の発生を緩和するので、集積回路単体試験時の
誤動作をなくする効果がある。
積回路の内部回路が動作中は出カバ・７７７回路をＨ２
状態にしておき、動作終了の時間を待ってから、複数の
グループに分けた出力バッファ回路をグループ毎に時間
をずらしてＨ２状態から通常出力状態にさせることによ
り、出力バッファ部で流れる電流のピーク値を小さく抑
え、雑音の発生を緩和するので、集積回路単体試験時の
誤動作をなくする効果がある。
第１図は本発明の一実施例の回路図、第２図は第１図の
回路の動作を説明するための信号波形図である。 １・・・外部端子、２・・・信号分配回路、１０．２０
゜３０．４０・・・バッファ・ゲート、１００．・・・
、４００・・・３ステート出力バッファ回路群、１０１
゜１０２、・・・、４０Ｍ・・・３ステート出力バッフ
ァ回路。
回路の動作を説明するための信号波形図である。 １・・・外部端子、２・・・信号分配回路、１０．２０
゜３０．４０・・・バッファ・ゲート、１００．・・・
、４００・・・３ステート出力バッファ回路群、１０１
゜１０２、・・・、４０Ｍ・・・３ステート出力バッフ
ァ回路。
Claims (1)
- 一つ以上の信号を出力する内部回路と、前記内部回路の
出力をそれぞれ入力に接続した複数の３ステート出力バ
ッファ回路群と、前記３ステート出力バッファ回路にデ
ィスエイブル信号を外部から供給する一つ以上の外部端
子と、前記外部端子に加えられるディスエイブル信号に
基いて前記３ステート出力バッファ回路群をそれぞれ時
間をずらして高インピーダンス状態にするディスエイブ
ル信号の組を生成する信号分配回路とを含むことを特徴
とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60196235A JPS6255574A (ja) | 1985-09-04 | 1985-09-04 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60196235A JPS6255574A (ja) | 1985-09-04 | 1985-09-04 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6255574A true JPS6255574A (ja) | 1987-03-11 |
Family
ID=16354447
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60196235A Pending JPS6255574A (ja) | 1985-09-04 | 1985-09-04 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6255574A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0589699A (ja) * | 1991-09-27 | 1993-04-09 | Nec Ic Microcomput Syst Ltd | 半導体集積回路 |
| JPH05107323A (ja) * | 1991-06-27 | 1993-04-27 | Nec Eng Ltd | 電子回路試験装置 |
-
1985
- 1985-09-04 JP JP60196235A patent/JPS6255574A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05107323A (ja) * | 1991-06-27 | 1993-04-27 | Nec Eng Ltd | 電子回路試験装置 |
| JPH0589699A (ja) * | 1991-09-27 | 1993-04-09 | Nec Ic Microcomput Syst Ltd | 半導体集積回路 |
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