JPH05297072A - 集積回路 - Google Patents
集積回路Info
- Publication number
- JPH05297072A JPH05297072A JP4099068A JP9906892A JPH05297072A JP H05297072 A JPH05297072 A JP H05297072A JP 4099068 A JP4099068 A JP 4099068A JP 9906892 A JP9906892 A JP 9906892A JP H05297072 A JPH05297072 A JP H05297072A
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- Japan
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- output buffer
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Abstract
(57)【要約】
【目的】テスト時の出力信号同時論理反転動作の数を低
減させる。 【構成】本実施例の集積回路はそれぞれに３ステート出
力バッファ（出力バッファ）１０を複数個含む出力バッ
ファ群７，８，９と、入力端子１−１，１−２からの二
つの入力信号Ａ，Ｂとイネーブル端子３からのイネーブ
ル信号とによって、三つの状態信号Ｘ，Ｙ，Ｚを出力し
て出力バッファ群７，８，９を制御するデコーダ２およ
びＮＡＮＤ回路４，５，６とを有して構成している。
減させる。 【構成】本実施例の集積回路はそれぞれに３ステート出
力バッファ（出力バッファ）１０を複数個含む出力バッ
ファ群７，８，９と、入力端子１−１，１−２からの二
つの入力信号Ａ，Ｂとイネーブル端子３からのイネーブ
ル信号とによって、三つの状態信号Ｘ，Ｙ，Ｚを出力し
て出力バッファ群７，８，９を制御するデコーダ２およ
びＮＡＮＤ回路４，５，６とを有して構成している。
Description
【０００１】
【産業上の利用分野】本発明は集積回路に関し、特に複
数の論理回路それぞれに対する３ステート出力の出力バ
ッファ群を持つ集積回路に関する。
数の論理回路それぞれに対する３ステート出力の出力バ
ッファ群を持つ集積回路に関する。
【０００２】
【従来の技術】従来、この種の集積回路は、例えばＣＭ
ＯＳ系ＬＳＩの試験においては、入力テストデータの任
意のパターンで出力同時論理反転動作数制限を超えるよ
うな場合、複数の論理回路個別に入力信号の与え方、特
定の回路の工夫等によって出力同時論理反転動作数の低
減を行わねばならぬ構成となっていた。
ＯＳ系ＬＳＩの試験においては、入力テストデータの任
意のパターンで出力同時論理反転動作数制限を超えるよ
うな場合、複数の論理回路個別に入力信号の与え方、特
定の回路の工夫等によって出力同時論理反転動作数の低
減を行わねばならぬ構成となっていた。
【０００３】
【発明が解決しようとする課題】この従来の集積回路で
は、試験の場合に問題箇所の回路に対して個別に対処せ
ねばならぬ構成となっているので、多くの人手工数と期
間を必要とし、また、そのためには、高度の技術力を有
する設計者が必要になると言う欠点がある。
は、試験の場合に問題箇所の回路に対して個別に対処せ
ねばならぬ構成となっているので、多くの人手工数と期
間を必要とし、また、そのためには、高度の技術力を有
する設計者が必要になると言う欠点がある。
【０００４】
【課題を解決するための手段】本発明の集積回路は、複
数の論理回路それぞれに対する３ステート出力の出力バ
ッファ群と、前記複数の出力バッファ群の各出力を群別
に出力すべく前記複数の出力バッファ群を制御する制御
回路とを有している。
数の論理回路それぞれに対する３ステート出力の出力バ
ッファ群と、前記複数の出力バッファ群の各出力を群別
に出力すべく前記複数の出力バッファ群を制御する制御
回路とを有している。
【０００５】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【０００６】図１は本発明の一実施例の集積回路を示す
ブロック図である。
ブロック図である。
【０００７】図１において、本実施例の集積回路はそれ
ぞれに３ステート出力バッファ（以下出力バッファ）１
０を複数個含む出力バッファ群７，８，９と、入力端子
１−１，１−２からの二つの入力信号Ａ，Ｂとイネーブ
ル端子３からのイネーブル信号とによって、三つの状態
信号Ｘ，Ｙ，Ｚを出力して出力バッファ群７，８，９を
制御するデコーダ２およびＮＡＮＤ回路４，５，６とを
有して構成している。
ぞれに３ステート出力バッファ（以下出力バッファ）１
０を複数個含む出力バッファ群７，８，９と、入力端子
１−１，１−２からの二つの入力信号Ａ，Ｂとイネーブ
ル端子３からのイネーブル信号とによって、三つの状態
信号Ｘ，Ｙ，Ｚを出力して出力バッファ群７，８，９を
制御するデコーダ２およびＮＡＮＤ回路４，５，６とを
有して構成している。
【０００８】次に、本実施例の動作について説明する。
【０００９】この実施例の集積回路の出力の全て、また
は、大部分は出力バッファ群７〜９の出力バッファ１０
によって出力している。各出力バッファ１０の出力は、
同時論理反転動作（本実施例ではおよそ０〜３０ｎｓの
時間内の論理反転動作を同時とみる）する可能性の大き
いものは、出来るだけ別々の出力バッファ群に割り当て
ると、より効果的である。
は、大部分は出力バッファ群７〜９の出力バッファ１０
によって出力している。各出力バッファ１０の出力は、
同時論理反転動作（本実施例ではおよそ０〜３０ｎｓの
時間内の論理反転動作を同時とみる）する可能性の大き
いものは、出来るだけ別々の出力バッファ群に割り当て
ると、より効果的である。
【００１０】この実施例の集積回路を動作テストすると
き、あるテストデータにおいて出力バッファ１０の出力
同時論理反転動作数が制限値を越えたとする。通常は、
入力端子１−１，１−２のＡ，Ｂ入力を“１”とする
と、デコーダ２の出力端子４の出力は、“０”である。
よってＮＡＮＤゲート４，５，６の出力は、全て“１”
となり、出力バッファ群７〜９内の全出力バッファ１０
は、通常出力状態となる。
き、あるテストデータにおいて出力バッファ１０の出力
同時論理反転動作数が制限値を越えたとする。通常は、
入力端子１−１，１−２のＡ，Ｂ入力を“１”とする
と、デコーダ２の出力端子４の出力は、“０”である。
よってＮＡＮＤゲート４，５，６の出力は、全て“１”
となり、出力バッファ群７〜９内の全出力バッファ１０
は、通常出力状態となる。
【００１１】このとき出力同時論理反転動作数が制限値
を越えると、まず、入力端子１−１，１−２のＡ，Ｂ入
力（テストデータの一部でもある）を“０”とする。こ
れにより、デコーダ２の出力端子０の出力が“０”，そ
の他の出力端子１，２，３の出力が“１”，“０”，
“０”となる。この結果出力バッファ群７内の出力バッ
ファ１０のみが通常出力状態のままであり、出力バッフ
ァ群８，９内の出力バッファ１０は、高インピーダンス
状態となり、出力信号の変動を止める。
を越えると、まず、入力端子１−１，１−２のＡ，Ｂ入
力（テストデータの一部でもある）を“０”とする。こ
れにより、デコーダ２の出力端子０の出力が“０”，そ
の他の出力端子１，２，３の出力が“１”，“０”，
“０”となる。この結果出力バッファ群７内の出力バッ
ファ１０のみが通常出力状態のままであり、出力バッフ
ァ群８，９内の出力バッファ１０は、高インピーダンス
状態となり、出力信号の変動を止める。
【００１２】また、入力端子１−１，１−２のＡ，Ｂ入
力を“０”，“１”とした場合上述と同様の制御によ
り、出力バッファ群８内の出力バッファ１０を通常出力
状態にし、出力バッファ群７，９内の出力バッファ１０
を高インピーダンス状態にする事が出来る。そしてま
た、入力端子１−１，１−２のＡ，Ｂ入力を“１”，
“０”とした場合、上述と同様の制御により、出力バッ
ファ群９内の出力バッファ１０を通常出力状態にし、出
力バッファ群７，８内の出力バッファ１０を高インピー
ダンス状態にする事が出来る。
力を“０”，“１”とした場合上述と同様の制御によ
り、出力バッファ群８内の出力バッファ１０を通常出力
状態にし、出力バッファ群７，９内の出力バッファ１０
を高インピーダンス状態にする事が出来る。そしてま
た、入力端子１−１，１−２のＡ，Ｂ入力を“１”，
“０”とした場合、上述と同様の制御により、出力バッ
ファ群９内の出力バッファ１０を通常出力状態にし、出
力バッファ群７，８内の出力バッファ１０を高インピー
ダンス状態にする事が出来る。
【００１３】図２は本実施例の試験時における制御入力
信号と出力バッファ群の出力信号との波形の一例を示す
図である。
信号と出力バッファ群の出力信号との波形の一例を示す
図である。
【００１４】次に、本実施例の試験時の動作について図
１，図２を用いて説明する。
１，図２を用いて説明する。
【００１５】図２において、Ｎは通常出力状態、Ｚは高
インピーダンス状態を表わす。
インピーダンス状態を表わす。
【００１６】まず、論理シミュレーションテストで、本
実施例の集積回路の出力バッファ群７，８，９に出力同
時論理反転動作制限を越えるテストサイクルが発生した
とする。次に、このテストサイクル時の出力バッファ群
別の制限値オーバー出力数を予め調査し、その分布を明
確にする。この時、仮に最も制限値オーバー出力数の多
い出力バッファ群が、出力バッファ群８であった場合、
図２に示すテストサイクルを入力端子１−１，１−２に
与えてやる。この結果、入力端子１−１，１−２の入力
信号Ａ，Ｂの値が“０”，“１”の時、出力バッファ群
７，９が高インピーダンス状態（Ｚ）となり、同一タイ
ミングでの出力バッファ群７，８，９の全出力端子の状
態変化が防止されるため、大部分の同時論理反転動作制
限を回避することができる。
実施例の集積回路の出力バッファ群７，８，９に出力同
時論理反転動作制限を越えるテストサイクルが発生した
とする。次に、このテストサイクル時の出力バッファ群
別の制限値オーバー出力数を予め調査し、その分布を明
確にする。この時、仮に最も制限値オーバー出力数の多
い出力バッファ群が、出力バッファ群８であった場合、
図２に示すテストサイクルを入力端子１−１，１−２に
与えてやる。この結果、入力端子１−１，１−２の入力
信号Ａ，Ｂの値が“０”，“１”の時、出力バッファ群
７，９が高インピーダンス状態（Ｚ）となり、同一タイ
ミングでの出力バッファ群７，８，９の全出力端子の状
態変化が防止されるため、大部分の同時論理反転動作制
限を回避することができる。
【００１７】
【発明の効果】以上説明したように本発明は、複数の論
理回路それぞれに対する３ステート出力の出力バッファ
群と、複数の出力バッファ群の各出力を群別に出力すべ
く複数の出力バッファ群を制御する制御回路とを有する
ことにより、テスト時、出力バッファを任意の群ごとに
制御できるので、出力同時論理反転動作数制限を越える
事を回避することができる効果がある。また、このこと
により、回路のテストデータ作成工数の大幅削減を可能
にする効果がある。
理回路それぞれに対する３ステート出力の出力バッファ
群と、複数の出力バッファ群の各出力を群別に出力すべ
く複数の出力バッファ群を制御する制御回路とを有する
ことにより、テスト時、出力バッファを任意の群ごとに
制御できるので、出力同時論理反転動作数制限を越える
事を回避することができる効果がある。また、このこと
により、回路のテストデータ作成工数の大幅削減を可能
にする効果がある。
【図１】本発明の一実施例の集積回路を示すブロック図
である。
である。
【図２】本実施例の試験時における制御入力信号と出力
バッファ群の出力信号との波形の一例を示す図である。
バッファ群の出力信号との波形の一例を示す図である。
１−１，１−２ 入力端子 ２ デコーダ ３ イネーブル端子 ４，５，６ ＮＡＮＤ回路 ７，８，９ 出力バッファ群 １０ ３ステート出力バッファ（出力バッファ）
Claims (1)
- 【請求項１】 複数の論理回路それぞれに対する３ステ
ート出力の出力バッファ群と、前記複数の出力バッファ
群の各出力を群別に出力すべく前記複数の出力バッファ
群を制御する制御回路とを有することを特徴とする集積
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4099068A JPH05297072A (ja) | 1992-04-20 | 1992-04-20 | 集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4099068A JPH05297072A (ja) | 1992-04-20 | 1992-04-20 | 集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05297072A true JPH05297072A (ja) | 1993-11-12 |
Family
ID=14237514
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4099068A Withdrawn JPH05297072A (ja) | 1992-04-20 | 1992-04-20 | 集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05297072A (ja) |
-
1992
- 1992-04-20 JP JP4099068A patent/JPH05297072A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990706 |