JPH02162272A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPH02162272A JPH02162272A JP63317966A JP31796688A JPH02162272A JP H02162272 A JPH02162272 A JP H02162272A JP 63317966 A JP63317966 A JP 63317966A JP 31796688 A JP31796688 A JP 31796688A JP H02162272 A JPH02162272 A JP H02162272A
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- Japan
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- input
- test
- signal
- input terminal
- signals
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- Pending
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- 239000004065 semiconductor Substances 0.000 title claims description 15
- 238000012360 testing method Methods 0.000 claims abstract description 52
- 238000010586 diagram Methods 0.000 description 6
- 238000000034 method Methods 0.000 description 3
- 230000007547 defect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000001514 detection method Methods 0.000 description 1
- 238000011990 functional testing Methods 0.000 description 1
- 230000002250 progressing effect Effects 0.000 description 1
- 238000012795 verification Methods 0.000 description 1
Landscapes
- Tests Of Electronic Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路装置に係り、ひとまとまりの機
能を有するブロックを回路分割して独立させ、外部入力
端子により直接制御して試験できる半導体集積回路に関
する。
能を有するブロックを回路分割して独立させ、外部入力
端子により直接制御して試験できる半導体集積回路に関
する。
近年、半導体集積回路技術の発展は、目覚ましく、半導
体集積回路の大規模化、複合化は加速度的に進んでいる
。また、これに伴い、半導体集積回路の機能試験を効率
良く、かつ不良を高い割合で検出することが製品のコス
ト及び信頼性を決める一つの要因となってきている。
体集積回路の大規模化、複合化は加速度的に進んでいる
。また、これに伴い、半導体集積回路の機能試験を効率
良く、かつ不良を高い割合で検出することが製品のコス
ト及び信頼性を決める一つの要因となってきている。
この機能試験を効率良く、かつ不良を高い割合で検出す
る方法として、回路分割法が用いられることが多い。こ
の回路分割法は、大規模回路に搭載され九Ｒ，ＡＭ（ラ
ンダム・アクセス・メモリ）やＲＯＭ（リード・オンリ
・メモリ）、あるいはあるまとまった機能を有する回路
の集合をそれぞれ機能ブロックとして分割し、回路全体
の機能の検証とは別に、各機能ブロック毎の機能の検証
を行なうものである。
る方法として、回路分割法が用いられることが多い。こ
の回路分割法は、大規模回路に搭載され九Ｒ，ＡＭ（ラ
ンダム・アクセス・メモリ）やＲＯＭ（リード・オンリ
・メモリ）、あるいはあるまとまった機能を有する回路
の集合をそれぞれ機能ブロックとして分割し、回路全体
の機能の検証とは別に、各機能ブロック毎の機能の検証
を行なうものである。
例えば、第３図に示すように、機能ブロック３１．３２
．３３には各々前段回路４から出力される通常入力ピン
５と機能検証を行なうためのテスト入力ピン６とが設け
てあシ、テスト入力ピン６は外部から直接アクセスでき
るように、外部入力端子Ｉｍｎ （ｍ＝Ｉ Ｈ２ｇ ３
） ・” ＋ ”＝ １ ＋ ２ ＋ ３ ＋ ”・
）と１対１で接続されている。ピン５からの通常入力と
ピン６からのテスト入力との切換えは、セレクタ回路２
を介して、テストモード切換信号ＴＭで制御される。テ
ストモード時には、機能ブロック３１．３２．３３のう
ちデコーダ８によって選択された機能ブロックのみの結
果が、バス７を介して出力され機能を検証することがで
きる。
．３３には各々前段回路４から出力される通常入力ピン
５と機能検証を行なうためのテスト入力ピン６とが設け
てあシ、テスト入力ピン６は外部から直接アクセスでき
るように、外部入力端子Ｉｍｎ （ｍ＝Ｉ Ｈ２ｇ ３
） ・” ＋ ”＝ １ ＋ ２ ＋ ３ ＋ ”・
）と１対１で接続されている。ピン５からの通常入力と
ピン６からのテスト入力との切換えは、セレクタ回路２
を介して、テストモード切換信号ＴＭで制御される。テ
ストモード時には、機能ブロック３１．３２．３３のう
ちデコーダ８によって選択された機能ブロックのみの結
果が、バス７を介して出力され機能を検証することがで
きる。
従来の回路構成では、選択された機能ブロックの入力端
子と、この機能ブロックへテスト信号を入力するための
試験用の外部入力端子とは１対１に接続されておシ、機
能ブロックへの入力は外部入力端子からダイレクトに入
力される。
子と、この機能ブロックへテスト信号を入力するための
試験用の外部入力端子とは１対１に接続されておシ、機
能ブロックへの入力は外部入力端子からダイレクトに入
力される。
前述した従来の外部入出力端子Ｉｍｎと選択された機能
ブロックの入出力端子を１対１で接続する構成では、機
能ブロックの入出力端子数が試験用に使用可能な外部入
出力端子数よりも多い場合、試験のために外部入出力端
子を増設しなければならず、パッケージによるビン数制
限で端子を増設することが不可能な場合は、機能ブロッ
クの試験が行なえないという欠点がある。
ブロックの入出力端子を１対１で接続する構成では、機
能ブロックの入出力端子数が試験用に使用可能な外部入
出力端子数よりも多い場合、試験のために外部入出力端
子を増設しなければならず、パッケージによるビン数制
限で端子を増設することが不可能な場合は、機能ブロッ
クの試験が行なえないという欠点がある。
本発明の目的は、前記欠点が解決され、機能ブロックが
多くとも、外部入出力端子を増設する必要がなく、容易
に試験が行えるようにした半導体集積回路装置を提供す
ることにある。
多くとも、外部入出力端子を増設する必要がなく、容易
に試験が行えるようにした半導体集積回路装置を提供す
ることにある。
本発明の構成は、回路内に機能ブロックを含んだ半導体
集積回路装置において、前記機能ブロックの入力端子数
より少ない数の外部入力端子を設け、前記外部入力端子
を用いて前記機能ブロックのテスト入力信号をシリアル
に入力し、かつ入力された前記シリアルな信号の組合せ
をパラレルな信号の組合せに変換する手段を設け、前記
パラレルな信号の組合せをほぼ同時に前記機能ブロック
へ入力する手段を設けたことを特徴とする。
集積回路装置において、前記機能ブロックの入力端子数
より少ない数の外部入力端子を設け、前記外部入力端子
を用いて前記機能ブロックのテスト入力信号をシリアル
に入力し、かつ入力された前記シリアルな信号の組合せ
をパラレルな信号の組合せに変換する手段を設け、前記
パラレルな信号の組合せをほぼ同時に前記機能ブロック
へ入力する手段を設けたことを特徴とする。
次に図面を参照して本発明を説明する。
第１図は本発明の一実施例の半導体集積回路装置を示す
回路ブロック図である。第１図において。
回路ブロック図である。第１図において。
本実施例は、入力端子ＩＩ 、Ｉ２．Ｉ３がそれぞれテ
スト用のデータ（Ｄａｔａ）入力端子として、レジスタ
１を動かすためのクロック（ＣＬＫ）入力端子として、
レジスタ１内にためられたデータを機能ブロック３１，
３２．３３にほぼ同時に送り込む合図となるコントロー
ル（ＣＴＬ）信号端子として流用される。
スト用のデータ（Ｄａｔａ）入力端子として、レジスタ
１を動かすためのクロック（ＣＬＫ）入力端子として、
レジスタ１内にためられたデータを機能ブロック３１，
３２．３３にほぼ同時に送り込む合図となるコントロー
ル（ＣＴＬ）信号端子として流用される。
本実施例は％Ｄａｔａ入力端子Ｉｆ、クロック（ＣＬＫ
）入力端子Ｉ ２ 、ＣＴＬ入力端子Ｉ３とを入力とす
るレジスタ１と、入力端子５からの通常入力とレジスタ
１からの入力端子６のテスト入力とのうちどちらかをテ
ストモード切換端子ＴＭの入力で選択する多数のセレク
タ回路２．と、これらセレクタ回路２の出力を入力とし
デコーダ８からの出力で動作する機能ブロック３１，３
２．３３と、入力端子８１．８２からの入力を解読して
機能ブロック３１，３２．３３を順に動作させるデコー
ダ８と、出力端子Ｏを出力とするバッファ９と機能ブロ
ック３１．３２．３３との間のバス７とを含み、構成さ
れる。
）入力端子Ｉ ２ 、ＣＴＬ入力端子Ｉ３とを入力とす
るレジスタ１と、入力端子５からの通常入力とレジスタ
１からの入力端子６のテスト入力とのうちどちらかをテ
ストモード切換端子ＴＭの入力で選択する多数のセレク
タ回路２．と、これらセレクタ回路２の出力を入力とし
デコーダ８からの出力で動作する機能ブロック３１，３
２．３３と、入力端子８１．８２からの入力を解読して
機能ブロック３１，３２．３３を順に動作させるデコー
ダ８と、出力端子Ｏを出力とするバッファ９と機能ブロ
ック３１．３２．３３との間のバス７とを含み、構成さ
れる。
通常モードの場合は、機能ブロック３１．３２゜３３は
前段回路からの出力信号を入力端子５の入力信号として
うけとるが、テストモードの場合、テストモード切換端
子ＴＭからの入力信号によって、セレクタ回路２がテス
トモードに切換えられ、機能ブロック３１，３２．３３
にはテスト入力端子６のテスト信号が入力される。例え
ば、機能ブロック３１．３２．３３のうち機能ブロック
３１を選択してテストする場合、機能ブロック３１０入
力端子が８本であったとすると、レジスタ１には８個の
フリップフロップと８個のラッチ回路を内蔵させておく
。入力端子ｌ】からのテスト信号の組合せはシリアルに
入力され、入力端子Ｉ２からのクロック信号によって順
次シフトされ、８個の７リツプフロツプ、全てにデータ
の入力が終わった時点で入力端子１３からの信号で８個
のラッチ回路が開き、はぼ同時に機能ブロック３１ヘテ
スト信号が入力される。よって、本来テスト信号を入力
するために、８本の外部入力端子が必要であったのに対
し、本実施例では、データとクロックと、コントロール
との各信号を入力するのに最低３本ですみ、テスト用の
ピン数の削減が可能となる。
前段回路からの出力信号を入力端子５の入力信号として
うけとるが、テストモードの場合、テストモード切換端
子ＴＭからの入力信号によって、セレクタ回路２がテス
トモードに切換えられ、機能ブロック３１，３２．３３
にはテスト入力端子６のテスト信号が入力される。例え
ば、機能ブロック３１．３２．３３のうち機能ブロック
３１を選択してテストする場合、機能ブロック３１０入
力端子が８本であったとすると、レジスタ１には８個の
フリップフロップと８個のラッチ回路を内蔵させておく
。入力端子ｌ】からのテスト信号の組合せはシリアルに
入力され、入力端子Ｉ２からのクロック信号によって順
次シフトされ、８個の７リツプフロツプ、全てにデータ
の入力が終わった時点で入力端子１３からの信号で８個
のラッチ回路が開き、はぼ同時に機能ブロック３１ヘテ
スト信号が入力される。よって、本来テスト信号を入力
するために、８本の外部入力端子が必要であったのに対
し、本実施例では、データとクロックと、コントロール
との各信号を入力するのに最低３本ですみ、テスト用の
ピン数の削減が可能となる。
本実施例では、機能ブロックの入力端子数より少ない数
の外部入力端子から入力されたテスト信号をパラレルな
信号に変換し、変換されたパラレルな信号を試験される
機能ブロックへほぼ同時に入力する。
の外部入力端子から入力されたテスト信号をパラレルな
信号に変換し、変換されたパラレルな信号を試験される
機能ブロックへほぼ同時に入力する。
第２図は本発明の他の実施例の半導体集積回路装置を示
す回路図である。第２図において、本実施例では、機能
ブロック３への入力は、複数のレジスタ１１．１２を用
いて行ない、かつ従来の１対１に接続する回路も取り入
れている。
す回路図である。第２図において、本実施例では、機能
ブロック３への入力は、複数のレジスタ１１．１２を用
いて行ない、かつ従来の１対１に接続する回路も取り入
れている。
第２図に示すように、機能ブロック３を８ｂｉｔ／ ２
５６ ｗｏｒｄのＲＡＭとすると、レジスタ１１へは入
力端子工１からアドレス（Ａｄｄｒｅｓｓ ）信号が、
レジスタ１２へは入力端子工２からデータ（Ｄａ ｔ
ａ ）が入力され、入力端子Ｉ３からのクロック（ＣＬ
Ｋ）信号によってアドレス信号とデータはシフトされ、
８ｂｉｔそろったところで、入力端子Ｉ４からの制御（
ＣＴＬ ）信号で、レジスタ１１．１２からＲＡＭから
なる機能ブロックへほぼ同時にアドレス信号とデータと
が入力される。また、入力端子Ｉ５゜Ｉ６．Ｉ７からは
、ダイレクトにテスト信号が入力される。よって、本来
テスト用として必要な外部入力端子は、アドレス用８本
とデータ用８本とコントロール用３本との合計１９本で
あったが、本実施例では、アドレス用１本とデータ用１
本とレジスタコントロール用１本とクロック用１本とＲ
ＡＭコントロール用の３本との合計７本となυ１２本削
減できる。また、２本の端子からテスト信号を入力する
ため、１本の端子のみでテスト信号を入力する場合にく
らべて、パターン数が半分ですむという利点もある。
５６ ｗｏｒｄのＲＡＭとすると、レジスタ１１へは入
力端子工１からアドレス（Ａｄｄｒｅｓｓ ）信号が、
レジスタ１２へは入力端子工２からデータ（Ｄａ ｔ
ａ ）が入力され、入力端子Ｉ３からのクロック（ＣＬ
Ｋ）信号によってアドレス信号とデータはシフトされ、
８ｂｉｔそろったところで、入力端子Ｉ４からの制御（
ＣＴＬ ）信号で、レジスタ１１．１２からＲＡＭから
なる機能ブロックへほぼ同時にアドレス信号とデータと
が入力される。また、入力端子Ｉ５゜Ｉ６．Ｉ７からは
、ダイレクトにテスト信号が入力される。よって、本来
テスト用として必要な外部入力端子は、アドレス用８本
とデータ用８本とコントロール用３本との合計１９本で
あったが、本実施例では、アドレス用１本とデータ用１
本とレジスタコントロール用１本とクロック用１本とＲ
ＡＭコントロール用の３本との合計７本となυ１２本削
減できる。また、２本の端子からテスト信号を入力する
ため、１本の端子のみでテスト信号を入力する場合にく
らべて、パターン数が半分ですむという利点もある。
尚、セレクタ回路２は、入力端子５からの通常入力とレ
ジスタ１１又はレジスタ１２からの入力端子６のテスト
入力とのうちどちらかを選択して、機能ブロック３へ出
力する第１の群と、入力端子Ｉ５．Ｉ６．Ｉ７からの入
力端子６のテスト入力と入力端子５の通常入力とのうち
どちらかを選択して、機能ブロック３へ出力する第２の
群とからなる。
ジスタ１１又はレジスタ１２からの入力端子６のテスト
入力とのうちどちらかを選択して、機能ブロック３へ出
力する第１の群と、入力端子Ｉ５．Ｉ６．Ｉ７からの入
力端子６のテスト入力と入力端子５の通常入力とのうち
どちらかを選択して、機能ブロック３へ出力する第２の
群とからなる。
本実施例は、機能ブロックの入力端子数よりも少ない数
の外部入力端子を用いて、前記機能ブロックのテスト信
号の組合せをシリアルに入力し、かつ入力された組合せ
がシリアルな信号を組合せがパラレルな信号に変換し、
このパラレルな信号をほぼ同時に前記機能ブロックへ入
力する手段を有する。
の外部入力端子を用いて、前記機能ブロックのテスト信
号の組合せをシリアルに入力し、かつ入力された組合せ
がシリアルな信号を組合せがパラレルな信号に変換し、
このパラレルな信号をほぼ同時に前記機能ブロックへ入
力する手段を有する。
以上説明したように、本発明は、機能ブロックのテスト
入力信号の組合せを、この機能ブロックの入力端子数よ
り少ない数の外部入力端子を用いて、シリアルに入力し
、入力されたこのシリアルなデータをパラレルなデータ
に変快し、そのパラレルなデータをほぼ同時に前記機能
ブロックに入力するように回路を構成することにより、
試験に使用できる外部入出力端子数が機能ブロックの入
出力端子数より少ない場合でも、必要な試験が可能とな
るという効果がある。
入力信号の組合せを、この機能ブロックの入力端子数よ
り少ない数の外部入力端子を用いて、シリアルに入力し
、入力されたこのシリアルなデータをパラレルなデータ
に変快し、そのパラレルなデータをほぼ同時に前記機能
ブロックに入力するように回路を構成することにより、
試験に使用できる外部入出力端子数が機能ブロックの入
出力端子数より少ない場合でも、必要な試験が可能とな
るという効果がある。
第１図は本発明の一実施例の半導体集積回路装置を示す
回路ブロック図、第２図は本発明の他の実施例の半導体
集積回路装置を示す回路ブロック図、第３図は従来例の
半導体集積回路装置を示す回路ブロック図である。 １．１１．１２・・・レジスタ、２・・・セレクタ回路
、３．３１，３２．３３・・・機能ブロック、４・・・
前段回路、５・・・通常入力端子、６・・・テスト入力
端子、７・・・バス、８・・・デコーダ、Ｉｌｌ〜１１
ｎ 、 Ｌ２１〜Ｉ２ｎ、 Ｉ３１〜Ｉａｎ、ＩＩ〜Ｉ
５・・・外部入力端子、０・・・外部出力端子、ＴＭ・
・・テストモード切換端子、８１．８２・・・デコーダ
への入力端子。 代理人 弁理士 内 原 晋 第 図
回路ブロック図、第２図は本発明の他の実施例の半導体
集積回路装置を示す回路ブロック図、第３図は従来例の
半導体集積回路装置を示す回路ブロック図である。 １．１１．１２・・・レジスタ、２・・・セレクタ回路
、３．３１，３２．３３・・・機能ブロック、４・・・
前段回路、５・・・通常入力端子、６・・・テスト入力
端子、７・・・バス、８・・・デコーダ、Ｉｌｌ〜１１
ｎ 、 Ｌ２１〜Ｉ２ｎ、 Ｉ３１〜Ｉａｎ、ＩＩ〜Ｉ
５・・・外部入力端子、０・・・外部出力端子、ＴＭ・
・・テストモード切換端子、８１．８２・・・デコーダ
への入力端子。 代理人 弁理士 内 原 晋 第 図
Claims (1)
- 回路内に機能ブロックを含んだ半導体集積回路装置にお
いて、前記機能ブロックの入力端子数より少ない数の外
部入力端子を設け、前記外部入力端子を用いて前記機能
ブロックのテスト入力信号をシリアルに入力し、かつ入
力された前記シリアルな信号の組合せをパラレルな信号
の組合せに変換する手段を設け、前記パラレルな信号の
組合せをほぼ同時に前記機能ブロックへ入力する手段を
設けたことを特徴とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63317966A JPH02162272A (ja) | 1988-12-15 | 1988-12-15 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63317966A JPH02162272A (ja) | 1988-12-15 | 1988-12-15 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02162272A true JPH02162272A (ja) | 1990-06-21 |
Family
ID=18093984
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63317966A Pending JPH02162272A (ja) | 1988-12-15 | 1988-12-15 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02162272A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6041774A (ja) * | 1983-08-18 | 1985-03-05 | Sanyo Electric Co Ltd | 非水電解液電池 |
| JPS6077518A (ja) * | 1983-10-05 | 1985-05-02 | Nec Corp | 集積回路 |
| JPS6161428A (ja) * | 1984-09-03 | 1986-03-29 | Toshiba Seiki Kk | Ｘｙテ−ブル駆動方法 |
-
1988
- 1988-12-15 JP JP63317966A patent/JPH02162272A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6041774A (ja) * | 1983-08-18 | 1985-03-05 | Sanyo Electric Co Ltd | 非水電解液電池 |
| JPS6077518A (ja) * | 1983-10-05 | 1985-05-02 | Nec Corp | 集積回路 |
| JPS6161428A (ja) * | 1984-09-03 | 1986-03-29 | Toshiba Seiki Kk | Ｘｙテ−ブル駆動方法 |
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