JPS61121523A - 論理集積回路装置 - Google Patents
論理集積回路装置Info
- Publication number
- JPS61121523A JPS61121523A JP59243101A JP24310184A JPS61121523A JP S61121523 A JPS61121523 A JP S61121523A JP 59243101 A JP59243101 A JP 59243101A JP 24310184 A JP24310184 A JP 24310184A JP S61121523 A JPS61121523 A JP S61121523A
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- Japan
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- output
- logic
- integrated circuit
- control
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- Pending
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00346—Modifications for eliminating interference or parasitic voltages or currents
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- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Tests Of Electronic Circuits (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、多数の出力バッファを有する論理集積回路
装置に関し、特にそのテスト時に出力バッファの出力レ
ベルの概略開時変化に起因して誘発される電源ノイズを
低減できるようにしたものに関するものである。
装置に関し、特にそのテスト時に出力バッファの出力レ
ベルの概略開時変化に起因して誘発される電源ノイズを
低減できるようにしたものに関するものである。
通常の論理集積回路装置は、第３図に示すように内部ゲ
ートで構成された所定の論理処理機能を有する論理回路
ブロックＬＧと、その論理回路ブロックＬＧへの信号入
力手段としての入力バッファＩＢＩ〜ＩＢｎ及び信号出
力手段としての出力バッファＯＢＩ〜ＯＢｍを有してい
る。なお、８１〜Ｓｍは論理回路ブロックＬＧの出力信
号、■１〜Ｉｎ及び０１〜Ｏｍは本論理集積回路装置の
入力及び出力端子である。
ートで構成された所定の論理処理機能を有する論理回路
ブロックＬＧと、その論理回路ブロックＬＧへの信号入
力手段としての入力バッファＩＢＩ〜ＩＢｎ及び信号出
力手段としての出力バッファＯＢＩ〜ＯＢｍを有してい
る。なお、８１〜Ｓｍは論理回路ブロックＬＧの出力信
号、■１〜Ｉｎ及び０１〜Ｏｍは本論理集積回路装置の
入力及び出力端子である。
ここで、一般的には入力バッファ、内部ゲート及び出力
バッファを構成する論理回路へ給電するための電源ライ
ン及び電源ピンは、全論理回路に共通して形成される。
バッファを構成する論理回路へ給電するための電源ライ
ン及び電源ピンは、全論理回路に共通して形成される。
ところで、各論理ゲートの出力レベルの変化に伴い回路
電流が変化するため、論理集積回路に供給される電源電
流も変化するが、特に出力バッファの出力レベルの変化
に伴う回路電流の変化は、通常式カバソファ及び内部ゲ
ートに比して大きく、過渡的な電源電流の変化が大きい
。また、論理集積回路装置が多数の出力バッファを有す
る場合には、複数の出力バッファが概略同時にスイッチ
ングする可能性が太き（、出力バッファのスイッチング
に同期した過渡的な電源電流が大きくなる。
電流が変化するため、論理集積回路に供給される電源電
流も変化するが、特に出力バッファの出力レベルの変化
に伴う回路電流の変化は、通常式カバソファ及び内部ゲ
ートに比して大きく、過渡的な電源電流の変化が大きい
。また、論理集積回路装置が多数の出力バッファを有す
る場合には、複数の出力バッファが概略同時にスイッチ
ングする可能性が太き（、出力バッファのスイッチング
に同期した過渡的な電源電流が大きくなる。
このような論理集積回路装置をテストする場合には、電
源ピン及び各信号ビンはソケット及びパフォーマンスポ
ード等の治具を介してテスタ上の電源及び信号端子にそ
れぞれ接続される。即ち、論理集積回路装置は治具に付
随する寄生インダクタンスを有する伝送系で給電される
。従って、特に出力バッファのスイッチング時に発生す
る過渡的な電源電流により給電系に過渡電圧が誘起され
、このため論理集積回路装置に印加される電源電圧が変
動する。Ｗち、出力バッファの出力レベルの変化に同期
して電源ピンに電源ノイズが誘起される。
源ピン及び各信号ビンはソケット及びパフォーマンスポ
ード等の治具を介してテスタ上の電源及び信号端子にそ
れぞれ接続される。即ち、論理集積回路装置は治具に付
随する寄生インダクタンスを有する伝送系で給電される
。従って、特に出力バッファのスイッチング時に発生す
る過渡的な電源電流により給電系に過渡電圧が誘起され
、このため論理集積回路装置に印加される電源電圧が変
動する。Ｗち、出力バッファの出力レベルの変化に同期
して電源ピンに電源ノイズが誘起される。
一方、入力信号ピンに印加される入力電圧はテスタの接
地電位を基準にして所望の値に設定される。このため、
論理集積回路装置の入力信号ピンに印加される正味の入
力電圧は電源ピンに誘起される電源ノイズ分だけ変化し
、テスト時の入力動作電圧マージンが低下する。この電
源ノイズは過渡的な電源電流に依存しており、過渡電流
が太きいほど、即ち、出力レベルが概略同時に変化する
出力バッファ数が多いほど、誘起される電源ノイズが大
きくなり、テスト時の入力動作電圧マージンが低下すφ
。
地電位を基準にして所望の値に設定される。このため、
論理集積回路装置の入力信号ピンに印加される正味の入
力電圧は電源ピンに誘起される電源ノイズ分だけ変化し
、テスト時の入力動作電圧マージンが低下する。この電
源ノイズは過渡的な電源電流に依存しており、過渡電流
が太きいほど、即ち、出力レベルが概略同時に変化する
出力バッファ数が多いほど、誘起される電源ノイズが大
きくなり、テスト時の入力動作電圧マージンが低下すφ
。
特に、多数の出力バッファを有する大規模な論理集積回
路装置では、論理機能の複雑性及び多様性等により、上
記出力レベルが概略同時変化する出力バッファ数を所定
値以下にしつつ論理機能を検証するためのテストパター
ンを作成することは非常に困難であり、むしろ、多数の
出力バッファが概略同時に変化する可能性が大きく、テ
スト時の入力動作電圧マージンが著しく低下し、最悪の
場合には誤動作を起こすという問題が発生する。
路装置では、論理機能の複雑性及び多様性等により、上
記出力レベルが概略同時変化する出力バッファ数を所定
値以下にしつつ論理機能を検証するためのテストパター
ンを作成することは非常に困難であり、むしろ、多数の
出力バッファが概略同時に変化する可能性が大きく、テ
スト時の入力動作電圧マージンが著しく低下し、最悪の
場合には誤動作を起こすという問題が発生する。
以上述べたように、従来の論理集積回路装置においては
、テスト時に出力バッファの出力レベルの概略同時変化
に起因して誘発される電源ノイズにより入力動作マージ
ンが低下するという問題があった・ 本発明は、かかる点に鑑みてなされたもので、全出力バ
ッファが同時に同一のレベル変化を生じることのない、
極めて効果的な論理集積回路装置を提供するものである
。
、テスト時に出力バッファの出力レベルの概略同時変化
に起因して誘発される電源ノイズにより入力動作マージ
ンが低下するという問題があった・ 本発明は、かかる点に鑑みてなされたもので、全出力バ
ッファが同時に同一のレベル変化を生じることのない、
極めて効果的な論理集積回路装置を提供するものである
。
この発明に係る論理集積回路装置は、論理回路ブロック
の出力毎に設けられた各出力バッファを所定の時間間隔
をおいて順次活性または不活性のいずれか一方の状態に
設定するよう制御信号を発生する制御回路を設けたもの
である。
の出力毎に設けられた各出力バッファを所定の時間間隔
をおいて順次活性または不活性のいずれか一方の状態に
設定するよう制御信号を発生する制御回路を設けたもの
である。
この発明においては、制御回路が所定の時間間隔をおい
て各出力バッファを順次活性化または不活性化してゆく
から、金山カバソファの出力レベルが同時に変化するこ
とがなくなる。
て各出力バッファを順次活性化または不活性化してゆく
から、金山カバソファの出力レベルが同時に変化するこ
とがなくなる。
以下、本発明の実施例を図について説明する。
第１図はこの発明の一実施例による論理集積回路装置を
示す図であり、特に２人力ＮＯＲゲート構成の出力バッ
ファを採用した論理集積回路装置にこの発明を通用した
例を示すものである。第１図において、各出力バッファ
ＯＢＩ〜ＯＢｍの一方の入力には論理回路ブロックＬＧ
の各出力信号８１〜Ｓｍが接続され、他方の入力には制
御回路ＣＧにより発生される制御信号ＣＳＩ〜Ｃ３ｍが
印加されている。ここで、制御信号Ｃ３Ｉ〜Ｃ８ｍが全
て低論理レベルの場合には、論理回路ブロックＬＧの出
力信号８１〜Ｓｍは出力バッファＯＢ１＝ＯＢｍにより
反転されその出力がそれぞれ出力端子０１〜Ｏｍに送出
される。一方、制御信号Ｃ８１〜Ｃ３ｍが全て高論理レ
ベルの場合には、論理回路ブロックＬＧの内部論理状態
に拘らず、出力バッファＯＢ１〜ＯＢｍの出力０１〜Ｏ
ｍは強制的に低論理レベルに設定される。即ち、制御回
路ＣＧは出力バッファを活性化させて論理回路ブロック
ＬＧの内部論理状態を取り出す機能と出力バッファを不
活性化させて強制的に出力レベルを低論理レベルに設定
する機能とを有しており、全出力バッファの制御を１個
の制御ピンＣで行うことができるものである。
示す図であり、特に２人力ＮＯＲゲート構成の出力バッ
ファを採用した論理集積回路装置にこの発明を通用した
例を示すものである。第１図において、各出力バッファ
ＯＢＩ〜ＯＢｍの一方の入力には論理回路ブロックＬＧ
の各出力信号８１〜Ｓｍが接続され、他方の入力には制
御回路ＣＧにより発生される制御信号ＣＳＩ〜Ｃ３ｍが
印加されている。ここで、制御信号Ｃ３Ｉ〜Ｃ８ｍが全
て低論理レベルの場合には、論理回路ブロックＬＧの出
力信号８１〜Ｓｍは出力バッファＯＢ１＝ＯＢｍにより
反転されその出力がそれぞれ出力端子０１〜Ｏｍに送出
される。一方、制御信号Ｃ８１〜Ｃ３ｍが全て高論理レ
ベルの場合には、論理回路ブロックＬＧの内部論理状態
に拘らず、出力バッファＯＢ１〜ＯＢｍの出力０１〜Ｏ
ｍは強制的に低論理レベルに設定される。即ち、制御回
路ＣＧは出力バッファを活性化させて論理回路ブロック
ＬＧの内部論理状態を取り出す機能と出力バッファを不
活性化させて強制的に出力レベルを低論理レベルに設定
する機能とを有しており、全出力バッファの制御を１個
の制御ピンＣで行うことができるものである。
ところで、制御回路ＣＧは入力バッファＩＢ。
とこのバッファＩｐｏより出力された制御信号を遅延さ
せる遅延ゲー）ＤＧＩ〜ＤＧｍが縦続接続されて構成さ
れた制御ゲート群ＣＧとからなるものであり、それぞれ
の遅延ゲートＤＧ１〜ＤＧｍの出力が出力バッファＯＢ
Ｉ〜ＯＢｍへの各制御信号Ｃ３Ｉ〜Ｃ３ｍとなる。従っ
て、制御ピンＣに印加される制御信号Ｃ８は順次遅延ゲ
ートＤＧ１〜ＤＧｍを伝播するため、順次遅延された制
御信号Ｃ８１〜Ｃ３ｍが生成され、これが出力バッファ
ＯＢＩ〜ＯＢｍに印加される。この際、各遅延ゲートＤ
ＣＩ〜ＤＧｍは出力バッファの出力レベルの遷移時間以
上の遅延時間を有するように設定される。
せる遅延ゲー）ＤＧＩ〜ＤＧｍが縦続接続されて構成さ
れた制御ゲート群ＣＧとからなるものであり、それぞれ
の遅延ゲートＤＧ１〜ＤＧｍの出力が出力バッファＯＢ
Ｉ〜ＯＢｍへの各制御信号Ｃ３Ｉ〜Ｃ３ｍとなる。従っ
て、制御ピンＣに印加される制御信号Ｃ８は順次遅延ゲ
ートＤＧ１〜ＤＧｍを伝播するため、順次遅延された制
御信号Ｃ８１〜Ｃ３ｍが生成され、これが出力バッファ
ＯＢＩ〜ＯＢｍに印加される。この際、各遅延ゲートＤ
ＣＩ〜ＤＧｍは出力バッファの出力レベルの遷移時間以
上の遅延時間を有するように設定される。
次に、上記構成に係る論理集積回路装置の動作について
説明する。
説明する。
通常の使用時には、制御ピンＣを低論理レベルに設定し
て全出力バッファを活性化することにより、従来の、制
御回路の設けられていない論理集積回路装置と同様に動
作する。
て全出力バッファを活性化することにより、従来の、制
御回路の設けられていない論理集積回路装置と同様に動
作する。
一方、テスト時には、制御回路ＣＧを動作させ出力バッ
ファへの制御信号Ｃ３Ｉ〜Ｃ３ｍを順次発生させること
により、いかなる時刻においても全出力バッファを同時
にスイッチングしないようにする。
ファへの制御信号Ｃ３Ｉ〜Ｃ３ｍを順次発生させること
により、いかなる時刻においても全出力バッファを同時
にスイッチングしないようにする。
第２図はテスト時における各部の波形を示すタイミング
チャートである。まず、制御ピンＣの電位を高論理レベ
ルに設定し、全出力バッファＯＢ１〜ＯＢｍを不活性化
した状態で、各入力ピン■１〜Ｉｎに所望の信号を印加
し論理回路ブロックＬＧの内部論理状態を設定する。こ
の際、金山カバソファＯＢＩ〜ＯＢｍの出力レベルは低
論理レベルに設定されているため、電源ノイズはほとん
ど誘起されない。次に制御ピンＣに低論理レベルを印加
すると、制御回路ＣＧを構成する遅延ゲートＤＣＩ〜Ｄ
Ｇｍにより制御信号が順次遅延して伝播するため、出力
バッファＯＢＩ〜ＯＢｍが順次活性化される。そして金
山カバソファＯＢＩ〜ＯＢｍが活性化された状態でテス
タはストローブ信号を発生して出力ビン０１〜Ｏｍより
出力信号を取り込み、これを検証する。その後、制御ピ
ンＣを高論理レベルに設定し順次出力バッファを不活性
化する。この一連の操作を各テストパターン毎に繰り返
す、この際、遅延ゲートＤＧ１〜ＤＧｍはその遅延時間
が出力バッファのスイッチング時間以上になるものを選
定する必要がある。
チャートである。まず、制御ピンＣの電位を高論理レベ
ルに設定し、全出力バッファＯＢ１〜ＯＢｍを不活性化
した状態で、各入力ピン■１〜Ｉｎに所望の信号を印加
し論理回路ブロックＬＧの内部論理状態を設定する。こ
の際、金山カバソファＯＢＩ〜ＯＢｍの出力レベルは低
論理レベルに設定されているため、電源ノイズはほとん
ど誘起されない。次に制御ピンＣに低論理レベルを印加
すると、制御回路ＣＧを構成する遅延ゲートＤＣＩ〜Ｄ
Ｇｍにより制御信号が順次遅延して伝播するため、出力
バッファＯＢＩ〜ＯＢｍが順次活性化される。そして金
山カバソファＯＢＩ〜ＯＢｍが活性化された状態でテス
タはストローブ信号を発生して出力ビン０１〜Ｏｍより
出力信号を取り込み、これを検証する。その後、制御ピ
ンＣを高論理レベルに設定し順次出力バッファを不活性
化する。この一連の操作を各テストパターン毎に繰り返
す、この際、遅延ゲートＤＧ１〜ＤＧｍはその遅延時間
が出力バッファのスイッチング時間以上になるものを選
定する必要がある。
このような本実施例装置によれば、スイッチングする出
力バッファは常に１（ｉ１以下となり、出力バッファの
概略同時スイッチングに起因する電源ノイズが抑制され
、テスト時の入力動作マージンが向上する。特に、多数
の出力バッファを有する論理集積回路装置において本方
式の制御回路を採用することにより、テスト時の入力動
作アージンを大幅に改善することができる。
力バッファは常に１（ｉ１以下となり、出力バッファの
概略同時スイッチングに起因する電源ノイズが抑制され
、テスト時の入力動作マージンが向上する。特に、多数
の出力バッファを有する論理集積回路装置において本方
式の制御回路を採用することにより、テスト時の入力動
作アージンを大幅に改善することができる。
なお、上記実施例では、ＮＯＲ形式の出力バッファを採
用したが、ＯＲ形式の出力バッファであってもよく、こ
の場合には出力バッファの不活性状態においては出力バ
ッファの出力レベルは高論理レベルに設定される。
用したが、ＯＲ形式の出力バッファであってもよく、こ
の場合には出力バッファの不活性状態においては出力バ
ッファの出力レベルは高論理レベルに設定される。
以上のように、本発明に係る論理集積回路装置ト時に金
山カバソファが同時に出力レベルを変化させることがな
くなり、電源電流変化が減少して電源電圧の変動が抑圧
され、これに基づく論理集積回路装置の誤動作の発生が
防止されるため、特に大規模な論理集積回路装置の試験
において顕著な効果が得られる。
山カバソファが同時に出力レベルを変化させることがな
くなり、電源電流変化が減少して電源電圧の変動が抑圧
され、これに基づく論理集積回路装置の誤動作の発生が
防止されるため、特に大規模な論理集積回路装置の試験
において顕著な効果が得られる。
第１図はこの発明の一実施例による論理集積回路装置の
構成図、第２図は該論理集積回路装置のテスト時のタイ
ミングを示す図、第３図は従来の論理集積回路装置を示
す構成図である。 ＬＧ・・・論理回路ブロック、３１〜Ｓｍ・・・出力信
号、０８１〜０３ｍ−出力バッファ、０１〜Ｏｍ・・・
出力端子、■１〜Ｉｎ・・・入力端子、ＩＢＩ〜■Ｂｎ
・・・入カバソファ、ＣＧ・・・制御回路、ＤＧＩ〜Ｄ
Ｇｍ・・・遅延ゲート、ＧＧ・・・制御ゲート群、Ｃ・
・・制御端子、Ｂ・・・入力バッファ、Ｃ３Ｉ〜Ｃ３ｍ
・・・出力バッファへの制御信号。 第１図 ０８１〜ＯＢｍ：出力八′７フへ ＧＧ −々−１道７″’ｙ’−ｔ−宅キＣ：餉やビン 第２図 第３図
構成図、第２図は該論理集積回路装置のテスト時のタイ
ミングを示す図、第３図は従来の論理集積回路装置を示
す構成図である。 ＬＧ・・・論理回路ブロック、３１〜Ｓｍ・・・出力信
号、０８１〜０３ｍ−出力バッファ、０１〜Ｏｍ・・・
出力端子、■１〜Ｉｎ・・・入力端子、ＩＢＩ〜■Ｂｎ
・・・入カバソファ、ＣＧ・・・制御回路、ＤＧＩ〜Ｄ
Ｇｍ・・・遅延ゲート、ＧＧ・・・制御ゲート群、Ｃ・
・・制御端子、Ｂ・・・入力バッファ、Ｃ３Ｉ〜Ｃ３ｍ
・・・出力バッファへの制御信号。 第１図 ０８１〜ＯＢｍ：出力八′７フへ ＧＧ −々−１道７″’ｙ’−ｔ−宅キＣ：餉やビン 第２図 第３図
Claims (3)
- （１）所定の論理処理機能を有し複数の出力信号を出力
する論理回路ブロックと、少なくとも前記出力信号の与
えられる入力と制御信号の与えられる入力とを備え前記
制御信号の有無に応じて前記ブロックの出力信号を外部
に送出する活性状態又はその送出レベルが前記ブロック
の出力信号のレベルに拘らず所定のレベルに固定される
不活性状態のいずれかに設定される、前記出力信号と同
数の出力バッファと、所定の時間間隔を置いて前記各出
力バッファを順次前記活性または不活性のいずれか一方
の状態に設定するための制御信号を発生する制御回路と
を備えたことを特徴とする論理集積回路装置。 - （２）前記制御回路は、テスト時外部からの制御信号が
印加される制御端子と、それぞれ所定の遅延時間を有す
る少なくとも前記出力バッファ数以上の遅延ゲートを直
列接続してなり初段の遅延ゲートの入力には前記制御端
子が接続されてなる制御ゲート群とを備え、前記各遅延
ゲートの出力からは前記各出力バッファの制御信号が取
出されていることを特徴とする特許請求の範囲第１項記
載の論理集積回路装置。 - （３）前記出力バッファは、多入力のＮＯＲゲート又は
ＯＲゲートであることを特徴とする特許請求の範囲第１
項又は第２項記載の論理集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59243101A JPS61121523A (ja) | 1984-11-16 | 1984-11-16 | 論理集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59243101A JPS61121523A (ja) | 1984-11-16 | 1984-11-16 | 論理集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61121523A true JPS61121523A (ja) | 1986-06-09 |
Family
ID=17098804
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59243101A Pending JPS61121523A (ja) | 1984-11-16 | 1984-11-16 | 論理集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61121523A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0431624A2 (en) * | 1989-12-08 | 1991-06-12 | Nec Corporation | Output circuit having large current driving capability without producing undesirable voltage fluctuations |
| EP0456419A2 (en) * | 1990-05-07 | 1991-11-13 | Ncr Corporation | Apparatus for driving a plurality of data output lines |
-
1984
- 1984-11-16 JP JP59243101A patent/JPS61121523A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0431624A2 (en) * | 1989-12-08 | 1991-06-12 | Nec Corporation | Output circuit having large current driving capability without producing undesirable voltage fluctuations |
| EP0456419A2 (en) * | 1990-05-07 | 1991-11-13 | Ncr Corporation | Apparatus for driving a plurality of data output lines |
| EP0456419A3 (en) * | 1990-05-07 | 1991-12-27 | Ncr Corporation | Apparatus for driving a plurality of data output lines |
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