JPH0485868A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は電界効果型トランジスタを含む半導体集積回路
、特に所要の当該トランジスタのゲート耐圧を改善する
ための技術に関し、例えば、外部電源を内部降圧して利
用するＭＯＳ（メタリ・オキサイド・セミコンダクタ）
型半導体集積回路に適用して有効な技術に関する。

〔従来の技術〕

ＭＯＳＦＥＴの微細化はスケーリング則を指標として進
められており１例えばスケーリングファフタをＫとする
と、チャンネル長及びチャンネル幅、並びにゲート酸化
膜厚の夫々が１／Ｋ、基板不純物濃度かに倍、そしてソ
ース・ドレイン深さが１／Ｋになり、このとき内部電界
を保持するために電源電圧を１／Ｋにすることにより、
デバイスの特性を劣化させることなく半導体集積回路（
以下ＬＳＩとも記す）としての信号伝播遅延時間が１／
Ｋに減少し、それと共に消費電力も減少させることがで
きる。しかしながら、実際にはシステムとの整合から電
源電圧を一定のままでデバイスの微細化が進められ、そ
の結果、デバイスにかかる電界強度や配線電流密度が増
し、ゲート酸化膜の経時的な破壊やトランジスタのホッ
トキャリア効果、さらには配線のエレクトロマイグレー
ションなど素子の信頼性に関わる問題を発生する。

このため、サブミクロン領域では、ゲート長の微細化や
ゲート酸化膜の薄膜化に対応していくために、電源電圧
を下げていくことが避けられず、システムとの整合を図
るための過渡的な段階においては、外部からは従来通り
の５ｖ電源を受けＬＳＩの内部電源電圧だけを下げてい
くやり方が採用される。

尚、スケーリング則に従ったＭＯＳＦＥＴの微細化につ
いて記載された文献の例としては昭和６２年９月２９日
に日刊工業新聞社発行のｒＣＭ○Ｓデバイスハンドブッ
ク」第９３１頁乃至第９３４頁がある。

〔発明が解決しようとする課題〕

しかしながら、外部からは従来通りの５Ｖ電源を受けＬ
ＳＩの内部電源電圧だけを下げていくやり方を採用して
も、従来のＭＯ５型半導体集積回路における夫々のＭＯ
ＳＦＥＴのゲート酸化膜の厚さは全て同一にされている
ため、システムに混在される５ｖ電源の別の半導体集積
回路から出力される信号振幅が５ｖであるような信号入
力に対しても、ゲート・ドレイン間又はゲート・ソース
間のゲート酸化膜が絶縁破壊する虞があった。特に、ア
ッパーサブミクロン領域ですら５■電源の使用はクリテ
ィカルな状態にあるため、０．５μｍ、０．２５μｍに
なるに従ってゲート酸化膜の絶縁破壊は事実上容認でき
ない状態にまでなると予想される。このゲート酸化膜の
絶縁破壊に対する耐圧（ゲート耐圧）はゲート酸化膜厚
に大きく依存し、そのゲート耐圧を上げるには膜厚を厚
くすることが必要になるが、素子を微細化するときに全
てのＭＯＳＦＥＴのゲート酸化膜を相対的に厚くするこ
とはゲート入力に対する応答を悪くシ。

若しくは相対的に回路の動作遅延が増すと予想されるた
め、実際には採用不可能である。

また、ＭＯＳＦＥＴは前述の如くスケーリング則に従う
ことによって動作速度の向上と電源電圧の低下が可能に
なるが、バイポーラトランジスタの場合には動作上少な
くとも０．８Ｖのようなベース・エミッタ間電圧が必要
になるため、ＭＯＳＦＥＴの微細化に伴ってＭＯＳＦＥ
Ｔ用の電源電圧が低くなってもバイポーラトランジスタ
の為の電源電圧低下には限界があり、ＭＯＳＦＥＴとバ
イポーラトランジスタが混在する半導体集積回路におい
て、バイポーラトランジスタの出力をゲートに受けるＭ
ＯＳＦＥＴにおいてもゲート耐圧を考慮しなければなら
ないことが本発明者によって見出された。

本発明の目的は、全体としての動作速度を犠牲にするこ
となく、外部入力に対するＭＯＳＦＥＴのゲート耐圧を
向上させることができる半導体集積回路を提供すること
にある。

本発明の別の目的は、ＭＯＳＦＥＴと共に集積化された
バイポーラトランジスタの出力をゲートに受けるＭＯＳ
ＦＥＴのゲート耐圧を向上させることができる半導体集
積回路を提供することにある。

本発明の前記並びにその他の目的と新規な特徴は本明細
書の記述並びに添付図面から明らかになるであろう。

〔課題を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば下記の通りである。

すなわち、外部からの入力信号を受ける入力用電界効果
型トランジスタを含む入力回路と、入力回路の出力を受
けて動作する内部回路とを含む半導体集積回路において
、前記入力用電界効果型トランジスタのゲート酸化膜を
、前記内部回路に含まれる電界効果型トランジスタのゲ
ート酸化膜よりも厚く形成するものである。

また、電界効果型トランジスタを含み、外部から供給さ
れる電源を内部降圧して利用する半導体集積回路におい
て、外部電源を受けて動作する電界効果型トランジスタ
のゲート酸化膜を、内部降圧電源を受けて動作する電界
効果型トランジスタのゲート酸化膜よりも厚く形成する
。

また、電界効果型トランジスタとバイポーラトランジス
タを含む半導体集積回路において、バイポーラトランジ
スタの出力を受ける電界効果型トランジスタのゲート酸
化膜を、電界効果型トランジスタの出力を受ける他の電
界効果型トランジスタのゲート酸化膜よりも厚く形成す
るものである。

〔作　用〕

上記した手段によれば、高いゲート耐圧を要するＭＯＳ
ＦＥＴのゲート酸化膜厚だけを相対的に厚くすることは
、全体としての動作速度を犠牲にすることなく、外部入
力などに対する電界効果型トランジスタのゲート耐圧を
向上させ、また、バイポーラトランジスタの出力をゲー
トに受ける電界効果型トランジスタのゲート耐圧を向上
させるものである。

Ｃ実　施　例〕 第３図には本発明の一実施例に係る半導体集積回路がブ
ロック図で示される。同図に示される半導体集積回路は
、特に制限されないが、公知の相補型ＭＯ５（以下単に
ＣＭＯＳとも記す）半導体集積回路製造技術によってシ
リコンのような１個の半導体基板に形成され、マイクロ
コンピュータ。

プロセッサ、メモリ、周辺コントローラなどとして構成
される。

この半導体集積回路は、外部からは従来通りの５ｖのよ
うな電源を受は半導体集積回路の内部電源だけを下げて
利用するようになっている。第１図において１は半導体
基板、２は外部と信号をやりとりするための入出力回路
、３は入出力回路２との間で情報をやりとりして動作す
る内部回路。

４は電源電圧変換回路である。

電源電圧変換回路４は、基準電圧のような参照電圧を生
成する回路と、５ｖのような相対的に高レベル側の電源
Ｖｄｄｌを外部から端子ＰＡＤ　１を介して受け、これ
をその参照電圧に従って例えば３，３ｖのような内部電
源Ｖｉｎｔに降圧する回路を含み、内部電源Ｖｉｎｔを
前記入出力回路２及び内部回路３に供給する。前記各回
路２，３゜４へのＯｖのような相対的に低レベル側の電
源Ｖｓｓは、外部から端子ＰＡＤ３を介して共通に与え
られる。前記入出力回路４は出力動作時におけるピーク
電流が大きくなると予想されるためこの入出力回路４に
は、外部電源Ｖｄｄｌの端子ＰＡＤ１とは別の端子ＰＡ
Ｄ２を介して５Ｖのような相対的に高レベル側の電源Ｖ
ｄｄ２が外部から与えられる。

第２図には前記入出力回路２に含まれる入力回路１０の
一例が示される。

１１は入力用の電極バット、１２は入力保護回路、１３
は電極パッド１１からの入力信号を受けるＣＭＯＳイン
バータ、１４は前記ＣＭＯＳインバータ１３の出力を受
けるＣ　Ｍ、　ＯＳインバータで前記内部回路３に含ま
れる。

入力保護回路１２は入力サージの急便な変化を緩和する
ための抵抗２０．入力サージを電源ラインに吸収するた
めのダイオードとして機能するｐチャンネル型ＭＯ５Ｆ
ＥＴ２１及びｎチャンネル型ＭＯ５ＦＥＴ２２によって
構成される。なお。

ダイオードとして機能するＭＯ５ＦＥＴ２１．２２は定
常状態において逆方向接続になっている。

前記ＣＭＯＳインバータ１３はｐチャンネル型ＭＯ５Ｆ
ＥＴ２４及びｎチャンネル型ＭＯ５ＦＥＴ２５によって
構成され、また、ＣＭＯＳインバータ１４はＰチャンネ
ル型ＭＯ５ＦＥＴ２６及びｎチャンネル型ＭＯ５ＦＥＴ
２７によって構成される。ＣＭＯＳインバータ１３の入
力には外部がら５■の振幅を持つ信号が与えられる。Ｃ
ＭＯＳインバータ１３の出力は、ＭＯＳＦＥＴのしきい
値調整により上限が３．３ｖとされ、これにより。

次段ＣＭＯＳインバータ１４には３．３ｖの振幅信号が
入力される。

ここで、外部入力信号を直接受けるＣＭＯＳインバータ
１３を構成するＭＯＳＦＥＴ２４．２５のゲート酸化膜
は、前記内部回路３に含まれるＭＯＳＦＥＴのゲート酸
化膜よりも厚く形成され、これによって、外部入力信号
を直接受けるＣＭＯＳインバータ１３のＭＯＳＦＥＴ２
４．２５は相対的にゲート耐圧が向上されている。例え
ば第１図において３０はＭＯＳＦＥＴ２４　（２５）　
のゲート酸化膜、３１はＭＯＳＦＥＴ２６　（２７）の
ゲート酸化膜であり、双方の膜厚はＷｌ＞Ｗ２の関係を
持つ。尚、第１図においてＧはゲート電極、Ｓはソース
電極、Ｄはドレイン電極である。また。

ＣＭＯＳインバータ１３に含まれるＭＯＳＦＥＴ２４．
２５に対しては、ＬＤＤ　（ライトリ−・ドープト・ド
レイン）と呼ばれる不純物濃度の薄いドレイン領域を設
けて、この部分の接合耐圧を通常のドレイン部より上げ
、ゲート電界の集中をこのＬＤＤ部分に限定させること
によって表面部分の耐圧低下を防止する手段や、ソース
・ドレイン開隔を長くすることによってパンチスルー耐
圧を上げるなど、その他の高耐圧構造を併用することが
可能であることはいうまでもない。

第４Ａ図にはＣＭＯＳインバータ１３をシリコンゲート
ルウェル構造で形成した場合のデバイス構造の一例断面
が示され、同様に第４Ｂ図にはＣＭＯＳインバータ１４
をシリコンゲートルウェル構造で形成した場合のデバイ
ス構造の一例断面が示される６各回において、４０はｎ
型シリコン基板、４１はｐ型ウェル領域、Ｄはドレイン
電極、Ｓはソース電極、Ｇはポリシリコンゲート電極。

４２はフィールド酸化膜、４３は絶縁膜、４４はアルミ
ニウム配線、４５は表面保護膜であり、４６はＭＯＳＦ
ＥＴ２４．２５の相対的に厚いゲート酸化膜、４７はＭ
ＯＳＦＥＴ２６．２７の相対的に薄いゲート酸化膜であ
る。

相互にゲート酸化膜の厚さを相違させるためのプロセス
としては、例えばゲート酸化膜形成工程を２工程で行う
ようにすることができる。即ち。

Ｐ型ウェル領域形成工程並びに素子領域形成工程を経た
後に、内部回路のＭＯＳに必要なゲート酸化膜厚を得る
ためのゲート酸化膜形成工程を全てのＭＯＳＦＥＴ形成
領域に施し、次いで、マスクパターンを代えて相対的に
ゲート酸化膜厚を厚くすべきＭＯＳＦＥＴ形成領域だけ
に対して再度ゲート酸化膜形成工程を行う。その後は、
しきい値制御工程、ゲート電極形成工程、ソース・ドレ
イン形成工程、配線工程などを経てデバイスを完成する
。尚、個々の工程それ自体の内容は公知であるのでその
詳細については説明を省略する。

相互にゲート酸化膜の厚さを相違させるプロセスは上記
内容に限定されず、レーザなどを用いて部分的に温度を
変えて選択的にシリコン酸化膜の膜厚制御が可能であれ
ばそのような手段を採用することもできる。

第５図にはＭＯＳＦＥＴとバイポーラトランジスタを含
む半導体集積回路に本発明を適用した場合の実施例が示
される。

第５図に示される半導体集積回路はＣＭＯ８回路で構成
された機能ブロック（ＣＭＯＳブロック）５０と、Ｂｉ
−ＣＭＯ５回路で構成された機能ブロック（Ｂｉ−ＣＭ
ＯＳブロック）５１を内部回路６に含み、Ｂ１−ＣＭＯ
Ｓブロック５１において出力段がバイポーラトランジス
タで構成された圧力回路（バイポーラ型出力回路）５２
が、ＣＭＯＳブロック５０におけるＭＯ５型入力回路５
３に結合されている。電源電圧変換回路７は外部電源Ｖ
ｄｄｌを降圧して内部電源Ｖｉｎｔを生成するが、その
レベルは特に制限されない。前記バイポーラ型出力回路
５２は外部電源Ｖｃｌｄｌが与えられて動作され、ＭＯ
３型入力回路５３は内部電源Ｖｉｎｔで動作される。こ
れは、バイポーラトランジスタの場合には動作１少なく
とも０．８Ｖのようなベース・エミッタ間電圧が必要に
なるため、ＭＯＳＦＥＴの微細化に伴ってＭＯＳＦＥＴ
用の電源電圧が低くなってもバイポーラトランジスタの
為の電源電圧低下には限界があるためである。このとき
、バイポーラトランジスタの出力を受けるＭＯＳＦＥＴ
のゲート酸化膜は、ＭＯＳＦＥＴの出力を受けるその他
のＭＯＳＦＥＴのゲート酸化膜よりも厚く形成され、ゲ
ート耐圧が向上されている。

上記実施例によれば以下の作用効果がある。

（１）外部からは従来通りの５ｖのような電源を受けＬ
ＳＩの内部電源電圧だけを下げていくやり方を採用して
、システムとの整合を図りつつ素子の微細化並びに動作
速度の向上を図っていくとき、内部回路よりも相対的に
電圧振幅の大きな信号をゲート電極に受ける入力回路の
ＭＯＳＦＥＴのゲート酸化膜厚を相対的に厚くすること
により、入力電圧条件の点においてクリティカルな状態
とされるようなＭＯＳＦＥＴだけに対して選択的にゲー
ト耐圧を向上させることがでる。したがって、スケーリ
ング則に従って微細化されることにより動作速度の向上
が図られるときＬＳＩ全体における動作速度を実質的に
低下させることなく、入力回路のゲート耐圧を上げるこ
とができる。尚、仮に入力保護回路の抵抗を大きくして
耐圧向上を図ろうとしても電圧振幅の大きな信号が入力
される状況においてはその入力保護抵抗の値が大きくて
もゲート電極には比較的大きな信号電圧が定常的に印加
されるため実質的なゲート耐圧向上にはならない。しか
も、入力保護抵抗の値をむやみに大きくすると入力信号
の伝達遅延を生ずる。

（２）入力初段のＭＯＳＦＥＴのゲート耐圧が向上され
ることにより、入力保護回路の抵抗値を小さくすること
が可能になり、その分チップ面積を小さくすることも可
能になる。

（３）バイポーラトランジスタは動作１少なくともＯ，
ＳＶのようなベース・エミッタ間電圧が必要になるため
、ＭＯＳＦＥＴの微細化に伴ってＭＯＳＦＥＴ用の電源
電圧が低くなってもバイポーラトランジスタの為の電源
電圧低下には限界があり、斯る事情の下でＭＯＳＦＥＴ
が微細化されたＢｉ−ＣＭＯ５型の半導体集積回路にお
いて５バイポーラトランジスタの出力を受けるＭＯＳＦ
ＥＴのゲート酸化膜を、ＭＯＳＦＥＴの出力を受けるそ
の他のＭＯＳＦＥＴのゲート酸化膜よりも厚く形成する
ことにより、そのようなＭＯＳＦＥＴの耐圧を向上させ
ることができる。

以上本発明者によってなされた発明を実施例に基づいて
具体的に説明したが、本発明はそれに限定されるもので
はなく、その要旨を逸脱しない範囲において種々変更可
能である。

例えば上記実施例では入力初段を構成するＭＯＳＦＥＴ
やバイポーラトランジスタの出力を受けるＭＯＳＦＥＴ
のゲート酸化膜を相対的に厚くしたが、ゲート酸化膜を
相対的に厚くすべきＭＯＳＦＥＴはそれに限定されるも
のではなく、外部電源を受けて動作するＭＯＳＦＥＴ、
又は外部電源の電圧振幅を持つ信号を入力するＭＯＳＦ
ＥＴであってもよく、或いは、相対的に電圧振幅の大き
な入力を受けるＭＯＳＦＥＴと相対的に電圧振幅の小さ
な入力を受けるＭＯＳＦＥＴとが混在する回路において
前者のＭＯＳＦＥＴのゲート酸化膜厚を厚くしてもよい
。

また、外部電源と内部電源の電圧レベルは上記実施例の
５■と３．３ｖに限定されない、さらに、ＭＯＳＦＥＴ
のゲート電極はポリシリコンゲートに限定されず、タン
グステン・モリブデン電極などであってもよい。

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるＣＭＯ８回路やＢｉ
−ＣＭＯ５回路に適用した場合について説明したが１本
発明はそれに限定されるものではなく、ｎＭＯ５回路や
９Ｍ０３回路にも適用可能であることはいうまでもない
。

本発明はゲート入力電圧振幅又は電源レベルが複数系統
に亘る条件、若しくはスケーリングによって微細化され
る条件の半導体集積回路に広く適用することができる。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば下記の通りである。

すなわち、高いゲート耐圧を要する電界効果型トランジ
スタのゲート酸化膜厚だけを相対的に厚くすることによ
り、素子の微細化による全体としての高速動作を犠牲に
することなく、外部入力など相対的に電圧振幅の大きな
入力信号に対する電界効果型トランジスタのゲート耐圧
を向上させることができ、また、バイポーラトランジス
タの出力をゲートに受ける電界効果型トランジスタのゲ
ート耐圧を向上させることができるという効果がある。

【図面の簡単な説明】

第１図は本発明に係る半導体集積回路に含まれるＭＯＳ
ＦＥＴの概略構造説明図、 第２図は入力回路の一例回路図、 第３図は本発明に係る半導体集積回路の一実施例ブロッ
ク図、 第４Ａ図及び第４Ｂ図はゲート酸化膜の厚いＣＭＯＳイ
ンバータと薄いＣＭＯＳインバータの一例構造断面図、 第５図はＢｉ−ＣＭＯ５回路を含む本発明に係る半導体
集積回路の一実施例ブロック図である。 １・・・半導体基板、２・・・入出力回路、３・・内部
回路、４・・・電源電圧変換回路、Ｖｄｃｌｌ、Ｖｄｃ
ｉ２・・・外部電源、Ｖｉｎｔ・・・内部電源、１０・
・・入力回路、１３・・・ＣＭＯＳインバータ、２４・
・・ｐチャンネル型ＭＯ５ＦＥＴ、２５・・・ｎチャン
ネル型ＭＯ５ＦＥＴ、３０．３１・・・ゲート酸化膜、
４６，４７・・・ゲート酸化膜、５０・・・ＣＭＯＳブ
ロック、５１・・・Ｂ１−ＣＭＯＳブロック、５２・・
・バイポーラ型出力回路５５３・・・ＭＯＳ型入力回路
。

Claims (1)

1. 【特許請求の範囲】 １、外部からの入力信号を受ける入力用電界効果型トラ
   ンジスタを含む入力回路と、入力回路の出力を受けて動
   作する内部回路とを含み、 前記入力用電界効果型トランジスタのゲート酸化膜を、
   前記内部回路に含まれる電界効果型トランジスタのゲー
   ト酸化膜よりも厚く形成して成る半導体集積回路。 ２、電界効果型トランジスタを含み、外部から供給され
   る電源を内部降圧して利用する半導体集積回路において
   、 外部電源を受けて動作する電界効果型トランジスタのゲ
   ート酸化膜を、内部降圧電源を受けて動作する電界効果
   型トランジスタのゲート酸化膜よりも厚く形成して成る
   半導体集積回路。 ３、電界効果型トランジスタとバイポーラトランジスタ
   を含む半導体集積回路において、 前記バイポーラトランジスタの出力を受ける電界効果型
   トランジスタのゲート酸化膜を、電界効果型トランジス
   タの出力を受ける他の電界効果型トランジスタのゲート
   酸化膜よりも厚く形成して成る半導体集積回路。 ４、前記相対的に膜厚の厚いゲート酸化膜は、異なるマ
   スクパターンを用いて複数回のゲート酸化膜形成工程を
   経て生成されて成る請求項１乃至３の何れか１項記載の
   半導体集積回路。