JP2981717B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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Description
【０００１】
【産業上の利用分野】本発明は高耐圧ＭＯＳ型半導体集
積回路装置における、ＭＯＳドライバーの単位チャネル
当たりの電流値とスイッチング速度の向上に関する。
（ただし本発明で言う高耐圧とは２４Ｖ以上の電圧を指
す。）
積回路装置における、ＭＯＳドライバーの単位チャネル
当たりの電流値とスイッチング速度の向上に関する。
（ただし本発明で言う高耐圧とは２４Ｖ以上の電圧を指
す。）
【０００２】
【従来の技術】以下に定電圧出力機能を有する電源用半
導体集積回路装置（以後ボルテージレギュレータ−と称
す）を例に取って説明する。図２は従来のＤＤＤ（Ｄｏ
ｕｂｌｅ Ｄｉｆｆｕｓｅｄ Ｄｒａｉｎ）構造の高耐
圧ＭＯＳトランジスタを使った場合のＭＯＳトランジス
タの断面図である。第１導電型のシリコン基板（１）の
表面に互いに間隔を設けて置かれた第２導電型のソース
領域（２）とドレイン領域（３）と前記ドレイン領域の
回りに設けられた第２導電型の２重拡散ドレイン領域
（１５）と前記ソース領域と前記ドレイン領域の間のチ
ャネル形成領域（４）と前記チャネル形成領域の上に設
けられたゲート絶縁膜（６），（７）と前記ゲート絶縁
膜の上に設けられたゲート電極（９）よりなるＭＯＳト
ランジスタにおいて、ＭＯＳドライバーのゲート絶縁膜
（７）とＭＯＳ制御回路のゲート絶縁膜（６）は同じ膜
厚であった。
導体集積回路装置（以後ボルテージレギュレータ−と称
す）を例に取って説明する。図２は従来のＤＤＤ（Ｄｏ
ｕｂｌｅ Ｄｉｆｆｕｓｅｄ Ｄｒａｉｎ）構造の高耐
圧ＭＯＳトランジスタを使った場合のＭＯＳトランジス
タの断面図である。第１導電型のシリコン基板（１）の
表面に互いに間隔を設けて置かれた第２導電型のソース
領域（２）とドレイン領域（３）と前記ドレイン領域の
回りに設けられた第２導電型の２重拡散ドレイン領域
（１５）と前記ソース領域と前記ドレイン領域の間のチ
ャネル形成領域（４）と前記チャネル形成領域の上に設
けられたゲート絶縁膜（６），（７）と前記ゲート絶縁
膜の上に設けられたゲート電極（９）よりなるＭＯＳト
ランジスタにおいて、ＭＯＳドライバーのゲート絶縁膜
（７）とＭＯＳ制御回路のゲート絶縁膜（６）は同じ膜
厚であった。
【０００３】
【発明が解決しようとする課題】ボルテージ・レギュレ
ータは入力側から電力を取り込んで出力側へ電力を伝達
し、伝達する電力を制御することによって出力電圧を安
定化している。この場合、許容入力電力（入力電圧×入
力電流）が大きいものほど出力電力（出力電圧×出力電
流）も大きく出来る。出力電力が大きくなると今まで電
力不足で利用されなかった分野にも利用されるようにな
る。
ータは入力側から電力を取り込んで出力側へ電力を伝達
し、伝達する電力を制御することによって出力電圧を安
定化している。この場合、許容入力電力（入力電圧×入
力電流）が大きいものほど出力電力（出力電圧×出力電
流）も大きく出来る。出力電力が大きくなると今まで電
力不足で利用されなかった分野にも利用されるようにな
る。
【０００４】従来から許容入力電力を高めるためにＭＯ
Ｓトランジスタの高耐圧化が計られてきた。そしてＭＯ
Ｓトランジスタを高耐圧構造にすることによってボルテ
ージ・レギュレータの許容入力電圧は向上してきた。し
かしＭＯＳトランジスタを高耐圧化するためには、表面
ブレークダウン耐圧やＴＤＤＢ（Ｔｉｍｅ Ｄｅｐｅｎ
ｄｅｎｃｅ Ｄｉｅｌｅｃｔｒｉｃ Ｂｒｅａｋｄｏｗ
ｎ；絶縁膜破壊の時間依存）などを考慮しなければなら
ないので、ＭＯＳトランジスタのゲート絶縁膜をかなり
厚くする必要があった。
Ｓトランジスタの高耐圧化が計られてきた。そしてＭＯ
Ｓトランジスタを高耐圧構造にすることによってボルテ
ージ・レギュレータの許容入力電圧は向上してきた。し
かしＭＯＳトランジスタを高耐圧化するためには、表面
ブレークダウン耐圧やＴＤＤＢ（Ｔｉｍｅ Ｄｅｐｅｎ
ｄｅｎｃｅ Ｄｉｅｌｅｃｔｒｉｃ Ｂｒｅａｋｄｏｗ
ｎ；絶縁膜破壊の時間依存）などを考慮しなければなら
ないので、ＭＯＳトランジスタのゲート絶縁膜をかなり
厚くする必要があった。
【０００５】さらにＭＯＳトランジスタのゲート絶縁膜
は、全て同じ膜厚であったので、１ケ所でもゲート電極
に高電圧が掛かるＭＯＳトランジスタがあると、全ての
ＭＯＳトランジスタのゲート絶縁膜厚を厚くせざるをえ
なかった。ゲート絶縁膜が厚くなるとＭＯＳトランジス
タの単位チャネル当たりに流れる電流値は減少し、スイ
ッチング速度は遅くなるので、従来のボルテージ・レギ
ュレータでは許容入力電圧を高くした場合、出力電流が
取れなくなると言う課題を有していた。
は、全て同じ膜厚であったので、１ケ所でもゲート電極
に高電圧が掛かるＭＯＳトランジスタがあると、全ての
ＭＯＳトランジスタのゲート絶縁膜厚を厚くせざるをえ
なかった。ゲート絶縁膜が厚くなるとＭＯＳトランジス
タの単位チャネル当たりに流れる電流値は減少し、スイ
ッチング速度は遅くなるので、従来のボルテージ・レギ
ュレータでは許容入力電圧を高くした場合、出力電流が
取れなくなると言う課題を有していた。
【０００６】
【課題を解決するための手段】本発明は上記課題を解決
するために、ゲート〜基板間電圧差が常に小さい回路
（例えばＭＯＳドライバーなど）はゲート絶縁膜の厚み
を薄くし、ゲート〜基板間電位差が大きくなったり小さ
くなったりする回路（例えばコンパレータ）などはゲー
ト絶縁膜の厚みを厚くした。
するために、ゲート〜基板間電圧差が常に小さい回路
（例えばＭＯＳドライバーなど）はゲート絶縁膜の厚み
を薄くし、ゲート〜基板間電位差が大きくなったり小さ
くなったりする回路（例えばコンパレータ）などはゲー
ト絶縁膜の厚みを厚くした。
【０００７】さらにゲート絶縁膜を薄くしてもドレイン
耐圧を２４Ｖ以上にするためにＬＯＣＯＳ−ドレイン構
造のＭＯＳトランジスタを採用した。
耐圧を２４Ｖ以上にするためにＬＯＣＯＳ−ドレイン構
造のＭＯＳトランジスタを採用した。
【０００８】
【作用】上記手段をとることで、高耐圧ＭＯＳ型半導体
集積回路装置の単位チャネル当たりに流れる電流値とス
イッチング速度を向上することができる。
集積回路装置の単位チャネル当たりに流れる電流値とス
イッチング速度を向上することができる。
【０００９】
【実施例】以下に本発明の高耐圧ＭＯＳ型半導体集積回
路装置の第１実施例であるボルテージレギュレータの回
路について回路ブロック図５を参照しながら説明する。
本発明のボルテージレギュレーターは、Ｖｒｅｆ回路
（３０１）とラダー抵抗（３０３）とコンパレーター
（３０２）とＭＯＳドライバー（３０４）と電流制限回
路（３０５）からなっている。
路装置の第１実施例であるボルテージレギュレータの回
路について回路ブロック図５を参照しながら説明する。
本発明のボルテージレギュレーターは、Ｖｒｅｆ回路
（３０１）とラダー抵抗（３０３）とコンパレーター
（３０２）とＭＯＳドライバー（３０４）と電流制限回
路（３０５）からなっている。
【００１０】Ｖｒｅｆ回路（３０１）で発生する基準電
圧とラダー抵抗で分割された出力電圧をコンパレータが
受け、ＭＯＳドライバー（３０４）はコンパレーター
（３０２）から送られる出力信号を受け、出力電圧が常
に一定になるよう働いている。電流制限回路（３０５）
は出力端子（３０７）とグランド端子（３０８）がショ
ートしてもＭＯＳドライバー（３０４）のゲート電極に
過大な電圧が印加されないよう出力電流をリミットして
いる。
圧とラダー抵抗で分割された出力電圧をコンパレータが
受け、ＭＯＳドライバー（３０４）はコンパレーター
（３０２）から送られる出力信号を受け、出力電圧が常
に一定になるよう働いている。電流制限回路（３０５）
は出力端子（３０７）とグランド端子（３０８）がショ
ートしてもＭＯＳドライバー（３０４）のゲート電極に
過大な電圧が印加されないよう出力電流をリミットして
いる。
【００１１】図６に本発明第１実施例の回路図を示す。
Ｖｒｅｆ回路はＭ１とＭ２の２個のＭＯＳトランジスタ
で構成され、コンパレーターはＭ３〜Ｍ７の５個のＭＯ
Ｓトランジスタで構成され、電流制限回路はＭ８とＭ９
の２個のＭＯＳトランジスタとＲ３の抵抗で構成され、
ＭＯＳドライバーはＭ１０の１個のＭＯＳトランジスタ
で構成され、ラダー抵抗はＲ１とＲ２の２個の抵抗で構
成されている。
Ｖｒｅｆ回路はＭ１とＭ２の２個のＭＯＳトランジスタ
で構成され、コンパレーターはＭ３〜Ｍ７の５個のＭＯ
Ｓトランジスタで構成され、電流制限回路はＭ８とＭ９
の２個のＭＯＳトランジスタとＲ３の抵抗で構成され、
ＭＯＳドライバーはＭ１０の１個のＭＯＳトランジスタ
で構成され、ラダー抵抗はＲ１とＲ２の２個の抵抗で構
成されている。
【００１２】Ａ点の電圧（基準電圧：Ｖｒｅｆ）はエン
ハンスメント型ＭＯＳトランジスタ（Ｍ１）とデプレッ
ション型ＭＯＳトランジスタ（Ｍ２）のしきい値電圧の
絶対値の和にほぼ等しく、入力電圧（Ｖｉｎ）が変動し
ても常にある電圧（基準電圧；Ｖｒｅｆ）に保たれてい
る。ＭＯＳトランジスタＭ３〜Ｍ７で構成されるコンパ
レータ（比較回路）はＡ点の電圧とＢ点の電圧を比較し
て、Ａ点の電圧がＢ点の電圧よりも高い場合、Ｃ点の電
圧を低くしてＭＯＳトランジスタＭ１０のチャネル電流
を増やし、Ａ点とＢ点の電圧が同じになるように働きか
ける。出力電圧（Ｖｏｕｔ）はラダー抵抗Ｒ１とＲ２の
比で決まり、Ｂ点の電圧はＡ点の電圧（Ｖｒｅｆ）と同
じになるようにＭＯＳ制御回路により調整されているの
で、出力電圧ＶｏｕｔはＶｏｕｔ＝Ｖｒｅｆ・（Ｒ１＋
Ｒ２）／Ｒ１となる。
ハンスメント型ＭＯＳトランジスタ（Ｍ１）とデプレッ
ション型ＭＯＳトランジスタ（Ｍ２）のしきい値電圧の
絶対値の和にほぼ等しく、入力電圧（Ｖｉｎ）が変動し
ても常にある電圧（基準電圧；Ｖｒｅｆ）に保たれてい
る。ＭＯＳトランジスタＭ３〜Ｍ７で構成されるコンパ
レータ（比較回路）はＡ点の電圧とＢ点の電圧を比較し
て、Ａ点の電圧がＢ点の電圧よりも高い場合、Ｃ点の電
圧を低くしてＭＯＳトランジスタＭ１０のチャネル電流
を増やし、Ａ点とＢ点の電圧が同じになるように働きか
ける。出力電圧（Ｖｏｕｔ）はラダー抵抗Ｒ１とＲ２の
比で決まり、Ｂ点の電圧はＡ点の電圧（Ｖｒｅｆ）と同
じになるようにＭＯＳ制御回路により調整されているの
で、出力電圧ＶｏｕｔはＶｏｕｔ＝Ｖｒｅｆ・（Ｒ１＋
Ｒ２）／Ｒ１となる。
【００１３】次に電流制限回路の働きについて説明す
る。電流制限回路は２個のＭＯＳトランジスタＭ８とＭ
９と１個の抵抗Ｒ３で構成され、Ｍ９はＭＯＳドライバ
ーＭ１０と同じ型（ここではＰチャネル型）、同じゲー
ト絶縁膜厚（ここでは３００オングストローム）、同じ
実行チャネル長（ここでは３．０μｍ）であり、Ｍ９の
チャネル幅はＭ１０より狭く（ここでは１／１００）、
Ｒ３の抵抗値は低く、Ｍ８のしきい値電圧と制限電流値
で決定している（ここではＭ８のしきい値電圧を−０．
８Ｖとし、制限電流を１ＡとしてＲ３の抵抗値を８０Ω
としている）。ＭＯＳトランジスタＭ１０に１Ａの電流
が流れた場合、Ｍ９とＭ１０はカレント・ミラー回路を
形成しているので、チャネル幅の比に応じてＭ９に０．
０１Ａの電流が流れる。Ｒ３での電圧降下はＲ３の抵抗
値が８０Ωなので０．８Ｖとなる。Ｒ３での電圧降下が
０．８Ｖ以上になるとＭ８のトランジスタがオンする。
Ｍ８がオンするとＭ１０のゲート電圧が高くなって（Ｍ
１０のゲート−ソース間電圧は低くなって）Ｍ１０は電
流を流さなくなる。
る。電流制限回路は２個のＭＯＳトランジスタＭ８とＭ
９と１個の抵抗Ｒ３で構成され、Ｍ９はＭＯＳドライバ
ーＭ１０と同じ型（ここではＰチャネル型）、同じゲー
ト絶縁膜厚（ここでは３００オングストローム）、同じ
実行チャネル長（ここでは３．０μｍ）であり、Ｍ９の
チャネル幅はＭ１０より狭く（ここでは１／１００）、
Ｒ３の抵抗値は低く、Ｍ８のしきい値電圧と制限電流値
で決定している（ここではＭ８のしきい値電圧を−０．
８Ｖとし、制限電流を１ＡとしてＲ３の抵抗値を８０Ω
としている）。ＭＯＳトランジスタＭ１０に１Ａの電流
が流れた場合、Ｍ９とＭ１０はカレント・ミラー回路を
形成しているので、チャネル幅の比に応じてＭ９に０．
０１Ａの電流が流れる。Ｒ３での電圧降下はＲ３の抵抗
値が８０Ωなので０．８Ｖとなる。Ｒ３での電圧降下が
０．８Ｖ以上になるとＭ８のトランジスタがオンする。
Ｍ８がオンするとＭ１０のゲート電圧が高くなって（Ｍ
１０のゲート−ソース間電圧は低くなって）Ｍ１０は電
流を流さなくなる。
【００１４】図１は本発明第１実施例のボルテージレギ
ュレーターのＭＯＳトランジスタの断面図である。第１
導電型のシリコン基板（１）の表面に互いに間隔を置い
て設けられた第２導電型のソース領域（２）とドレイン
領域（３）と前記ソース領域と前記ドレイン領域の間に
設けられたチャネル形成領域（４）と前記チャネル領域
に接して前記ドレイン領域の一部に設けられた第２導電
型のドリフト領域（５）と前記チャネル形成領域の上に
設けられたゲート絶縁膜（６），（７）と前記ドリフト
領域の上に設けられたロコス・ドレイン酸化膜（８）
と、前記ゲート絶縁膜と前記ロコス・ドレイン酸化膜の
上に設けられたゲート電極（９）からなる高耐圧ＭＯＳ
型半導体集積回路装置において、ＭＯＳ制御回路（Ｖｒ
ｅｆ回路やコンパレータなど）のゲート酸化膜厚は８０
０Åであり、ＭＯＳドライバーのゲート酸化膜厚は３０
０Åである。
ュレーターのＭＯＳトランジスタの断面図である。第１
導電型のシリコン基板（１）の表面に互いに間隔を置い
て設けられた第２導電型のソース領域（２）とドレイン
領域（３）と前記ソース領域と前記ドレイン領域の間に
設けられたチャネル形成領域（４）と前記チャネル領域
に接して前記ドレイン領域の一部に設けられた第２導電
型のドリフト領域（５）と前記チャネル形成領域の上に
設けられたゲート絶縁膜（６），（７）と前記ドリフト
領域の上に設けられたロコス・ドレイン酸化膜（８）
と、前記ゲート絶縁膜と前記ロコス・ドレイン酸化膜の
上に設けられたゲート電極（９）からなる高耐圧ＭＯＳ
型半導体集積回路装置において、ＭＯＳ制御回路（Ｖｒ
ｅｆ回路やコンパレータなど）のゲート酸化膜厚は８０
０Åであり、ＭＯＳドライバーのゲート酸化膜厚は３０
０Åである。
【００１５】何故ＭＯＳ制御回路のゲート酸化膜厚を８
００Åにしたかと言うと、ＭＯＳ制御回路部のゲート電
極は入力電圧がフルに掛かる場合があるので、ＭＯＳ制
御回路のゲート絶縁膜（６）の膜厚は許容入力電圧に対
しＴＤＤＢで１０年保証される厚さとし、許容入力電圧
を３ＭＶ／ｃｍで除した膜厚±１０％程度とした。具体
的には定格２４Ｖの場合には８００±８０Åとする。
００Åにしたかと言うと、ＭＯＳ制御回路部のゲート電
極は入力電圧がフルに掛かる場合があるので、ＭＯＳ制
御回路のゲート絶縁膜（６）の膜厚は許容入力電圧に対
しＴＤＤＢで１０年保証される厚さとし、許容入力電圧
を３ＭＶ／ｃｍで除した膜厚±１０％程度とした。具体
的には定格２４Ｖの場合には８００±８０Åとする。
【００１６】ＭＯＳドライバーのゲート電極は、ＭＯＳ
制御回路からの出力電圧が掛かるので、入力電圧がフル
に掛かることは無く、図３の斜線部分の電圧範囲が動作
範囲となる。図３を詳しく説明すると、横軸は入出力電
圧差で縦軸がゲート電圧で、線１０１〜１０３はそれぞ
れ２００ｍＡ、５００ｍＡ、１Ａを出力するのに必要な
ゲート電圧を示している。ただし、回路の構成上ゲート
電圧は入力電圧を越えることはない（線１０４、線１０
５以上のゲート電圧以上になることは無い）のでＭＯＳ
ドライバーの動作範囲は斜線部分となる。
制御回路からの出力電圧が掛かるので、入力電圧がフル
に掛かることは無く、図３の斜線部分の電圧範囲が動作
範囲となる。図３を詳しく説明すると、横軸は入出力電
圧差で縦軸がゲート電圧で、線１０１〜１０３はそれぞ
れ２００ｍＡ、５００ｍＡ、１Ａを出力するのに必要な
ゲート電圧を示している。ただし、回路の構成上ゲート
電圧は入力電圧を越えることはない（線１０４、線１０
５以上のゲート電圧以上になることは無い）のでＭＯＳ
ドライバーの動作範囲は斜線部分となる。
【００１７】図３より、ＭＯＳドライバーのゲート電圧
（ゲート−基板／ソース間電圧）はたとえ５Ｖ，１Ａ出
力時でも最大９Ｖ程度となる。従ってドライバーのゲー
ト酸化膜の膜厚は９Ｖを３ＭＶ／ｃｍで除した厚さ±１
０％程度（３００±３０オングストローム程度）とす
る。
（ゲート−基板／ソース間電圧）はたとえ５Ｖ，１Ａ出
力時でも最大９Ｖ程度となる。従ってドライバーのゲー
ト酸化膜の膜厚は９Ｖを３ＭＶ／ｃｍで除した厚さ±１
０％程度（３００±３０オングストローム程度）とす
る。
【００１８】ただしここで注意しなければならないのは
オフ時においてＭＯＳドライバーのゲート−ドレイン間
に入力電圧がフルに掛かる場合がある事である。本発明
ではＬＯＣＯＳ−ドレイン構造と言って、ドレイン部の
ゲート酸化膜（ロコス・ドレイン酸化膜８）を厚くして
ドレイン耐圧を高くしている。
オフ時においてＭＯＳドライバーのゲート−ドレイン間
に入力電圧がフルに掛かる場合がある事である。本発明
ではＬＯＣＯＳ−ドレイン構造と言って、ドレイン部の
ゲート酸化膜（ロコス・ドレイン酸化膜８）を厚くして
ドレイン耐圧を高くしている。
【００１９】図４に従来のＤＤＤ構造のＭＯＳトランジ
スタとＬＯＣＯＳ−ドレイン構造のＭＯＳトランジスタ
のドレイン耐圧（ＢＶｄｓｓ）の比較を示す。図４の縦
軸はドレイン耐圧（ＢＶｄｓｓ）を示し、横軸にはゲー
ト酸化膜厚を表している。線２０１、２０２はそれぞれ
ＤＤＤ構造のＮｃｈとＰｃｈのドレイン耐圧を表し、線
２０３、２０４はそれぞれＬＯＣＯＳ−ドレイン構造の
ＮｃｈとＰｃｈのドレイン耐圧を表している。ＤＤＤ構
造とＬＯＣＯＳ−ドレイン構造はともにゲート酸化膜厚
が薄くなるとドレイン耐圧が低下する。本発明のボルテ
ージレギュレータはドライバーのドレインには入力電圧
が目一杯印加されるので、従来のＤＤＤ構造のＭＯＳド
ライバーではゲート酸化膜を薄くすることは出来なかっ
た。本発明のＬＯＣＯＳ−ドレイン構造を採用すること
によって、初めてＭＯＳドライバーのゲート酸化膜厚を
３００Åにする事が出来た。
スタとＬＯＣＯＳ−ドレイン構造のＭＯＳトランジスタ
のドレイン耐圧（ＢＶｄｓｓ）の比較を示す。図４の縦
軸はドレイン耐圧（ＢＶｄｓｓ）を示し、横軸にはゲー
ト酸化膜厚を表している。線２０１、２０２はそれぞれ
ＤＤＤ構造のＮｃｈとＰｃｈのドレイン耐圧を表し、線
２０３、２０４はそれぞれＬＯＣＯＳ−ドレイン構造の
ＮｃｈとＰｃｈのドレイン耐圧を表している。ＤＤＤ構
造とＬＯＣＯＳ−ドレイン構造はともにゲート酸化膜厚
が薄くなるとドレイン耐圧が低下する。本発明のボルテ
ージレギュレータはドライバーのドレインには入力電圧
が目一杯印加されるので、従来のＤＤＤ構造のＭＯＳド
ライバーではゲート酸化膜を薄くすることは出来なかっ
た。本発明のＬＯＣＯＳ−ドレイン構造を採用すること
によって、初めてＭＯＳドライバーのゲート酸化膜厚を
３００Åにする事が出来た。
【００２０】さらに、ＬＯＣＯＳ−ドレイン構造のロコ
ス・ドレイン酸化膜（８）と素子分離領域のフィールド
酸化膜（１１）の厚さを揃えれば、通常のコンベンショ
ナル構造のＭＯＳを作る工程プラス１枚（この１枚は酸
化膜厚の作り分けに使われる。）のマスク工程で高耐圧
ＭＯＳトランジスタが作成できる。
ス・ドレイン酸化膜（８）と素子分離領域のフィールド
酸化膜（１１）の厚さを揃えれば、通常のコンベンショ
ナル構造のＭＯＳを作る工程プラス１枚（この１枚は酸
化膜厚の作り分けに使われる。）のマスク工程で高耐圧
ＭＯＳトランジスタが作成できる。
【００２１】ロコス・ドレイン酸化膜（８）と素子分離
のためのフィールド酸化膜（１１）の膜厚を揃えるため
には、ＭＯＳトランジスタのドレイン耐圧と素子分離の
ためのフィールド・トランジスタの閾値が共に定格以上
（ここでは２４Ｖ以上）でなければならない。図７、８
にそれぞれボロン・フィールド・ドープとリン・フィー
ルド・ドープに対するドレイン耐圧とフィールド・トラ
ンジスタの閾値を示す。
のためのフィールド酸化膜（１１）の膜厚を揃えるため
には、ＭＯＳトランジスタのドレイン耐圧と素子分離の
ためのフィールド・トランジスタの閾値が共に定格以上
（ここでは２４Ｖ以上）でなければならない。図７、８
にそれぞれボロン・フィールド・ドープとリン・フィー
ルド・ドープに対するドレイン耐圧とフィールド・トラ
ンジスタの閾値を示す。
【００２２】図７はＢＦＤ（Ｂｏｒｏｎ Ｆｉｅｌｄ
Ｄｏｐｅ）についての図である。縦軸にドレイン耐圧と
フィールドの閾値を示し、横軸はボロン濃度を示してい
る。図７よりドレイン耐圧（５０１）とフィールド・ト
ランジスタの閾値（Ｖｔｐｆ）（５０２）を共に２４Ｖ
以上とするためにボロン・フィルド・ドープのドーズ量
を約１．０Ｅ１４〜２．６Ｅ１４／ｃｍ2とした。
Ｄｏｐｅ）についての図である。縦軸にドレイン耐圧と
フィールドの閾値を示し、横軸はボロン濃度を示してい
る。図７よりドレイン耐圧（５０１）とフィールド・ト
ランジスタの閾値（Ｖｔｐｆ）（５０２）を共に２４Ｖ
以上とするためにボロン・フィルド・ドープのドーズ量
を約１．０Ｅ１４〜２．６Ｅ１４／ｃｍ2とした。
【００２３】図８はＰＦＤ（Ｐｈｏｓ Ｆｉｅｌｄ Ｄ
ｏｐｅ）についての図である。縦軸にドレイン耐圧（Ｂ
Ｖｄｓｓ）とフィールド・トランジスタの閾値（Ｖｔｎ
ｆ）を示し、横軸にリン濃度を示す。図８よりドレイン
耐圧（５０５）とフィールド反転電圧、すなわちフィー
ルド・トランジスタの閾値電圧（５０４）を共に２４Ｖ
以上とするためにリン・フィルド・ドープのドーズ量を
約２．０Ｅ１３／ｃｍ2とした。以上のように濃度を設
定することによってドリフト領域と素子分離領域のドー
ズ量を揃えることが出来た。
ｏｐｅ）についての図である。縦軸にドレイン耐圧（Ｂ
Ｖｄｓｓ）とフィールド・トランジスタの閾値（Ｖｔｎ
ｆ）を示し、横軸にリン濃度を示す。図８よりドレイン
耐圧（５０５）とフィールド反転電圧、すなわちフィー
ルド・トランジスタの閾値電圧（５０４）を共に２４Ｖ
以上とするためにリン・フィルド・ドープのドーズ量を
約２．０Ｅ１３／ｃｍ2とした。以上のように濃度を設
定することによってドリフト領域と素子分離領域のドー
ズ量を揃えることが出来た。
【００２４】さらに図５のように前記ボルテージレギュ
レータ−に電流制限回路（３０５）を付加すれば、たと
え出力端子（３０７）が接地端子（３０８）と短絡して
も、１Ａ以上流れないようにすればＭＯＳドライバーの
ゲート電圧は９Ｖを越えることは決してない。
レータ−に電流制限回路（３０５）を付加すれば、たと
え出力端子（３０７）が接地端子（３０８）と短絡して
も、１Ａ以上流れないようにすればＭＯＳドライバーの
ゲート電圧は９Ｖを越えることは決してない。
【００２５】［第２実施例］図９に本発明第２実施例の
スイッチングレギュレータの回路ブロック図を示す。ス
イッチングレギュレータとはボルテージレギュレータの
一種で、コイル（６０３）に電力を蓄え、出力端子（６
０７）に必要な電力（電流）を供給する働きを持つ。出
力電流を調整するのはスッチングＭＯＳドライバー（６
０２）のゲート電極に与えるパルスの周波数やデューテ
ィ比を変えることによって行われている。
スイッチングレギュレータの回路ブロック図を示す。ス
イッチングレギュレータとはボルテージレギュレータの
一種で、コイル（６０３）に電力を蓄え、出力端子（６
０７）に必要な電力（電流）を供給する働きを持つ。出
力電流を調整するのはスッチングＭＯＳドライバー（６
０２）のゲート電極に与えるパルスの周波数やデューテ
ィ比を変えることによって行われている。
【００２６】スイッチング用ＭＯＳドライバー（６０
２）のゲート酸化膜を薄くすれば単位チャネル当たりの
電流値が増えるのでスイッチングＭＯＳドライバー（６
０２）のサイズを小さくすることが出来るし、スイッチ
ング速度やサブスレショルド係数も改善されので過渡応
答特性や出力電流での改善が見られる。
２）のゲート酸化膜を薄くすれば単位チャネル当たりの
電流値が増えるのでスイッチングＭＯＳドライバー（６
０２）のサイズを小さくすることが出来るし、スイッチ
ング速度やサブスレショルド係数も改善されので過渡応
答特性や出力電流での改善が見られる。
【００２７】［実施例３］図１０に本発明第３実施例の
同期整流方式のボルテージ・レギュレータの回路ブロッ
ク図を示す。同期整流方式とは出力電圧が例えば３．３
Ｖと小さい時における変換効率の改善を計ったもので、
同期整流用ＭＯＳドライバー（７０２）と整流ダイオー
ド（７０５）で一気にコイル（７０４）に電流を供給し
ようと言うもので、スイッチング用ＭＯＳドライバー
（７０２）のオフ時間を減らし、整流ダイオードによる
損失も減らしている。
同期整流方式のボルテージ・レギュレータの回路ブロッ
ク図を示す。同期整流方式とは出力電圧が例えば３．３
Ｖと小さい時における変換効率の改善を計ったもので、
同期整流用ＭＯＳドライバー（７０２）と整流ダイオー
ド（７０５）で一気にコイル（７０４）に電流を供給し
ようと言うもので、スイッチング用ＭＯＳドライバー
（７０２）のオフ時間を減らし、整流ダイオードによる
損失も減らしている。
【００２８】スイッチング用ＭＯＳドライバー（７０
２）と同期整流用ＭＯＳドライバー（７０３）のゲート
酸化膜を薄くすることによって、スイッチング速度やサ
ブスレショルド係数が改善されるので、さらに変換効率
が高くなる。
２）と同期整流用ＭＯＳドライバー（７０３）のゲート
酸化膜を薄くすることによって、スイッチング速度やサ
ブスレショルド係数が改善されるので、さらに変換効率
が高くなる。
【００２９】
【発明の効果】本発明により高耐圧ＭＯＳ型半導体集積
回路装置において、ＭＯＳドライバーの単位チャネル当
たりの電流量の増加とＭＯＳスイッチのスイッチング速
度の高速化が達成された。
回路装置において、ＭＯＳドライバーの単位チャネル当
たりの電流量の増加とＭＯＳスイッチのスイッチング速
度の高速化が達成された。
【図１】本発明第１実施例のボルテージ・レギュレータ
のＭＯＳトランジスタの断面図である。
のＭＯＳトランジスタの断面図である。
【図２】従来のボルテージ・レギュレータのＭＯＳトラ
ンジスタの断面図である。
ンジスタの断面図である。
【図３】本発明第１実施例のボルテージ・レギュレータ
のＭＯＳドライバーのゲート電圧と入出力電圧の関係を
あらわすグラフである。
のＭＯＳドライバーのゲート電圧と入出力電圧の関係を
あらわすグラフである。
【図４】従来のＤＤＤ型ＭＯＳトランジスタと本発明の
ＬＯＣＯＳ−ドレイン型ＭＯＳトランジスタのドレイン
耐圧（ＢＶｄｓｓ）とゲート酸化膜厚の関係を示したグ
ラフである。
ＬＯＣＯＳ−ドレイン型ＭＯＳトランジスタのドレイン
耐圧（ＢＶｄｓｓ）とゲート酸化膜厚の関係を示したグ
ラフである。
【図５】本発明第１実施例のボルテージ・レギュレータ
の回路ブロック図である。
の回路ブロック図である。
【図６】本発明第１実施例のボルテージ・レギュレータ
の回路図である。
の回路図である。
【図７】本発明のＬＯＣＯＳ−ドレイン型ＰＭＯＳトラ
ンジスタのドレイン耐圧（ＢＶｄｓｓ）およびフィール
ド・トランジタの閾値（Ｖｔｐｆ）に対するＢＦＤの関
係を示した図である。
ンジスタのドレイン耐圧（ＢＶｄｓｓ）およびフィール
ド・トランジタの閾値（Ｖｔｐｆ）に対するＢＦＤの関
係を示した図である。
【図８】本発明のＬＯＣＯＳ−ドレイン型ＰＭＯＳトラ
ンジスタのドレイン耐圧（ＢＶｄｓｓ）およびフィール
ド・トランジタの閾値（Ｖｔｎｆ）に対するＰＦＤの関
係を示した図である。
ンジスタのドレイン耐圧（ＢＶｄｓｓ）およびフィール
ド・トランジタの閾値（Ｖｔｎｆ）に対するＰＦＤの関
係を示した図である。
【図９】本発明第２実施例のスイッチング・レギュレー
タの回路ブロック図である。
タの回路ブロック図である。
【図１０】本発明第３実施例の同期整流方式のボルテー
ジ・レギュレータの回路ブロック図である。
ジ・レギュレータの回路ブロック図である。
１ 第１導電型のシリコン基板 ２ 第２導電型のソース領域 ３ 第２導電型のドレイン領域 ４ チャネル形成領域 ５ 第２導電型のドリフト領域 ６ ＭＯＳ制御回路部のゲート酸化膜 ７ ＭＯＳドライバーのゲート酸化膜 ８ ロコス・ドレイン酸化膜 ９ ゲート電極 １０ 第１導電型の素子分離領域 １１ フィールド酸化膜 １２ 金属電極 １３ 層間絶縁膜 １４ 保護膜 １５ 第２導電型の２重拡散ドレイン領域（ＤＤＤ領
域） １０１ 出力電流が２００ｍＡの時のゲート電圧と入出
力電圧の関係を表す曲線 １０２ 出力電流が５００ｍＡの時のゲート電圧と入出
力電圧の関係を表す曲線 １０３ 出力電流が１Ａの時のゲート電圧と入出力電圧
の関係を表す曲線 １０４ 出力電圧が３Ｖの時の入力電圧＝ゲート電圧と
なる直線 １０５ 出力電圧が５Ｖの時の入力電圧＝ゲート電圧と
なる直線 ２０１ ＤＤＤ構造のＮｃｈＭＯＳトランジスタのドレ
イン耐圧とゲート酸化膜厚の関係を示す直線である。 ２０２ ＤＤＤ構造のＰｃｈＭＯＳトランジスタのドレ
イン耐圧とゲート酸化膜厚の関係を示す直線 ２０３ ＬＯＣＯＳ−ドレイン構造のＮｃｈＭＯＳトラ
ンジスタのドレイン耐圧とゲート酸化膜厚の関係を示す
直線 ２０４ ＬＯＣＯＳ−ドレイン構造のＰｃｈＭＯＳトラ
ンジスタのドレイン耐圧とゲート酸化膜厚の関係を示す
直線 ３０１ Ｖｒｅｆ回路 ３０２ コンパレーター ３０３ ラダー抵抗 ３０４ ＭＯＳドライバー ３０５ 電流制限回路 ３０６ 入力端子（Ｖｉｎ） ３０７ 出力端子（Ｖｏｕｔ） ３０８ 接地端子（ＧＮＤ） ４０１ 入力端子（Ｖｉｎ） ４０２ 出力端子（Ｖｏｕｔ） ４０３ 接地端子（ＧＮＤ） ５０１ ＢＦＤとＮｃｈのドレイン耐圧（ＢＶｄｓｓ）
の関係を示す直線 ５０２ ＢＦＤとＮｃｈフィールド・トランジスタの閾
値（Ｖｔｎｆ）の関係を示す直線 ５０３ ＰＦＤとＰｃｈのドレイン耐圧（ＢＶｄｓｓ）
の関係を示す直線 ５０４ ＰＦＤとＰｃｈフィールド・トランジスタの閾
値（Ｖｔｐｆ）の関係を示す直線 ６０１ ＭＯＳ制御回路 ６０２ スイッチング用ＭＯＳドライバー ６０３ コイル ６０４ ダイオード ６０５ キャパシター ６０６ 入力端子（Ｖｉｎ） ６０７ 出力端子（Ｖｏｕｔ） ６０８ 接地端子（ＧＮＤ） ７０１ ＭＯＳ制御回路 ７０２ スイッチング用ＭＯＳドライバー ７０３ 同期整流用ＭＯＳドライバー ７０４ コイル ７０５ ダイオード ７０６ キャパシター ７０７ 入力端子（Ｖｉｎ） ６０８ 出力端子（Ｖｏｕｔ） ６０９ 接地端子（ＧＮＤ） Ｍ１，Ｍ３〜Ｍ５ Ｎチャネル・エンハンスメント型Ｍ
ＯＳトランジスタ Ｍ２ Ｎチャネル・デプレッション型ＭＯＳトランジス
タ Ｍ６〜Ｍ１０ Ｐチャネル・エンハンスメント型ＭＯＳ
トランジスタ Ｒ１〜Ｒ３ 抵抗
域） １０１ 出力電流が２００ｍＡの時のゲート電圧と入出
力電圧の関係を表す曲線 １０２ 出力電流が５００ｍＡの時のゲート電圧と入出
力電圧の関係を表す曲線 １０３ 出力電流が１Ａの時のゲート電圧と入出力電圧
の関係を表す曲線 １０４ 出力電圧が３Ｖの時の入力電圧＝ゲート電圧と
なる直線 １０５ 出力電圧が５Ｖの時の入力電圧＝ゲート電圧と
なる直線 ２０１ ＤＤＤ構造のＮｃｈＭＯＳトランジスタのドレ
イン耐圧とゲート酸化膜厚の関係を示す直線である。 ２０２ ＤＤＤ構造のＰｃｈＭＯＳトランジスタのドレ
イン耐圧とゲート酸化膜厚の関係を示す直線 ２０３ ＬＯＣＯＳ−ドレイン構造のＮｃｈＭＯＳトラ
ンジスタのドレイン耐圧とゲート酸化膜厚の関係を示す
直線 ２０４ ＬＯＣＯＳ−ドレイン構造のＰｃｈＭＯＳトラ
ンジスタのドレイン耐圧とゲート酸化膜厚の関係を示す
直線 ３０１ Ｖｒｅｆ回路 ３０２ コンパレーター ３０３ ラダー抵抗 ３０４ ＭＯＳドライバー ３０５ 電流制限回路 ３０６ 入力端子（Ｖｉｎ） ３０７ 出力端子（Ｖｏｕｔ） ３０８ 接地端子（ＧＮＤ） ４０１ 入力端子（Ｖｉｎ） ４０２ 出力端子（Ｖｏｕｔ） ４０３ 接地端子（ＧＮＤ） ５０１ ＢＦＤとＮｃｈのドレイン耐圧（ＢＶｄｓｓ）
の関係を示す直線 ５０２ ＢＦＤとＮｃｈフィールド・トランジスタの閾
値（Ｖｔｎｆ）の関係を示す直線 ５０３ ＰＦＤとＰｃｈのドレイン耐圧（ＢＶｄｓｓ）
の関係を示す直線 ５０４ ＰＦＤとＰｃｈフィールド・トランジスタの閾
値（Ｖｔｐｆ）の関係を示す直線 ６０１ ＭＯＳ制御回路 ６０２ スイッチング用ＭＯＳドライバー ６０３ コイル ６０４ ダイオード ６０５ キャパシター ６０６ 入力端子（Ｖｉｎ） ６０７ 出力端子（Ｖｏｕｔ） ６０８ 接地端子（ＧＮＤ） ７０１ ＭＯＳ制御回路 ７０２ スイッチング用ＭＯＳドライバー ７０３ 同期整流用ＭＯＳドライバー ７０４ コイル ７０５ ダイオード ７０６ キャパシター ７０７ 入力端子（Ｖｉｎ） ６０８ 出力端子（Ｖｏｕｔ） ６０９ 接地端子（ＧＮＤ） Ｍ１，Ｍ３〜Ｍ５ Ｎチャネル・エンハンスメント型Ｍ
ＯＳトランジスタ Ｍ２ Ｎチャネル・デプレッション型ＭＯＳトランジス
タ Ｍ６〜Ｍ１０ Ｐチャネル・エンハンスメント型ＭＯＳ
トランジスタ Ｒ１〜Ｒ３ 抵抗
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平１−196861（ＪＰ，Ａ) 特開 平４−297063（ＪＰ，Ａ) 特開 平３−214674（ＪＰ，Ａ) 特開 平５−313762（ＪＰ，Ａ) 特開 昭62−109114（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/8234 - 21/8238 H01L 21/8249 H01L 27/06 H01L 27/088 - 27/092
Claims (2)
- 【請求項１】 ＬＯＣＯＳ−ドレイン構造のＭＯＳ型ト
ランジスタを備える半導体集積回路装置であって、 前記ＬＯＣＯＳ−ドレイン構造におけるドレイン部の酸
化膜の厚みと素子分離のためのＬＯＣＯＳ酸化膜の厚み
が同じであるとともに、素子分離領域と前記ドレイン部
のドリフト領域に、不純物として濃度約１.０〜２.７Ｅ
１４／ｃｍ2 のボロンを有することを特徴とする半導体
集積回路装置。 - 【請求項２】 ＬＯＣＯＳ−ドレイン構造のＭＯＳ型ト
ランジスタを備える半導体集積回路装置であって、 前記ＬＯＣＯＳ−ドレイン構造におけるドレイン部の酸
化膜の厚みと素子分離のためのＬＯＣＯＳ酸化膜の厚み
が同じであるとともに、素子分離領域と前記ドレイン部
のドリフト領域に、不純物として濃度約２.０Ｅ１３／
ｃｍ2 以下のリンを有することを特徴とする半導体集積
回路装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7213844A JP2981717B2 (ja) | 1994-09-02 | 1995-08-22 | 半導体集積回路装置 |
| US08/522,733 US5696400A (en) | 1994-09-02 | 1995-09-01 | MOS-type semiconductor integrated circuit device |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6-210209 | 1994-09-02 | ||
| JP21020994 | 1994-09-02 | ||
| JP7213844A JP2981717B2 (ja) | 1994-09-02 | 1995-08-22 | 半導体集積回路装置 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11141702A Division JP3041354B2 (ja) | 1999-05-21 | 1999-05-21 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08125026A JPH08125026A (ja) | 1996-05-17 |
| JP2981717B2 true JP2981717B2 (ja) | 1999-11-22 |
Family
ID=26517912
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7213844A Expired - Lifetime JP2981717B2 (ja) | 1994-09-02 | 1995-08-22 | 半導体集積回路装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5696400A (ja) |
| JP (1) | JP2981717B2 (ja) |
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| JP2778579B2 (ja) * | 1996-04-25 | 1998-07-23 | 日本電気株式会社 | 半導体装置 |
| US20020123180A1 (en) * | 2001-03-01 | 2002-09-05 | Peter Rabkin | Transistor and memory cell with ultra-short gate feature and method of fabricating the same |
| JP4804666B2 (ja) | 2001-08-10 | 2011-11-02 | オンセミコンダクター・トレーディング・リミテッド | 半導体装置の製造方法 |
| JP4075823B2 (ja) * | 2004-02-25 | 2008-04-16 | 株式会社デンソー | コンパレータ回路装置 |
| US7247909B2 (en) * | 2005-11-10 | 2007-07-24 | Taiwan Semiconductor Manufacturing Co., Ltd. | Method for forming an integrated circuit with high voltage and low voltage devices |
| JP2009239471A (ja) * | 2008-03-26 | 2009-10-15 | Panasonic Corp | Ｍｏｓ集積回路、及びそれを備えた電子機器 |
| US8119507B2 (en) * | 2008-10-23 | 2012-02-21 | Silergy Technology | Lateral double-diffused metal oxide semiconductor (LDMOS) transistors |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4214359A (en) * | 1978-12-07 | 1980-07-29 | Bell Telephone Laboratories, Incorporated | MOS Devices having buried terminal zones under local oxide regions |
| US4866002A (en) * | 1985-11-26 | 1989-09-12 | Fuji Photo Film Co., Ltd. | Complementary insulated-gate field effect transistor integrated circuit and manufacturing method thereof |
| KR940009357B1 (ko) * | 1991-04-09 | 1994-10-07 | 삼성전자주식회사 | 반도체 장치 및 그 제조방법 |
| JPH05308128A (ja) * | 1992-04-30 | 1993-11-19 | Fuji Electric Co Ltd | 半導体装置およびその製造方法 |
| JPH0613391A (ja) * | 1992-06-26 | 1994-01-21 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| JP3163839B2 (ja) * | 1993-05-20 | 2001-05-08 | 富士電機株式会社 | 半導体集積回路 |
-
1995
- 1995-08-22 JP JP7213844A patent/JP2981717B2/ja not_active Expired - Lifetime
- 1995-09-01 US US08/522,733 patent/US5696400A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08125026A (ja) | 1996-05-17 |
| US5696400A (en) | 1997-12-09 |
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| KR830001615B1 (ko) | 반도체 장치의 제조방법 |
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