JP2981717B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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Description
積回路装置における、MOSドライバーの単位チャネル
当たりの電流値とスイッチング速度の向上に関する。
(ただし本発明で言う高耐圧とは24V以上の電圧を指
す。)
導体集積回路装置(以後ボルテージレギュレータ−と称
す)を例に取って説明する。図2は従来のDDD(Do
uble Diffused Drain)構造の高耐
圧MOSトランジスタを使った場合のMOSトランジス
タの断面図である。第1導電型のシリコン基板(1)の
表面に互いに間隔を設けて置かれた第2導電型のソース
領域(2)とドレイン領域(3)と前記ドレイン領域の
回りに設けられた第2導電型の2重拡散ドレイン領域
(15)と前記ソース領域と前記ドレイン領域の間のチ
ャネル形成領域(4)と前記チャネル形成領域の上に設
けられたゲート絶縁膜(6),(7)と前記ゲート絶縁
膜の上に設けられたゲート電極(9)よりなるMOSト
ランジスタにおいて、MOSドライバーのゲート絶縁膜
(7)とMOS制御回路のゲート絶縁膜(6)は同じ膜
厚であった。
ータは入力側から電力を取り込んで出力側へ電力を伝達
し、伝達する電力を制御することによって出力電圧を安
定化している。この場合、許容入力電力(入力電圧×入
力電流)が大きいものほど出力電力(出力電圧×出力電
流)も大きく出来る。出力電力が大きくなると今まで電
力不足で利用されなかった分野にも利用されるようにな
る。
Sトランジスタの高耐圧化が計られてきた。そしてMO
Sトランジスタを高耐圧構造にすることによってボルテ
ージ・レギュレータの許容入力電圧は向上してきた。し
かしMOSトランジスタを高耐圧化するためには、表面
ブレークダウン耐圧やTDDB(Time Depen
dence Dielectric Breakdow
n;絶縁膜破壊の時間依存)などを考慮しなければなら
ないので、MOSトランジスタのゲート絶縁膜をかなり
厚くする必要があった。
は、全て同じ膜厚であったので、1ケ所でもゲート電極
に高電圧が掛かるMOSトランジスタがあると、全ての
MOSトランジスタのゲート絶縁膜厚を厚くせざるをえ
なかった。ゲート絶縁膜が厚くなるとMOSトランジス
タの単位チャネル当たりに流れる電流値は減少し、スイ
ッチング速度は遅くなるので、従来のボルテージ・レギ
ュレータでは許容入力電圧を高くした場合、出力電流が
取れなくなると言う課題を有していた。
するために、ゲート〜基板間電圧差が常に小さい回路
(例えばMOSドライバーなど)はゲート絶縁膜の厚み
を薄くし、ゲート〜基板間電位差が大きくなったり小さ
くなったりする回路(例えばコンパレータ)などはゲー
ト絶縁膜の厚みを厚くした。
耐圧を24V以上にするためにLOCOS−ドレイン構
造のMOSトランジスタを採用した。
集積回路装置の単位チャネル当たりに流れる電流値とス
イッチング速度を向上することができる。
路装置の第1実施例であるボルテージレギュレータの回
路について回路ブロック図5を参照しながら説明する。
本発明のボルテージレギュレーターは、Vref回路
(301)とラダー抵抗(303)とコンパレーター
(302)とMOSドライバー(304)と電流制限回
路(305)からなっている。
圧とラダー抵抗で分割された出力電圧をコンパレータが
受け、MOSドライバー(304)はコンパレーター
(302)から送られる出力信号を受け、出力電圧が常
に一定になるよう働いている。電流制限回路(305)
は出力端子(307)とグランド端子(308)がショ
ートしてもMOSドライバー(304)のゲート電極に
過大な電圧が印加されないよう出力電流をリミットして
いる。
Vref回路はM1とM2の2個のMOSトランジスタ
で構成され、コンパレーターはM3〜M7の5個のMO
Sトランジスタで構成され、電流制限回路はM8とM9
の2個のMOSトランジスタとR3の抵抗で構成され、
MOSドライバーはM10の1個のMOSトランジスタ
で構成され、ラダー抵抗はR1とR2の2個の抵抗で構
成されている。
ハンスメント型MOSトランジスタ(M1)とデプレッ
ション型MOSトランジスタ(M2)のしきい値電圧の
絶対値の和にほぼ等しく、入力電圧(Vin)が変動し
ても常にある電圧(基準電圧;Vref)に保たれてい
る。MOSトランジスタM3〜M7で構成されるコンパ
レータ(比較回路)はA点の電圧とB点の電圧を比較し
て、A点の電圧がB点の電圧よりも高い場合、C点の電
圧を低くしてMOSトランジスタM10のチャネル電流
を増やし、A点とB点の電圧が同じになるように働きか
ける。出力電圧(Vout)はラダー抵抗R1とR2の
比で決まり、B点の電圧はA点の電圧(Vref)と同
じになるようにMOS制御回路により調整されているの
で、出力電圧VoutはVout=Vref・(R1+
R2)/R1となる。
る。電流制限回路は2個のMOSトランジスタM8とM
9と1個の抵抗R3で構成され、M9はMOSドライバ
ーM10と同じ型(ここではPチャネル型)、同じゲー
ト絶縁膜厚(ここでは300オングストローム)、同じ
実行チャネル長(ここでは3.0μm)であり、M9の
チャネル幅はM10より狭く(ここでは1/100)、
R3の抵抗値は低く、M8のしきい値電圧と制限電流値
で決定している(ここではM8のしきい値電圧を−0.
8Vとし、制限電流を1AとしてR3の抵抗値を80Ω
としている)。MOSトランジスタM10に1Aの電流
が流れた場合、M9とM10はカレント・ミラー回路を
形成しているので、チャネル幅の比に応じてM9に0.
01Aの電流が流れる。R3での電圧降下はR3の抵抗
値が80Ωなので0.8Vとなる。R3での電圧降下が
0.8V以上になるとM8のトランジスタがオンする。
M8がオンするとM10のゲート電圧が高くなって(M
10のゲート−ソース間電圧は低くなって)M10は電
流を流さなくなる。
ュレーターのMOSトランジスタの断面図である。第1
導電型のシリコン基板(1)の表面に互いに間隔を置い
て設けられた第2導電型のソース領域(2)とドレイン
領域(3)と前記ソース領域と前記ドレイン領域の間に
設けられたチャネル形成領域(4)と前記チャネル領域
に接して前記ドレイン領域の一部に設けられた第2導電
型のドリフト領域(5)と前記チャネル形成領域の上に
設けられたゲート絶縁膜(6),(7)と前記ドリフト
領域の上に設けられたロコス・ドレイン酸化膜(8)
と、前記ゲート絶縁膜と前記ロコス・ドレイン酸化膜の
上に設けられたゲート電極(9)からなる高耐圧MOS
型半導体集積回路装置において、MOS制御回路(Vr
ef回路やコンパレータなど)のゲート酸化膜厚は80
0Åであり、MOSドライバーのゲート酸化膜厚は30
0Åである。
00Åにしたかと言うと、MOS制御回路部のゲート電
極は入力電圧がフルに掛かる場合があるので、MOS制
御回路のゲート絶縁膜(6)の膜厚は許容入力電圧に対
しTDDBで10年保証される厚さとし、許容入力電圧
を3MV/cmで除した膜厚±10%程度とした。具体
的には定格24Vの場合には800±80Åとする。
制御回路からの出力電圧が掛かるので、入力電圧がフル
に掛かることは無く、図3の斜線部分の電圧範囲が動作
範囲となる。図3を詳しく説明すると、横軸は入出力電
圧差で縦軸がゲート電圧で、線101〜103はそれぞ
れ200mA、500mA、1Aを出力するのに必要な
ゲート電圧を示している。ただし、回路の構成上ゲート
電圧は入力電圧を越えることはない(線104、線10
5以上のゲート電圧以上になることは無い)のでMOS
ドライバーの動作範囲は斜線部分となる。
(ゲート−基板/ソース間電圧)はたとえ5V,1A出
力時でも最大9V程度となる。従ってドライバーのゲー
ト酸化膜の膜厚は9Vを3MV/cmで除した厚さ±1
0%程度(300±30オングストローム程度)とす
る。
オフ時においてMOSドライバーのゲート−ドレイン間
に入力電圧がフルに掛かる場合がある事である。本発明
ではLOCOS−ドレイン構造と言って、ドレイン部の
ゲート酸化膜(ロコス・ドレイン酸化膜8)を厚くして
ドレイン耐圧を高くしている。
スタとLOCOS−ドレイン構造のMOSトランジスタ
のドレイン耐圧(BVdss)の比較を示す。図4の縦
軸はドレイン耐圧(BVdss)を示し、横軸にはゲー
ト酸化膜厚を表している。線201、202はそれぞれ
DDD構造のNchとPchのドレイン耐圧を表し、線
203、204はそれぞれLOCOS−ドレイン構造の
NchとPchのドレイン耐圧を表している。DDD構
造とLOCOS−ドレイン構造はともにゲート酸化膜厚
が薄くなるとドレイン耐圧が低下する。本発明のボルテ
ージレギュレータはドライバーのドレインには入力電圧
が目一杯印加されるので、従来のDDD構造のMOSド
ライバーではゲート酸化膜を薄くすることは出来なかっ
た。本発明のLOCOS−ドレイン構造を採用すること
によって、初めてMOSドライバーのゲート酸化膜厚を
300Åにする事が出来た。
ス・ドレイン酸化膜(8)と素子分離領域のフィールド
酸化膜(11)の厚さを揃えれば、通常のコンベンショ
ナル構造のMOSを作る工程プラス1枚(この1枚は酸
化膜厚の作り分けに使われる。)のマスク工程で高耐圧
MOSトランジスタが作成できる。
のためのフィールド酸化膜(11)の膜厚を揃えるため
には、MOSトランジスタのドレイン耐圧と素子分離の
ためのフィールド・トランジスタの閾値が共に定格以上
(ここでは24V以上)でなければならない。図7、8
にそれぞれボロン・フィールド・ドープとリン・フィー
ルド・ドープに対するドレイン耐圧とフィールド・トラ
ンジスタの閾値を示す。
Dope)についての図である。縦軸にドレイン耐圧と
フィールドの閾値を示し、横軸はボロン濃度を示してい
る。図7よりドレイン耐圧(501)とフィールド・ト
ランジスタの閾値(Vtpf)(502)を共に24V
以上とするためにボロン・フィルド・ドープのドーズ量
を約1.0E14〜2.6E14/cm2とした。
ope)についての図である。縦軸にドレイン耐圧(B
Vdss)とフィールド・トランジスタの閾値(Vtn
f)を示し、横軸にリン濃度を示す。図8よりドレイン
耐圧(505)とフィールド反転電圧、すなわちフィー
ルド・トランジスタの閾値電圧(504)を共に24V
以上とするためにリン・フィルド・ドープのドーズ量を
約2.0E13/cm2とした。以上のように濃度を設
定することによってドリフト領域と素子分離領域のドー
ズ量を揃えることが出来た。
レータ−に電流制限回路(305)を付加すれば、たと
え出力端子(307)が接地端子(308)と短絡して
も、1A以上流れないようにすればMOSドライバーの
ゲート電圧は9Vを越えることは決してない。
スイッチングレギュレータの回路ブロック図を示す。ス
イッチングレギュレータとはボルテージレギュレータの
一種で、コイル(603)に電力を蓄え、出力端子(6
07)に必要な電力(電流)を供給する働きを持つ。出
力電流を調整するのはスッチングMOSドライバー(6
02)のゲート電極に与えるパルスの周波数やデューテ
ィ比を変えることによって行われている。
2)のゲート酸化膜を薄くすれば単位チャネル当たりの
電流値が増えるのでスイッチングMOSドライバー(6
02)のサイズを小さくすることが出来るし、スイッチ
ング速度やサブスレショルド係数も改善されので過渡応
答特性や出力電流での改善が見られる。
同期整流方式のボルテージ・レギュレータの回路ブロッ
ク図を示す。同期整流方式とは出力電圧が例えば3.3
Vと小さい時における変換効率の改善を計ったもので、
同期整流用MOSドライバー(702)と整流ダイオー
ド(705)で一気にコイル(704)に電流を供給し
ようと言うもので、スイッチング用MOSドライバー
(702)のオフ時間を減らし、整流ダイオードによる
損失も減らしている。
2)と同期整流用MOSドライバー(703)のゲート
酸化膜を薄くすることによって、スイッチング速度やサ
ブスレショルド係数が改善されるので、さらに変換効率
が高くなる。
回路装置において、MOSドライバーの単位チャネル当
たりの電流量の増加とMOSスイッチのスイッチング速
度の高速化が達成された。
のMOSトランジスタの断面図である。
ンジスタの断面図である。
のMOSドライバーのゲート電圧と入出力電圧の関係を
あらわすグラフである。
LOCOS−ドレイン型MOSトランジスタのドレイン
耐圧(BVdss)とゲート酸化膜厚の関係を示したグ
ラフである。
の回路ブロック図である。
の回路図である。
ンジスタのドレイン耐圧(BVdss)およびフィール
ド・トランジタの閾値(Vtpf)に対するBFDの関
係を示した図である。
ンジスタのドレイン耐圧(BVdss)およびフィール
ド・トランジタの閾値(Vtnf)に対するPFDの関
係を示した図である。
タの回路ブロック図である。
ジ・レギュレータの回路ブロック図である。
域) 101 出力電流が200mAの時のゲート電圧と入出
力電圧の関係を表す曲線 102 出力電流が500mAの時のゲート電圧と入出
力電圧の関係を表す曲線 103 出力電流が1Aの時のゲート電圧と入出力電圧
の関係を表す曲線 104 出力電圧が3Vの時の入力電圧=ゲート電圧と
なる直線 105 出力電圧が5Vの時の入力電圧=ゲート電圧と
なる直線 201 DDD構造のNchMOSトランジスタのドレ
イン耐圧とゲート酸化膜厚の関係を示す直線である。 202 DDD構造のPchMOSトランジスタのドレ
イン耐圧とゲート酸化膜厚の関係を示す直線 203 LOCOS−ドレイン構造のNchMOSトラ
ンジスタのドレイン耐圧とゲート酸化膜厚の関係を示す
直線 204 LOCOS−ドレイン構造のPchMOSトラ
ンジスタのドレイン耐圧とゲート酸化膜厚の関係を示す
直線 301 Vref回路 302 コンパレーター 303 ラダー抵抗 304 MOSドライバー 305 電流制限回路 306 入力端子(Vin) 307 出力端子(Vout) 308 接地端子(GND) 401 入力端子(Vin) 402 出力端子(Vout) 403 接地端子(GND) 501 BFDとNchのドレイン耐圧(BVdss)
の関係を示す直線 502 BFDとNchフィールド・トランジスタの閾
値(Vtnf)の関係を示す直線 503 PFDとPchのドレイン耐圧(BVdss)
の関係を示す直線 504 PFDとPchフィールド・トランジスタの閾
値(Vtpf)の関係を示す直線 601 MOS制御回路 602 スイッチング用MOSドライバー 603 コイル 604 ダイオード 605 キャパシター 606 入力端子(Vin) 607 出力端子(Vout) 608 接地端子(GND) 701 MOS制御回路 702 スイッチング用MOSドライバー 703 同期整流用MOSドライバー 704 コイル 705 ダイオード 706 キャパシター 707 入力端子(Vin) 608 出力端子(Vout) 609 接地端子(GND) M1,M3〜M5 Nチャネル・エンハンスメント型M
OSトランジスタ M2 Nチャネル・デプレッション型MOSトランジス
タ M6〜M10 Pチャネル・エンハンスメント型MOS
トランジスタ R1〜R3 抵抗
Claims (2)
- 【請求項1】 LOCOS−ドレイン構造のMOS型ト
ランジスタを備える半導体集積回路装置であって、 前記LOCOS−ドレイン構造におけるドレイン部の酸
化膜の厚みと素子分離のためのLOCOS酸化膜の厚み
が同じであるとともに、素子分離領域と前記ドレイン部
のドリフト領域に、不純物として濃度約1.0〜2.7E
14/cm2 のボロンを有することを特徴とする半導体
集積回路装置。 - 【請求項2】 LOCOS−ドレイン構造のMOS型ト
ランジスタを備える半導体集積回路装置であって、 前記LOCOS−ドレイン構造におけるドレイン部の酸
化膜の厚みと素子分離のためのLOCOS酸化膜の厚み
が同じであるとともに、素子分離領域と前記ドレイン部
のドリフト領域に、不純物として濃度約2.0E13/
cm2 以下のリンを有することを特徴とする半導体集積
回路装置。
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JP4804666B2 (ja) | 2001-08-10 | 2011-11-02 | オンセミコンダクター・トレーディング・リミテッド | 半導体装置の製造方法 |
JP4075823B2 (ja) * | 2004-02-25 | 2008-04-16 | 株式会社デンソー | コンパレータ回路装置 |
US7247909B2 (en) * | 2005-11-10 | 2007-07-24 | Taiwan Semiconductor Manufacturing Co., Ltd. | Method for forming an integrated circuit with high voltage and low voltage devices |
JP2009239471A (ja) * | 2008-03-26 | 2009-10-15 | Panasonic Corp | Mos集積回路、及びそれを備えた電子機器 |
US8119507B2 (en) * | 2008-10-23 | 2012-02-21 | Silergy Technology | Lateral double-diffused metal oxide semiconductor (LDMOS) transistors |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4214359A (en) * | 1978-12-07 | 1980-07-29 | Bell Telephone Laboratories, Incorporated | MOS Devices having buried terminal zones under local oxide regions |
US4866002A (en) * | 1985-11-26 | 1989-09-12 | Fuji Photo Film Co., Ltd. | Complementary insulated-gate field effect transistor integrated circuit and manufacturing method thereof |
KR940009357B1 (ko) * | 1991-04-09 | 1994-10-07 | 삼성전자주식회사 | 반도체 장치 및 그 제조방법 |
JPH05308128A (ja) * | 1992-04-30 | 1993-11-19 | Fuji Electric Co Ltd | 半導体装置およびその製造方法 |
JPH0613391A (ja) * | 1992-06-26 | 1994-01-21 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
JP3163839B2 (ja) * | 1993-05-20 | 2001-05-08 | 富士電機株式会社 | 半導体集積回路 |
-
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