JPH0870247A - レベルシフト回路 - Google Patents
レベルシフト回路Info
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- JPH0870247A JPH0870247A JP6202283A JP20228394A JPH0870247A JP H0870247 A JPH0870247 A JP H0870247A JP 6202283 A JP6202283 A JP 6202283A JP 20228394 A JP20228394 A JP 20228394A JP H0870247 A JPH0870247 A JP H0870247A
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Abstract
したLCDドライバー用のレベルシフト回路を提供す
る。 【構成】 低電圧系(3V)から高電圧系への変換を行
うレベルシフト回路において、入力信号を受ける高耐圧
MOSトランジスタM3,M4のゲート酸化膜厚(tox
2)をクロス接続された高耐圧MOSトランジスタM1,
M2のゲート酸化膜(tox1)より、薄く形成する。
Description
るものであり、特にLCDドライバーICに内蔵される
レベルシフト回路に関するものである。
の低電圧系(例えば、5V系)の信号を入力し、シフト
レジスタ等によって所定の信号処理を行い、その出力を
レベルシフト回路によって高電圧系(例えば40系)の
信号に変換して、LCDパネルを駆動するものである。
従って、レベルシフト回路は、低電圧系の信号を高電圧
系の信号へ変換するという役割を担っており、LCDド
ライバーICの1ビット毎に1個のレベルシフト回路が
必要となる。近年、LCDパネルの大容量化に伴って、
LCDドライバーのビット数も大幅に増加する傾向にあ
り、例えば160ビットのものであれば、160個のレ
ベルシフト回路を内蔵化する必要がある。
である。図において、MOSトランジスタM1,M2,
M3,M4は高耐圧トランジスタであり、MOSトラン
ジスタM5,M6は、通常耐圧トランジスタである。ま
た、Vdd1は、低電圧系の電源電圧(例えば、Vdd1=3
V)であり、Vddは、高電圧系の電源電圧である(例え
ば、Vdd=40V)。
ま、入力信号φがLレベルのとき、M3はオフ、M4は
オンし、M1はオン、M2はオフするので、ノードaは
Vdd(40V)、ノードbはVss(0V)となる。ま
た、入力信号φがHレベルのときは、M3はオン、M4
はオフし、M1はオフ、M2はオンするので、ノードa
はVss(0V)、ノードbはVdd(40V)となる。し
たがって、本回路は、Vdd1/Vss(3V/0V系)をV
dd/Vss(40V/0V系)に変換するという動作を行
う。
察する。いま、M1,M2,M3,M4のトランジスタ
サイズが等しいとする。また、各トランジスタのオン抵
抗をr1,r2,r3,r4とする。入力信号φがLからHに
変化するとM3がオフ状態からオン状態となる。このと
き、ノードaの電圧Vaは、次式で表される。 Va=r3・Vdd/(r1+r3) ・・・・・・(1) また、M3のVgs=Vdd1=3V、M1のVgs=Vdd=
40Vのため、次式が成り立つ。
されたままとなる。これでは、M2もオフからオンに変
化せず、この回路は動作しない。したがって、以上のこ
とから、レベルシフト動作をするためには、次の条件が
必要である。
る。そして、(4)式に(1)式のVaを代入すると、 Vdd/(1+r3/r1)>Vth(M2) ・・・・・(5) 入力信号φがHからLに変化するとM4がオフ状態から
オン状態となる。この場合も、上記と同様にしてレベル
シフト動作をするためには、次の条件が必要である。
1,r4/r2の値をできる限り小さくすることが必要であ
ることがわかる。そのための手段として、従来、MOS
トランジスタM3,M4のゲート幅(W)を大きくした
り、その閾値電圧を小さくする設定すること等によりオ
ン抵抗r3,r4を低減していた。
シフト回路は、LCDドライバーICの中に多数内蔵す
る必要があるため、M3,M4のトランジスタサイズを
大きくすると、ICのチップ面積が増大するという欠点
があった。一方、イオン注入工程でM3,M4の閾値電
圧を選択的に小さくする設定することは、製造工程の追
加が必要になるという欠点があった。
解決するために、MOSトランジスタM3,M4のゲー
ト酸化膜厚(tox2)をMOSトランジスタM1,M2
のゲート酸化膜厚(tox1)より薄くした(tox2<tox1)。
また、MOSトランジスタM3,M4のゲート酸化膜を
MOSトランジスタM5,M6のゲート酸化膜と同一工
程で形成した。
は、次式で与えられる。 Id=μ・W・Vds・ε・(Vgs−Vth)/L・tox ・・・・(7) したがって、オン抵抗 r ( Vds/Id) ∝ tox ・・・・(8) ここで、Vdsはソースドレイン間電圧、Vgsはゲートソ
ース間電圧、εは誘電定数、Lはチャネル長、toxはゲ
ート酸化膜厚である。すなわち、ゲート酸化膜厚を小さ
くすることにより、オン抵抗を低減できる。したがっ
て、MOSトランジスタM3,M4のゲート酸化膜厚
(tox2)をMOSトランジスタM1,M2のゲート酸
化膜厚(tox1)より薄くすること(tox2<tox1)により、
上記(5)、(6)式の条件を満足することができる。
膜厚(tox2)を薄くしても、回路構成上、そのゲート電
極には高電圧(40V)は印加されないので、耐圧不良
を生じるおそれはない。したがって、上記手段によれ
ば、従来に比してチップ面積を低減できる利点がある。
さらに、MOSトランジスタM3,M4のゲート酸化膜
をMOSトランジスタM5,M6のゲート酸化膜と同一
工程で形成することにより、特別の工程を追加すること
なく、M3,M4のゲート酸化膜厚(tox2)を薄くする
ことができるので、製造工程の削減にも効果がある。
ト回路を図面を参照しながら説明する。本実施例のレベ
ルシフト回路は、図1に示すように、ゲートとドレイン
を相互にクロス接続したPチャネル型MOSトランジス
タM1,M2と、MOSトランジスタM1,M2のソー
スに供給された高電源Vdd(40V)と、MOSトラン
ジスタM1,M2のドレインと接地電源Vss(0V)と
の間に接続されたNチャネル型MOSトランジスタM
3,M4と、MOSトランジスタM3,M4のゲートに
それぞれ入力された信号φおよび反転信号*φとを有
し、MOSトランジスタM2,M4の接続点bからレベ
ルシフトされた信号を出力するものであって、MOSト
ランジスタM1,M2,M3,M4を高耐圧型で形成
し、反転信号*φを発生させるインバータを構成するM
OSトランジスタM5,M6を通常耐圧型で形成すると
ともに、MOSトランジスタM3,M4のゲート酸化膜
厚(tox2)をMOSトランジスタM1,M2のゲート
酸化膜厚(tox1)より薄くしたこと(tox2<tox1)を特徴
としている。
フト動作を行うためには、(5)式および(6)式の条
件を満足することが必要である。ところで、MOSトラ
ンジスタのオン抵抗は、(8)式で示したようにゲート
酸化膜厚toxに比例することから、MOSトランジスタ
M3,M4のゲート酸化膜厚(tox2)をMOSトラン
ジスタM1,M2のゲート酸化膜厚(tox1)より薄くす
ることにより、トランジスタ・サイズの増加を抑止しつ
つ、かかる条件を満足することが可能となる。
2,M3,M4のデバイス構造を説明する。MOSトラ
ンジスタM1,M2は、図3に示すように、P型Si基
板1上にNウエル2が形成され、膜厚tox1(1000
Å)のゲート酸化膜3上にゲート電極4が形成されてお
り、その両側にソース層5、ドレイン6層が形成されて
いる。ドレイン層6は、ゲート電極4に自己整合された
低濃度のP-層6Aと、ゲート電極からオフセットされ
た高濃度のP+層6Bとから成る。上記トランジスタ
は、回路構成上、ゲート電極4とドレイン6に高電圧
(40V)が印加されるので、ゲート酸化膜3を比較的
厚く形成し、ドレインをオフセット・ゲート型の高耐圧
構造としている。
図4に示すように、P型Si基板1上に膜厚tox2(30
0Å)のゲート酸化膜7上を介してゲート電極8が形成
され、その両側にソース層9、ドレイン層10が形成さ
れている。ドレイン層10は、ゲート電極8に自己整合
された低濃度のN-層10Aと、ゲート電極からオフセ
ットされた高濃度のN+層10Bとから成る。上記トラ
ンジスタは、ゲート電極8に高電圧は印加されないの
で、ゲート耐圧劣化の問題は生じない。
図5に示すように、通常耐圧型の構造である。すなわ
ち、P型Si基板1上に膜厚tox2(300Å)のゲート
酸化膜11を介してゲート電極12が形成され、その両
側にソース層13、ドレイン層14が形成されている。
上記トランジスタは通常耐圧型のため、オフセット・ド
レイン構造を成していない。
するMOSトランジスタの製造方法を従来例と比較して
説明する。まず、従来の製造方法は図6に示すように、
1回目のゲート酸化(1)により、膜厚tox1(1000
Å)のゲート酸化膜を形成し、次にゲート酸化膜エッ
チ、すなわち、通常耐圧トランジスタM5,M6の形成
領域のゲート酸化膜を選択的にエッチング除去する。次
いで、2回目のゲート酸化(2)を行い、通常耐圧型ト
ランジスタM5,M6の形成領域に膜厚tox2(300
Å)のゲート酸化膜を形成する。その後、閾値電圧のコ
ントロールのために、高耐圧MOSトランジスタM3,
M4と、通常耐圧MOSトランジスタM5,M6のチャ
ネル・イオン注入をそれぞれに行う。
図7に示すように短縮されている。まず、1回目のゲー
ト酸化(1)により、膜厚tox1(1000Å)のゲート
酸化膜を形成するのは同じであるが、次のゲート酸化膜
エッチでは、通常耐圧トランジスタM5,M6の形成領
域だけでなく、高耐圧MOSトランジスタM3,M4の
形成領域の酸化膜も同時に除去してしまう。次に、2回
目のゲート酸化(2)を行い、膜厚tox2(300Å)の
ゲート酸化膜を形成する。そして、通常耐圧トランジス
タM5,M6と高耐圧MOSトランジスタM3,M4の
チャネル・イオン注入を行う。このように、高耐圧MO
SトランジスタM3,M4のゲート酸化膜厚を薄くする
ために、通常耐圧MOSトランジスタM5,M6のゲー
ト酸化膜形成工程を利用しているので、特別の工程を追
加することなく、製造することができる。また、ゲート
酸化膜厚が同一になるため、閾値電圧のコントロールの
ためのチャネル・イオン注入工程も共用することがで
き、製造工程が短縮される。
レベルシフト回路のMOSトランジスタM3,M4のゲ
ート酸化膜厚(tox2)をMOSトランジスタM1,M
2のゲート酸化膜厚(tox1)より薄くしている(tox2<to
x1)。これにより、従来のようにチップ面積を増加する
ことなく、低電圧系から高電圧系へのレベルシフトを実
現することができる。
スタM3,M4のゲート酸化膜をMOSトランジスタM
5,M6のゲート酸化膜と同一工程で形成することによ
り、特別の工程を追加することなく、M3,M4のゲー
ト酸化膜厚(tox2)を薄くすることができるので、製造
工程の削減にも効果がある。
明する回路図である。
る。
説明する断面図である。
説明する断面図である。
を説明する断面図である。
ー図である。
ロセスフロー図である。
タ Vdd1 低電圧系の電源電圧 Vdd 高耐圧系の電源電圧 φ 入力信号 r1 高耐圧MOSトランジスタ
M1のオン抵抗 r3 高耐圧MOSトランジスタ
M3のオン抵抗 1 P型基板 2 Nウエル 3 ゲート酸化膜 4 ゲート電極 5 ソース層 6 ドレイン層 7 ゲート酸化膜 8 ゲート電極 9 ソース層 10 ドレイン層 11 ゲート酸化膜 12 ゲート電極 13 ソース層 14 ドレイン層
Claims (2)
- 【請求項1】 ゲートとドレインを相互にクロス接続し
た一導電チャネル型MOSトランジスタM1,M2と、
MOSトランジスタM1,M2のソースに供給された高
電源Vddと、MOSトランジスタM1,M2のドレイン
と接地電源Vssとの間に接続された逆導電チャネル型M
OSトランジスタM3,M4と、MOSトランジスタM
3,M4のゲートにそれぞれ入力された信号φおよび反
転信号*φとを有し、MOSトランジスタM2,M4の
接続点からレベルシフトされた信号を出力するレベルシ
フト回路において、前記MOSトランジスタM1,M
2,M3,M4を高耐圧型で形成し、反転信号*φを発
生させるインバータを構成するMOSトランジスタM
5,M6を通常耐圧型で形成するとともに、MOSトラ
ンジスタM3,M4のゲート酸化膜厚(tox2)をMO
SトランジスタM1,M2のゲート酸化膜厚(tox1)よ
り薄くしたこと(tox2<tox1)を特徴とするレベルシフト
回路。 - 【請求項2】 前記MOSトランジスタM3,M4のゲ
ート酸化膜を前記MOSトランジスタM5,M6のゲー
ト酸化膜と同一工程で形成したことを特徴とする請求項
1記載のレベルシフト回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP20228394A JP3448361B2 (ja) | 1994-08-26 | 1994-08-26 | レベルシフト回路の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP20228394A JP3448361B2 (ja) | 1994-08-26 | 1994-08-26 | レベルシフト回路の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0870247A true JPH0870247A (ja) | 1996-03-12 |
JP3448361B2 JP3448361B2 (ja) | 2003-09-22 |
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Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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Country | Link |
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Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100302610B1 (ko) * | 1999-05-21 | 2001-09-26 | 김영환 | 고전압 구동 회로 |
US6597040B2 (en) | 2000-06-29 | 2003-07-22 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having MOS transistor for coupling two signal lines |
JP2006093748A (ja) * | 2004-09-16 | 2006-04-06 | Renesas Technology Corp | 半導体集積回路装置のタイミング制御回路 |
JP2009147985A (ja) * | 2001-08-31 | 2009-07-02 | Renesas Technology Corp | 半導体装置 |
WO2011001785A1 (ja) * | 2009-07-01 | 2011-01-06 | 株式会社日立製作所 | 半導体記憶回路 |
-
1994
- 1994-08-26 JP JP20228394A patent/JP3448361B2/ja not_active Expired - Fee Related
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KR100302610B1 (ko) * | 1999-05-21 | 2001-09-26 | 김영환 | 고전압 구동 회로 |
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JP2009147985A (ja) * | 2001-08-31 | 2009-07-02 | Renesas Technology Corp | 半導体装置 |
JP2006093748A (ja) * | 2004-09-16 | 2006-04-06 | Renesas Technology Corp | 半導体集積回路装置のタイミング制御回路 |
JP4642417B2 (ja) * | 2004-09-16 | 2011-03-02 | ルネサスエレクトロニクス株式会社 | 半導体集積回路装置 |
WO2011001785A1 (ja) * | 2009-07-01 | 2011-01-06 | 株式会社日立製作所 | 半導体記憶回路 |
JP5286414B2 (ja) * | 2009-07-01 | 2013-09-11 | 株式会社日立製作所 | 半導体記憶回路 |
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---|---|
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