JP2800748B2 - 半導体装置 - Google Patents
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- JP2800748B2 JP2800748B2 JP7330745A JP33074595A JP2800748B2 JP 2800748 B2 JP2800748 B2 JP 2800748B2 JP 7330745 A JP7330745 A JP 7330745A JP 33074595 A JP33074595 A JP 33074595A JP 2800748 B2 JP2800748 B2 JP 2800748B2
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Description
【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、半導体装置に関
し、特に半導体基板上にMOS型トランジスタを集積し
た半導体装置に関するものである。
し、特に半導体基板上にMOS型トランジスタを集積し
た半導体装置に関するものである。
【0002】
【従来の技術】半導体基板上にMOS型トランジスタを
集積した従来一般の半導体装置においては、例えば図3
に示すように、1つのPチャンネルトランジスタ1と1
つのNチャンネルトランジスタ2で構成されるCMOS
インバータ回路Aを用いる場合がある。図4は、このC
MOSインバータ回路Aを実現する際のパターンのレイ
アウト図である。
集積した従来一般の半導体装置においては、例えば図3
に示すように、1つのPチャンネルトランジスタ1と1
つのNチャンネルトランジスタ2で構成されるCMOS
インバータ回路Aを用いる場合がある。図4は、このC
MOSインバータ回路Aを実現する際のパターンのレイ
アウト図である。
【0003】図4において、符号1はPチャンネルトラ
ンジスタであり、2はNチャンネルトランジスタであっ
て、Pチャンネルトランジスタ1はp型ソース拡散層3
とp型ドレイン拡散層4とゲート電極5で構成され、N
チャンネルトランジスタ2はn型ソース拡散層6とn型
ドレイン拡散層7とゲート電極5で構成されている。そ
して、図3のCMOSインバータ回路Aを構成するため
に、p型ドレイン拡散層4とn型ドレイン拡散層7、p
型ソース拡散層3とVDD、n型ソース拡散層6とGND
は、それぞれ接続孔8〜12を介して金属配線層13〜
15により接続されている。この場合、各拡散層3、
4、6、7上に形成された接続孔8〜11の大きさは全
て同一である。
ンジスタであり、2はNチャンネルトランジスタであっ
て、Pチャンネルトランジスタ1はp型ソース拡散層3
とp型ドレイン拡散層4とゲート電極5で構成され、N
チャンネルトランジスタ2はn型ソース拡散層6とn型
ドレイン拡散層7とゲート電極5で構成されている。そ
して、図3のCMOSインバータ回路Aを構成するため
に、p型ドレイン拡散層4とn型ドレイン拡散層7、p
型ソース拡散層3とVDD、n型ソース拡散層6とGND
は、それぞれ接続孔8〜12を介して金属配線層13〜
15により接続されている。この場合、各拡散層3、
4、6、7上に形成された接続孔8〜11の大きさは全
て同一である。
【0004】図5は、図4のI−I’線に沿う、半導体
装置のNチャンネルトランジスタ2を示す断面図であっ
て、p型シリコン基板16の表面にn型ドレイン拡散層
7とn型ソース拡散層6が形成されている。このNチャ
ンネルトランジスタ2はLDD構造のMOSトランジス
タであり、ゲート酸化膜17上にゲート電極5を設け、
このゲート電極5に対して自己整合的に低濃度n- 型拡
散層19を形成した後、ゲート電極5の側壁に酸化膜サ
イドウォール20を形成し、酸化膜サイドウォール20
に対して自己整合的にn型ドレイン拡散層7とn型ソー
ス拡散層6を形成している。また、n型ドレイン拡散層
7とn型ソース拡散層6上の層間絶縁膜21にはドレイ
ン接続孔11、ソース接続孔10がそれぞれ形成され、
これら接続孔11、10中に埋め込まれた埋込金属膜2
2を介してn型ドレイン拡散層7、n型ソース拡散層6
と金属配線膜13、15が電気的に接続されている。
装置のNチャンネルトランジスタ2を示す断面図であっ
て、p型シリコン基板16の表面にn型ドレイン拡散層
7とn型ソース拡散層6が形成されている。このNチャ
ンネルトランジスタ2はLDD構造のMOSトランジス
タであり、ゲート酸化膜17上にゲート電極5を設け、
このゲート電極5に対して自己整合的に低濃度n- 型拡
散層19を形成した後、ゲート電極5の側壁に酸化膜サ
イドウォール20を形成し、酸化膜サイドウォール20
に対して自己整合的にn型ドレイン拡散層7とn型ソー
ス拡散層6を形成している。また、n型ドレイン拡散層
7とn型ソース拡散層6上の層間絶縁膜21にはドレイ
ン接続孔11、ソース接続孔10がそれぞれ形成され、
これら接続孔11、10中に埋め込まれた埋込金属膜2
2を介してn型ドレイン拡散層7、n型ソース拡散層6
と金属配線膜13、15が電気的に接続されている。
【0005】次に、回路の動作について説明する。図3
に示すCMOSインバータ回路Aにおいて、初期状態で
はVin がグランド電位、Vout がVDD 電位になってい
るとする。この時、図4のn型ドレイン拡散層7はVou
t と同じVDD 電位、n型ソース拡散層6はグランド電
位となる。また、ゲート電極5はVin と同じグランド
電位となるため、Nチャンネルトランジスタ2はオフ状
態、Pチャンネルトランジスタ1はオン状態となってい
る。
に示すCMOSインバータ回路Aにおいて、初期状態で
はVin がグランド電位、Vout がVDD 電位になってい
るとする。この時、図4のn型ドレイン拡散層7はVou
t と同じVDD 電位、n型ソース拡散層6はグランド電
位となる。また、ゲート電極5はVin と同じグランド
電位となるため、Nチャンネルトランジスタ2はオフ状
態、Pチャンネルトランジスタ1はオン状態となってい
る。
【0006】次に、Vin をグランド電位からVDD 電位
に変化させるとゲート電極5もVDD電位となり、Nチャ
ンネルトランジスタ2はオン状態となってn型ドレイン
拡散層7からn型ソース拡散層6に向けてオン電流が流
れる。すると、Nチャンネルトランジスタ2がオン状態
となることによって、n型ドレイン拡散層7はVDD電位
からn型ソース拡散層6と同じグランド電位へと変化す
る。また、この時、Pチャンネルトランジスタ1はオフ
状態となるため、CMOSインバータ回路AのVout も
n型ドレイン拡散層7と同様、VDD 電位からグランド
電位へと変化する。このように、Vin をグランド電位
からVDD 電位に変化させるとVoutはVDD 電位からグ
ランド電位へと変化するため、この回路はインバータ回
路として機能するわけである。
に変化させるとゲート電極5もVDD電位となり、Nチャ
ンネルトランジスタ2はオン状態となってn型ドレイン
拡散層7からn型ソース拡散層6に向けてオン電流が流
れる。すると、Nチャンネルトランジスタ2がオン状態
となることによって、n型ドレイン拡散層7はVDD電位
からn型ソース拡散層6と同じグランド電位へと変化す
る。また、この時、Pチャンネルトランジスタ1はオフ
状態となるため、CMOSインバータ回路AのVout も
n型ドレイン拡散層7と同様、VDD 電位からグランド
電位へと変化する。このように、Vin をグランド電位
からVDD 電位に変化させるとVoutはVDD 電位からグ
ランド電位へと変化するため、この回路はインバータ回
路として機能するわけである。
【0007】ところで、Vin をグランド電位からVDD
電位に変化させた時にVout がVDD電位からグランド電
位へと変化するスピードは、Nチャンネルトランジスタ
2のオン電流の大きさに関係しており、オン電流が大き
くなる程スピードは速くなる。また、ゲート電極5(V
in )がグランド電位でありNチャンネルトランジスタ
2にオン電流が流れていない状態で、n型ドレイン拡散
層7からn型ソース拡散層6またはp型シリコン基板1
6に流れる電流、すなわちリーク電流はできるだけ小さ
い方が回路の消費電力が小さくなる。
電位に変化させた時にVout がVDD電位からグランド電
位へと変化するスピードは、Nチャンネルトランジスタ
2のオン電流の大きさに関係しており、オン電流が大き
くなる程スピードは速くなる。また、ゲート電極5(V
in )がグランド電位でありNチャンネルトランジスタ
2にオン電流が流れていない状態で、n型ドレイン拡散
層7からn型ソース拡散層6またはp型シリコン基板1
6に流れる電流、すなわちリーク電流はできるだけ小さ
い方が回路の消費電力が小さくなる。
【0008】
【発明が解決しようとする課題】上述した従来のCMO
Sインバータ回路Aにおいてスピードをさらに向上させ
る手段としては、n型ドレイン拡散層7の面積を小さく
することによってn型ドレイン拡散層7とp型シリコン
基板16の間の寄生PN接合容量を低減する、という方
法がある。それ以外、例えばゲート電極5のチャンネル
巾を小さくしたのでは、前述したオン電流が小さくなる
ため、スピードの向上が望めない。
Sインバータ回路Aにおいてスピードをさらに向上させ
る手段としては、n型ドレイン拡散層7の面積を小さく
することによってn型ドレイン拡散層7とp型シリコン
基板16の間の寄生PN接合容量を低減する、という方
法がある。それ以外、例えばゲート電極5のチャンネル
巾を小さくしたのでは、前述したオン電流が小さくなる
ため、スピードの向上が望めない。
【0009】そこで、n型ドレイン拡散層7の縮小化を
実際に行ったところ、ドレイン接続孔11の径の寸法を
変えずにn型ドレイン拡散層7の面積を小さくすると、
ドレイン接続孔11は層間絶縁膜21を写真蝕刻法によ
り加工して形成するため、n型ドレイン拡散層7に対す
るドレイン接続孔11の位置がずれやすくなり、その位
置合わせずれによりn型ドレイン拡散層7からp型シリ
コン基板16に流れるリーク電流が増大する、という問
題が発生した。
実際に行ったところ、ドレイン接続孔11の径の寸法を
変えずにn型ドレイン拡散層7の面積を小さくすると、
ドレイン接続孔11は層間絶縁膜21を写真蝕刻法によ
り加工して形成するため、n型ドレイン拡散層7に対す
るドレイン接続孔11の位置がずれやすくなり、その位
置合わせずれによりn型ドレイン拡散層7からp型シリ
コン基板16に流れるリーク電流が増大する、という問
題が発生した。
【0010】また、上記の位置合わせずれに起因するリ
ーク電流の増大を防止するために、ドレイン接続孔11
の寸法を小さくしてずれに対する余裕を大きくする、と
いう方法も考えられた。ここで、図6は接続孔の径の寸
法と1個当たりの接続孔の抵抗との相関を示す図である
が、この図に示すように、ドレイン接続孔11を小さく
するに従って接続孔の抵抗が増大するため、この抵抗の
増大により今度はトランジスタのオン電流が小さくなっ
てしまった。
ーク電流の増大を防止するために、ドレイン接続孔11
の寸法を小さくしてずれに対する余裕を大きくする、と
いう方法も考えられた。ここで、図6は接続孔の径の寸
法と1個当たりの接続孔の抵抗との相関を示す図である
が、この図に示すように、ドレイン接続孔11を小さく
するに従って接続孔の抵抗が増大するため、この抵抗の
増大により今度はトランジスタのオン電流が小さくなっ
てしまった。
【0011】本発明は、上記の課題を解決するためにな
されたものであって、オン電流の増加によるスピードの
向上とリーク電流の低減による消費電力の低減の双方を
同時に達成し得る半導体装置を提供することを目的とす
る。
されたものであって、オン電流の増加によるスピードの
向上とリーク電流の低減による消費電力の低減の双方を
同時に達成し得る半導体装置を提供することを目的とす
る。
【0012】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明の半導体装置は、半導体基板表面にソース
拡散層とドレイン拡散層が形成され、これら拡散層上の
絶縁膜が開口されることにより、これら拡散層とその上
方の金属配線膜を電気的に接続する接続孔が形成された
MOS型トランジスタにより構成されたCOMSインバ
ータ回路を有する半導体装置において、前記COMSイ
ンバータ回路を構成するMOS型トランジスタのソース
拡散層上に形成した接続孔の径の寸法が該トランジスタ
のドレイン拡散層上に形成した接続孔の径の寸法よりも
大きく、かつ該ソース拡散層の面積と該ドレイン拡散層
の面積が等しいことを特徴とするものである。
めに、本発明の半導体装置は、半導体基板表面にソース
拡散層とドレイン拡散層が形成され、これら拡散層上の
絶縁膜が開口されることにより、これら拡散層とその上
方の金属配線膜を電気的に接続する接続孔が形成された
MOS型トランジスタにより構成されたCOMSインバ
ータ回路を有する半導体装置において、前記COMSイ
ンバータ回路を構成するMOS型トランジスタのソース
拡散層上に形成した接続孔の径の寸法が該トランジスタ
のドレイン拡散層上に形成した接続孔の径の寸法よりも
大きく、かつ該ソース拡散層の面積と該ドレイン拡散層
の面積が等しいことを特徴とするものである。
【0013】そして、具体的な設計の手法としては、ソ
ース拡散層上に形成した接続孔の径の寸法を、接続孔の
径の寸法と1個当たりの接続孔の抵抗との相関曲線上の
変曲点における寸法よりも大きく設定するとともに、ド
レイン拡散層上に形成した接続孔の径の寸法を、前記相
関曲線上の変曲点における寸法よりも小さく設定すれば
よい。さらに、ソース拡散層上に形成した接続孔の径の
寸法をドレイン拡散層上に形成した接続孔の径の寸法の
1.1倍以上、2.5倍以下とすることが望ましい。
ース拡散層上に形成した接続孔の径の寸法を、接続孔の
径の寸法と1個当たりの接続孔の抵抗との相関曲線上の
変曲点における寸法よりも大きく設定するとともに、ド
レイン拡散層上に形成した接続孔の径の寸法を、前記相
関曲線上の変曲点における寸法よりも小さく設定すれば
よい。さらに、ソース拡散層上に形成した接続孔の径の
寸法をドレイン拡散層上に形成した接続孔の径の寸法の
1.1倍以上、2.5倍以下とすることが望ましい。
【0014】従来のMOS型トランジスタの設計におい
ては、ドレイン拡散層側とソース拡散層側の接続孔の寸
法を同一とすることが通例であった。それに対して、本
発明は、トランジスタの理論上、同じ接続孔でもドレイ
ン拡散層側とソース拡散層側の接続孔でオン電流に与え
る影響が同じというわけではなく、ソース拡散層上に形
成した接続孔の方がドレイン拡散層上に形成した接続孔
よりもオン電流の低下に与える影響が大きい、という事
実を見い出し、その事実に基づいてドレイン拡散層側と
ソース拡散層側の接続孔の寸法をそれぞれ最適化するも
のである。
ては、ドレイン拡散層側とソース拡散層側の接続孔の寸
法を同一とすることが通例であった。それに対して、本
発明は、トランジスタの理論上、同じ接続孔でもドレイ
ン拡散層側とソース拡散層側の接続孔でオン電流に与え
る影響が同じというわけではなく、ソース拡散層上に形
成した接続孔の方がドレイン拡散層上に形成した接続孔
よりもオン電流の低下に与える影響が大きい、という事
実を見い出し、その事実に基づいてドレイン拡散層側と
ソース拡散層側の接続孔の寸法をそれぞれ最適化するも
のである。
【0015】
【発明の実施の形態】以下、本発明の第1の実施の形態
を図1を参照して説明する。図1は本実施の形態の半導
体装置のMOS型トランジスタ2を示す図であるが、図
5に示す従来の半導体装置と同一の構成要素には同一の
符号を付し、その説明を省略する。
を図1を参照して説明する。図1は本実施の形態の半導
体装置のMOS型トランジスタ2を示す図であるが、図
5に示す従来の半導体装置と同一の構成要素には同一の
符号を付し、その説明を省略する。
【0016】本実施の形態の半導体装置が従来の半導体
装置と異なる点は、n型ドレイン拡散層25の面積がn
型ソース拡散層26の面積よりも小さくなっている点
と、n型ソース拡散層26上に形成されたソース接続孔
28の径の寸法がn型ドレイン拡散層25上に形成され
たドレイン接続孔27の径の寸法よりも大きくなってい
る点、の2点である。
装置と異なる点は、n型ドレイン拡散層25の面積がn
型ソース拡散層26の面積よりも小さくなっている点
と、n型ソース拡散層26上に形成されたソース接続孔
28の径の寸法がn型ドレイン拡散層25上に形成され
たドレイン接続孔27の径の寸法よりも大きくなってい
る点、の2点である。
【0017】例えばゲート電極5のチャンネル長が0.
5μmの場合を想定すると、従来の半導体装置ではソー
ス接続孔およびドレイン接続孔の径をともに0.6μm
に設定していた。これに対して、本実施の形態の半導体
装置ではソース接続孔28の径を0.8μm、ドレイン
接続孔27の径を0.5μmとする。上述したように、
元来、ソース接続孔の方がドレイン接続孔よりもオン電
流の低下に与える影響が大きいという特性を持っている
ため、このようにソース接続孔28の径をドレイン接続
孔27の径よりも大きくすることによってそれぞれの接
続孔28、27の抵抗がオン電流の低下に対して与える
影響を同一とすることができる。
5μmの場合を想定すると、従来の半導体装置ではソー
ス接続孔およびドレイン接続孔の径をともに0.6μm
に設定していた。これに対して、本実施の形態の半導体
装置ではソース接続孔28の径を0.8μm、ドレイン
接続孔27の径を0.5μmとする。上述したように、
元来、ソース接続孔の方がドレイン接続孔よりもオン電
流の低下に与える影響が大きいという特性を持っている
ため、このようにソース接続孔28の径をドレイン接続
孔27の径よりも大きくすることによってそれぞれの接
続孔28、27の抵抗がオン電流の低下に対して与える
影響を同一とすることができる。
【0018】また、ソース接続孔28の径を0.8μ
m、ドレイン接続孔27の径を0.5μmとした具体的
な数値の根拠は、前述した図6の接続孔の径の寸法と1
個当たりの接続孔の抵抗との相関曲線にあり、この曲線
は接続孔の寸法を小さくしていくと急激に抵抗値が増加
し始める変曲点を持っている。そこで、従来はこの変曲
点より右側(抵抗値の増加がなだらかな領域)で、かつ
寸法が最小になるように、ソース接続孔、ドレイン接続
孔の径を共通に決めていた。これに対して、本実施の形
態ではオン電流の低下に対する影響が小さいドレイン接
続孔27の径を変曲点より左側(抵抗値の増加が急激な
領域)で、かつ安定した抵抗が得られる最小の寸法と
し、ソース接続孔28の径を変曲点より充分右側に設定
した。
m、ドレイン接続孔27の径を0.5μmとした具体的
な数値の根拠は、前述した図6の接続孔の径の寸法と1
個当たりの接続孔の抵抗との相関曲線にあり、この曲線
は接続孔の寸法を小さくしていくと急激に抵抗値が増加
し始める変曲点を持っている。そこで、従来はこの変曲
点より右側(抵抗値の増加がなだらかな領域)で、かつ
寸法が最小になるように、ソース接続孔、ドレイン接続
孔の径を共通に決めていた。これに対して、本実施の形
態ではオン電流の低下に対する影響が小さいドレイン接
続孔27の径を変曲点より左側(抵抗値の増加が急激な
領域)で、かつ安定した抵抗が得られる最小の寸法と
し、ソース接続孔28の径を変曲点より充分右側に設定
した。
【0019】このように、本実施の形態の半導体装置に
おいては、ドレイン接続孔27の径を小さくしたため、
それに応じてn型ドレイン拡散層25の面積を小さくし
ても、ドレイン接続孔27とn型ドレイン拡散層25と
の位置合わせずれに起因してn型ドレイン拡散層25か
らp型シリコン基板16に流れるリーク電流が増大する
ことがない。そこで、n型ドレイン拡散層25の寸法を
従来より0.1μm小さくすることができ、n型ドレイ
ン拡散層25とp型シリコン基板16間の寄生PN接合
容量を低減することができる。その結果、本実施の形態
の半導体装置は低消費電力と高スピードといった双方の
特性を同時に満足することができる。
おいては、ドレイン接続孔27の径を小さくしたため、
それに応じてn型ドレイン拡散層25の面積を小さくし
ても、ドレイン接続孔27とn型ドレイン拡散層25と
の位置合わせずれに起因してn型ドレイン拡散層25か
らp型シリコン基板16に流れるリーク電流が増大する
ことがない。そこで、n型ドレイン拡散層25の寸法を
従来より0.1μm小さくすることができ、n型ドレイ
ン拡散層25とp型シリコン基板16間の寄生PN接合
容量を低減することができる。その結果、本実施の形態
の半導体装置は低消費電力と高スピードといった双方の
特性を同時に満足することができる。
【0020】次に、本発明の第2の実施の形態を図2を
参照して説明する。図2は本実施の形態の半導体装置の
MOS型トランジスタ2を示す図であるが、図2も図1
と同様、図5に示す従来の半導体装置と同一の構成要素
には同一の符号を付し、その説明を省略する。
参照して説明する。図2は本実施の形態の半導体装置の
MOS型トランジスタ2を示す図であるが、図2も図1
と同様、図5に示す従来の半導体装置と同一の構成要素
には同一の符号を付し、その説明を省略する。
【0021】本実施の形態の半導体装置が第1の実施の
形態の半導体装置と異なる点は、ソース接続孔28、ド
レイン接続孔27の径の寸法は第1の実施の形態のま
ま、n型ソース拡散層29の面積もn型ドレイン拡散層
25と同様に小さくした点である。
形態の半導体装置と異なる点は、ソース接続孔28、ド
レイン接続孔27の径の寸法は第1の実施の形態のま
ま、n型ソース拡散層29の面積もn型ドレイン拡散層
25と同様に小さくした点である。
【0022】CMOSインバータ回路を構成するNチャ
ンネルトランジスタにおいては、n型ソース拡散層とp
型シリコン基板は常にグランド電位に保持され同電位と
なっているため、ソース接続孔28の径が大きいままn
型ソース拡散層29を小さくすることでソース接続孔2
8とn型ソース拡散層29との位置合わせずれが生じた
としても、n型ソース拡散層29とp型シリコン基板1
6間でリーク電流が流れることはない。したがって、n
型ソース拡散層29の面積を小さくしても何ら問題はな
く、本実施の形態の半導体装置は、第1の実施の形態の
効果に加えて、n型ソース拡散層29の面積を小さくし
たことで回路の小型化を実現することができる。
ンネルトランジスタにおいては、n型ソース拡散層とp
型シリコン基板は常にグランド電位に保持され同電位と
なっているため、ソース接続孔28の径が大きいままn
型ソース拡散層29を小さくすることでソース接続孔2
8とn型ソース拡散層29との位置合わせずれが生じた
としても、n型ソース拡散層29とp型シリコン基板1
6間でリーク電流が流れることはない。したがって、n
型ソース拡散層29の面積を小さくしても何ら問題はな
く、本実施の形態の半導体装置は、第1の実施の形態の
効果に加えて、n型ソース拡散層29の面積を小さくし
たことで回路の小型化を実現することができる。
【0023】なお、本発明の技術範囲は上記実施の形態
に限定されるものでなく、本発明の趣旨を逸脱しない範
囲において種々の変更を加えることが可能である。例え
ば上記実施の形態ではソース接続孔28の径を0.8μ
m、ドレイン接続孔27の径を0.5μmとしたため、
ソース接続孔28の径はドレイン接続孔27の径の1.
6倍であるが、この値は1.1倍以上とし、できれば
1.2〜2.5倍とすることが好ましい。その理由は、
この種の半導体装置を量産した場合、接続孔の径に10
%程度、最大20%程度のバラツキが生じるため、径の
差が1.1倍以下、好ましくは1.2倍以下では充分な
効果が得られないからである。また、上限を2.5倍と
するのは、2.5倍以上としても寸法が大きくなる割に
効果が得られない、また、2.5倍以上とするとソース
接続孔28を埋込金属膜22で完全に埋め込むことがで
きなくなる、という理由からである。
に限定されるものでなく、本発明の趣旨を逸脱しない範
囲において種々の変更を加えることが可能である。例え
ば上記実施の形態ではソース接続孔28の径を0.8μ
m、ドレイン接続孔27の径を0.5μmとしたため、
ソース接続孔28の径はドレイン接続孔27の径の1.
6倍であるが、この値は1.1倍以上とし、できれば
1.2〜2.5倍とすることが好ましい。その理由は、
この種の半導体装置を量産した場合、接続孔の径に10
%程度、最大20%程度のバラツキが生じるため、径の
差が1.1倍以下、好ましくは1.2倍以下では充分な
効果が得られないからである。また、上限を2.5倍と
するのは、2.5倍以上としても寸法が大きくなる割に
効果が得られない、また、2.5倍以上とするとソース
接続孔28を埋込金属膜22で完全に埋め込むことがで
きなくなる、という理由からである。
【0024】さらに、上記実施の形態では、Nチャンネ
ルトランジスタのn型ドレイン拡散層、n型ソース拡散
層の場合について説明したが、本発明はPチャンネルト
ランジスタのp型ドレイン拡散層、p型ソース拡散層の
場合にも適用することができる。
ルトランジスタのn型ドレイン拡散層、n型ソース拡散
層の場合について説明したが、本発明はPチャンネルト
ランジスタのp型ドレイン拡散層、p型ソース拡散層の
場合にも適用することができる。
【0025】
【発明の効果】以上、詳細に説明したように、本発明の
半導体装置によれば、ソース拡散層上の接続孔の径をド
レイン拡散層上の接続孔の径より大きくしたことによ
り、接続孔の抵抗がオン電流低下に与える影響を抑制し
ながらドレイン拡散層上の接続孔の径を小さくすること
ができる。したがって、ドレイン拡散層と半導体基板間
のリーク電流が増大しないようにドレイン拡散層の面積
を小さくすることができ、ドレイン拡散層と半導体基板
間の寄生PN接合容量を低減することができる。その結
果、本発明の半導体装置は、低消費電力と高スピードと
いった双方の特性を同時に満足することができる。
半導体装置によれば、ソース拡散層上の接続孔の径をド
レイン拡散層上の接続孔の径より大きくしたことによ
り、接続孔の抵抗がオン電流低下に与える影響を抑制し
ながらドレイン拡散層上の接続孔の径を小さくすること
ができる。したがって、ドレイン拡散層と半導体基板間
のリーク電流が増大しないようにドレイン拡散層の面積
を小さくすることができ、ドレイン拡散層と半導体基板
間の寄生PN接合容量を低減することができる。その結
果、本発明の半導体装置は、低消費電力と高スピードと
いった双方の特性を同時に満足することができる。
【図1】本発明の第1の実施の形態である半導体装置を
示す断面図である。
示す断面図である。
【図2】本発明の第2の実施の形態である半導体装置を
示す断面図である。
示す断面図である。
【図3】CMOSインバータ回路の回路図である。
【図4】図3のCMOSインバータ回路を実現する従来
のパターンのレイアウト図である。
のパターンのレイアウト図である。
【図5】図4のI−I’線に沿う断面図である。
【図6】接続孔の径の寸法と1個当たりの接続孔の抵抗
との相関を示す図である。
との相関を示す図である。
1 Pチャンネルトランジスタ 2 Nチャンネルトランジスタ 5 ゲート電極 13〜15 金属配線層 16 p型シリコン基板(半導体基板) 17 ゲート酸化膜 21 層間絶縁膜 22 埋込金属膜 25 n型ドレイン拡散層 26,29 n型ソース拡散層 27 ドレイン接続孔 28 ソース接続孔 A CMOSインバータ回路
Claims (4)
- 【請求項1】 半導体基板表面にソース拡散層とドレイ
ン拡散層が形成され、これら拡散層上の絶縁膜が開口さ
れることにより、これら拡散層とその上方の金属配線膜
を電気的に接続する接続孔が形成されたMOS型トラン
ジスタにより構成されたCOMSインバータ回路を有す
る半導体装置において、前記COMSインバータ回路を構成するMOS型トラン
ジスタの ソース拡散層上に形成された接続孔の径の寸法
が該トランジスタのドレイン拡散層上に形成された接続
孔の径の寸法よりも大きく、かつ該ソース拡散層の面積
と該ドレイン拡散層の面積が等しいことを特徴とする半
導体装置。 - 【請求項2】 請求項1に記載の半導体装置において、 前記ソース拡散層上に形成された接続孔の径の寸法が、
接続孔の径の寸法と1個当たりの接続孔の抵抗との相関
曲線上の変曲点における寸法よりも大きく設定されると
ともに、前記ドレイン拡散層上に形成された接続孔の径
の寸法が、前記相関曲線上の変曲点における寸法よりも
小さく設定されたことを特徴とする半導体装置。 - 【請求項3】 請求項1または2に記載の半導体装置に
おいて、 前記ソース拡散層上に形成された接続孔の径の寸法が、
前記ドレイン拡散層上に形成された接続孔の径の寸法の
1.1倍以上とされたことを特徴とする半導体装置。 - 【請求項4】 請求項3に記載の半導体装置において、 前記ソース拡散層上に形成された接続孔の径の寸法が、
前記ドレイン拡散層上に形成された接続孔の径の寸法の
2.5倍以下とされたことを特徴とする半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7330745A JP2800748B2 (ja) | 1995-12-19 | 1995-12-19 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7330745A JP2800748B2 (ja) | 1995-12-19 | 1995-12-19 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH09172169A JPH09172169A (ja) | 1997-06-30 |
JP2800748B2 true JP2800748B2 (ja) | 1998-09-21 |
Family
ID=18236086
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP7330745A Expired - Fee Related JP2800748B2 (ja) | 1995-12-19 | 1995-12-19 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2800748B2 (ja) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7750403B2 (en) * | 2006-06-30 | 2010-07-06 | Semiconductor Energy Laboratory Co., Ltd | Semiconductor device and manufacturing method thereof |
JP5148932B2 (ja) * | 2006-06-30 | 2013-02-20 | 株式会社半導体エネルギー研究所 | 半導体装置 |
DE102007020258B4 (de) * | 2007-04-30 | 2018-06-28 | Globalfoundries Inc. | Technik zur Verbesserung des Transistorleitungsverhaltens durch eine transistorspezifische Kontaktgestaltung |
Family Cites Families (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH07131003A (ja) * | 1993-11-04 | 1995-05-19 | Ricoh Co Ltd | 半導体装置 |
-
1995
- 1995-12-19 JP JP7330745A patent/JP2800748B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH09172169A (ja) | 1997-06-30 |
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Legal Events
Date | Code | Title | Description |
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A01 | Written decision to grant a patent or to grant a registration (utility model) |
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